JP2001044608A - 半導体パッケージのパッド構造 - Google Patents

半導体パッケージのパッド構造

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JP2001044608A JP2000127656A JP2000127656A JP2001044608A JP 2001044608 A JP2001044608 A JP 2001044608A JP 2000127656 A JP2000127656 A JP 2000127656A JP 2000127656 A JP2000127656 A JP 2000127656A JP 2001044608 A JP2001044608 A JP 2001044608A
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Abstract

(57)【要約】 【課題】 パッドの構造を改善することによって，複数
個のリードとの短絡が防止でき，また引張強度を向上さ
せることができる半導体パッケージの短絡防止用パッド
を提供すること。 【解決手段】 印刷回路基板上のソルダランドの上面に
形成される複数個のパッド１５に，円形パッド部１７，
１８を形成する。この時，ジグザグ形状で配置すること
により，隣りパッドとの接触を防止する。同時に，複数
個のリード１３の両側面及び底面を各々支持するので，
リード１３の水平度不良又はマウント装着時の座標不良
を補償でき，リードとパッドの引張強度を高めることが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージに
関し，特に印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕ
ｉｔ Ｂｏａｒｄ；以下ＰＣＢと称する）上に形成され
るパッドの構造を改善し，短絡を容易に防止することが
でき，引張強度を向上させることができる半導体パッケ
ージに関するものである。
【０００２】
【従来の技術】一般的に，半導体パッケージは半導体本
体と本体から外部に突出される複数個のリードからな
る。そして，このような半導体パッケージはＰＣＢ上に
半田付け等の方法によって取り付けられる。
【０００３】近年，半導体の高集積化のため本体から突
出されるリードの数が増加しており，これに伴ってリー
ドの間隔が狭くなる傾向がある。従って，リードの間隔
が狭くなるにつれてリード間の接触による短絡と言った
問題も発生しやすくなる。そこで，稠密な間隔を有する
複数個のリードをＰＣＢ上に効果的に取り付けることが
求められていた。
【０００４】図１４はこのような半導体パッケージがＰ
ＣＢ上に取り付けられる様子を示す分解斜視図であり，
図１５は図１４の“Ａ”部分を示す平面図である。図示
したように，半導体パッケージ１は本体２及び本体２の
両側から突出した複数個のリード３からなる。そして，
ＰＣＢ４上に複数個のリード３に対応する位置に複数個
のパッド５が形成される。このパッド５の中間部は四角
パッド部７が形成される。したがって，半導体パッケー
ジ１がＰＣＢ４上に取り付けられる場合，半導体パッケ
ージ１の複数個のリード３が接合部６及び四角パッド部
７に半田付けされる。
【０００５】しかし，上記パッド５にリード３が接合さ
れる場合，パッド５の四角パッド部７が両側方向へ押さ
れることによって，隣接パッドの四角パッド部と接触し
接触部８を形成する場合がある。こうして短絡が起き，
半導体の性能が低下するという問題が生じる。
【０００６】この時，パッド５の偏平度（平たさ）は一
般的に８０〜１００μｍに維持される。この偏平度の範
囲内でリード３がパッド５に均一に接合されるのであ
る。
【０００７】しかし，図１６に示したように，コネクタ
及びキューエフピー（Ｑ．Ｆ．Ｐ）資材のリード３の端
部３ａが上向に所定距離だけ浮き上がるので，その偏平
度が１５０μｍ以上になる場合，前記パッド５と接合す
る際にリード３が浮き上がったり，また完全に半田付け
できない部分が生じる。したがって，充分な引張強度が
得られないという問題があった。
【０００８】また，パッド５の中間部に四角パッド部７
が形成されるので，リード３がパッド５に接する時，半
田付けがリード３の中間部両側のみに融着される傾向が
ある。したがって，リードが水平度を保っていない場
合，リードの前方及び後方部が浮かび，中間部だけ接合
されるのでリードが浮き上がり，引張強度が低下する問
題もあった。
【０００９】
【発明が解決しようとする課題】本発明は，このような
問題点に鑑みてなされたもので，その目的とするところ
は，パッドの構造を改善することによって，複数個のリ
ードとの短絡が防止でき，また引張強度を向上させるこ
とができる半導体パッケージの短絡防止用パッドを提供
することである。
【００１０】
【課題を解決するための手段】前述した課題を達成する
ために本発明は，所定位置にソルダランドが形成される
印刷回路基板において，前記ソルダランドの上面に形成
され，半導体パッケージの複数個のリードが接着される
複数個のパッドが，一側面に第１パッド部が側方へ突出
形成され，他側面に上記第１パッド部と互い違いに第２
パッド部が側方へ突出形成されることを特徴とする半導
体パッケージのパッド構造である。
【００１１】半導体パッケージの複数個リードが複数個
のパッドに固定され第１及び第２パッド部が各々側方へ
押される場合も，隣りパッドのパッド部と互い違いに配
置されているので接触することが無く，短絡を防ぐこと
ができる。
【００１２】前記第１及び第２パッド部の高さは前記複
数個のパッドの高さと同一であり，前記複数個のリード
が前記複数個のパッドに固定される場合，前記第１及び
第２パッド部が引力及び表面張力によって上向に所定距
離だけ突出され，前記複数個のパッドの高さが上昇し前
記複数個のリードが前記複数個のパッドに所定深さで陥
没し接合される。
【００１３】これにより，複数個のリードの水平度がよ
くない場合にもこれを補償し複数個のリードを複数個の
パッドに安定的に固定させる。
【００１４】前記第１及び第２パッド部は前記複数個の
リードが前記複数個のパッドに固定される場合，前記複
数個のリードの両側面に各々融着されるので複数個のリ
ードに作用する側方向の荷重を支持するようになり，引
張強度を向上させることができる。
【００１５】また，所定位置にソルダランドが形成され
る印刷回路基板において，前記ソルダランドの上面に形
成され，半導体パッケージの複数個のリードが接着され
る複数個のパッドが，前記複数個のパッドの所定位置に
パッド部が形成され，前記パッド部が隣接する前記複数
個のパッドの前記パッド部に対し，互い違いに配置され
ることを特徴とする半導体パッケージのパッド構造であ
る。
【００１６】半導体パッケージの複数個のリードが複数
個のパッドに固定され複数個のパッド部が各々側方へ押
される場合も，隣りパッドのパッド部が互いに接しない
ように互い違いに形成されているので接触することが無
く，短絡が防止できる。
【００１７】前記複数個のパッド部の高さは前記複数個
のパッドの高さと同一であり，前記複数個のリードが前
記複数個のパッドに固定される場合，前記複数個のパッ
ド部が引力及び表面張力によって上向に所定距離だけ突
出され前記複数個のパッドの高さが上昇し，前記複数個
のリードが前記複数個のパッドに所定深さで陥没し接合
され，複数個のリードの水平度がよくない場合にもこれ
を補償し複数個のリードを複数個のパッドに安定的に固
定させることができる。
【００１８】前記複数個のパッド部は前記複数個のリー
ドが前記複数個のパッドに固定される場合，前記複数個
のリードの両側面に各々融着されるので複数個のリード
に作用する側方向の荷重を支持するようになり，引張強
度を向上させることができる。
【００１９】
【発明の実施の形態】以下，図面に基づいて本発明の実
施の形態を詳細に説明する。 図１は本発明の実施の形
態による半導体パッケージがＰＣＢ上に取り付けられる
ことを示す分解斜視図である。
【００２０】図示したように，半導体パッケージ１０は
本体１２及び本体１２の両側から突出される複数個のリ
ードからなる。そして，ＰＣＢ１４上には複数個のリー
ド１３に対応する位置に複数個のソルダランド（ｓｏｌ
ｄｅｒ ｌａｎｄ）が形成され，ソルダランドの上部に
は複数個のパッド（ＰＡＤ）１５，１５ａが各々形成さ
れる。そして，この複数個のパッド１５，１５ａの所定
位置には円形パッド１７が各々形成され，このパッド１
５の上面にはリード１３が接合される接合部１６が形成
される。このようなパッドをピーエスパッド（Ｐ．Ｓ．
ＰＡＤ；Ｐｒｏｊｅｃｔｉｏｎ Ｓｏｌｄｅｒ Ｐａ
ｄ；以下パッド）１５という。したがって，半導体パッ
ケージ１０の複数個のリード１３が対応する複数個の接
合部１６に各々半田付けされる。
【００２１】図２及び図３を参照しながらパッド１５を
より詳しく説明する。図２及び図３に示したように，パ
ッド１５は四角状でありＰＣＢ１４上にメタルマスク工
程（Ｍｅｔａｌ Ｍａｓｋ Ｐｒｏｃｅｓｓ）によって
所定厚さに形成される。このパッド１５との間隔ｔ１は
半導体パッケージ１０のリード１３の間隔によって決定
され，実際に適用されるサイズは０．４ｍｍ〜０．６５
ｍｍまでである。
【００２２】そして，パッド１５の両側面の所定位置に
は第１及び第２円形パッド部１７，１８が側方に互いに
ジグザグ形状で各々突出形成される。この第１及び第２
円形パッド部１７，１８はパッド１５の両側面から所定
距離ｔ２だけ，望ましくはパッド１５の間隔によって
０．０６５ｍｍ〜０．１ｍｍまで突出される。
【００２３】したがって，第１及び第２円形パッド部１
７，１８はリード１３によって側面方向へ押される場合
にも，隣りパッド１５ａの円形パッド部と互いに接触し
ないので短絡が防止できる。
【００２４】また，第１及び第２円形パッド部１７，１
８の高さはパッド１５の高さと同一に維持されるので，
リード１３の底面に接触させる場合，均一にリード１３
の底面に接触させることができる。
【００２５】図４は本発明の望ましい一実施の形態によ
る半導体パッケージのリード１３がパッド１５の上面に
取り付けられる時の初期段階を示す側面図であり，図５
は本発明の望ましい一実施の形態による半導体パッケー
ジのリード１３がパッド１５の上面に取り付けられた後
の状態を示す側面図である。
【００２６】図示したように，リード１３をパッド１５
に取り付ける場合，パッド１５に所定の熱を加える。こ
の時，パッド１５は所定の粘度を有する液状の状態にな
り，リード１３を下方に移動させ，リード１３の底面１
３ａがパッド１５の上面１５ｂに隣接するようになる。
【００２７】リード１３の底面１３ａがパッド１５の上
面１５ｂに隣接すると，引力によって第１及び第２円形
パッド部１７，１８の上段部が上向に上昇する。この
時，第１及び第２円形パッド部１７，１８が円形である
ため，表面張力によって第１及び第２円形パッド部１
７，１８の中心点を中心に鉛が集中する。したがって，
リード１３が次第に下降するに従い，パッド部の上面部
分１５ｂが第１及び第２円形パッド部１７，１８方向に
集中し，結果的にパッド１５の高さが上昇するようにな
る。即ち，リード１３が十分に陥没できる程度でパッド
１５の高さが上昇するようになる。
【００２８】したがって，図５に示したように，続けて
リード１３を下方に移動しパッド１５の上面１５ｂに固
定すると，リード１３の底面１３ａがパッド１５の上面
１５ｂに充分な深さで陥没し接触できるようになる。し
たがって，リード１３水平度を保たないため浮き上がっ
た場合にも，その誤差が補償できる。
【００２９】又は，第１及び第２円形パッド部１７，１
８はリード１３の両側方向へ押され，リード１３の両側
面１５ｄ，１５ｃ（図５，図６）に融着される。従っ
て，リード１３はパッド１５に均一に接触することがで
き，その両側面が支持されて引張強度が向上する。
【００３０】一方，前記過程を通じて半導体パッケージ
１０をＰＣＢ１４上に取り付けた後，ＰＣＢ１４を加熱
炉などの加熱装置を通過させる。この過程でパッド１５
が熱により溶融されるのでリード１３とパッド１５との
半田付けが均一に成される。
【００３１】図６は図５の“Ｃ‐Ｃ”断面を示す図面で
あり，図７は図５の“Ｄ‐Ｄ”断面を示す図面である。
図示したように，リード１３がパッド１５に固定される
と，パッド１５の上面１５ｂはリード１３の底面１３ａ
に均一に接触するようになる。そして，第１円形パッド
部１７はリード１３の加圧により側方向へ押されリード
１３の第１側面１５ｄに接着されて第１融着部１７ａを
形成する。これにより，リード１３の側方荷重を支持す
るようになる。
【００３２】また，第２円形パッド部１８もリード１３
の加圧により側方向へ押されるようになる。そして，リ
ード１３の第２側面１５ｃに接着され第２融着部１８ａ
が形成される。結果的に，第１及び第２円形パッド部１
７，１８によってリード１３の両側方向の荷重が支持さ
れるようになる。これにより，リード１３とパッド１５
の引張強度が向上する。
【００３３】一方，本発明の望ましい他の実施の形態を
図８に示す。本発明の望ましい他の実施の形態は，前述
の実施例に比べ円形パッド部の形状が異なっている。
【００３４】第１及び第２パッド５５，５６の所定位置
には第１及び第２円形パッド部５７，５８が形成され，
第１及び第２パッド５５，６５の第１及び第２円形パッ
ド部５７，５８は互い違いに配置される。
【００３５】したがって，第１及び第２円形パッド部５
７，５８がリード５３によって側方向へ各々押される場
合にも，互い違いに配置されているため接触しない。よ
って，短絡を防止することができる。
【００３６】また，図９に示したように，第１及び第２
円形パッド部５７，５８の高さは第１及び第２パッド５
５，６５の高さと同一に維持されるので，リード５３の
底面が接触する場合，均一にリード５３の底面５３ａ
（図１１）に接触できる。
【００３７】そして，図１０及び図１４に示したよう
に，リード５３をパッド５５に取り付ける場合，パッド
５５に所定の熱を加える。この時，パッド５５は所定粘
度を有する液状状態となり，リード５３を下方に移動さ
せ，リード５３の底面５３ａがパッド５５の上面５５ａ
に隣接する。
【００３８】リード５３の底面５３ａがパッド５５の上
面５５ａに隣接できれば，引力が作用しパッド５５が上
向に上昇しようとし，この時，円形パッド部５７には表
面張力によって円形パッド部５７の中心点を中心に鉛が
集中する。したがって，パッド５５及び円形パッド部５
７の上段部が上向に所定距離ｔ１上昇しリード５３の底
面５３ａに接触するようになる。
【００３９】図１１及び図１２に示したように，続けて
リード５３が下向に移動しパッド５５の上面５５ａに固
定されると，リード５３の底面５３ａがパッド５５の上
面に均一に接触し所定深さで陥没する。そして，円形パ
ッド部５７はリード５３の両側面に押されるようにな
る。両側方向へ押された円形パッド部５７はリード５３
の両側面５３ｂに融着する。これにより，リード５３に
作用する側面方向の荷重を支持するようになる。
【００４０】第１及び第２パッド５５，６５の第１及び
第２円形パッド部５７，５８は互い違いに配置されリー
ド５３の両側面５３ｂに融着するので，結果的にリード
５３の側面方向を互い違いに支持するようになる。した
がって，リード５３の側面方向に作用する荷重を支持す
ることができる。
【００４１】また，リード５３が水平を保たなかったた
めリード５３の端部５３ｃが上向に浮き上がってしまっ
た場合にも，リード５３が所定深さでパッド５５に陥没
しているので，リード５３の浮き上がった高さｔ２が円
形パッド部５７の上昇高さｔ１の範囲以内であって，こ
れを補償し，半田付けできなかったり浮き上がったりす
る現象を防ぐ。これにより，リード５３はパッド５５に
均一に接触するので引張強度を向上させることができ
る。
【００４２】一方，半導体パッケージ５０をＰＣＢ５４
上に取り付けた後，ＰＣＢ５４を加熱炉などの加熱装置
に通す。この過程で，パッド５５が熱によって溶融され
リード５３とパッド５５との半田付けが均一に成され
る。
【００４３】以下，図面を参照し本発明の望ましい一実
施の形態による半導体の取り付け過程をより詳しく説明
する。図１３を参照すれば，先ず，ＰＣＢ１４上にエッ
チング等の方法によってソルダランドｓｏｌｄｅｒ ｌ
ａｎｄを形成する。そして，このソルダランドの上面に
メタルマスク２０を利用しパッド１５を形成する。即
ち，メタルマスク２０の所定位置，好ましくは複数のパ
ッド１５に対応する位置にパッド形状の複数個の開口部
２１を穿孔する。従って，メタルマスク２０上には複数
個のパッド１５と同一な形状を有する複数個の開口部２
１が形成される。
【００４４】このようなメタルマスク２０をＰＣＢ１４
上に位置させ，ソルダクリーム（ｓｏｌｄｅｒ ｃｒｅ
ａｍ）をメタルマスク上に塗布する。そして，メタルマ
スク２０を除去する。したがって，複数個の開口部２１
にはソルダクリームが残っているため複数個のパッド１
５が形成されるのである。
【００４５】図１〜図７に示したように，このパッド１
５に熱を加えることによって所定粘度を有する液状状態
となる。そして，半導体パッケージ１０のリード１３を
パッド１５の上面に固定させる。この時，第１及び第２
円形パッド部１７，１８が表面張力によって上向に所定
距離だけ突出することによってリード１３の底面に接す
るようになる。
【００４６】この状態で，リード１３を下向へ押し続け
ることによってパッド１５の上面１５ａにリード１３の
上面１３ａが均一に分布され，第１及び第２円形パッド
部１７，１８は側面方向へ押され，リード１３の第１及
び第２側面１７ａ，１８ａに融着できる。この時，第１
及び第２円形パッド部１７，１８は互い違いに配置され
ているので，リード１３の両側面を互い違いに支持する
ようになる。これにより，リード１３に作用する側面方
向の荷重を支持することができる。
【００４７】そして，ＰＣＢ１４を加熱炉に通して熱処
理しパッド１５とリード１３の融着をさらに均一にさせ
る。これにより，リード１３はパッド１５上にさらに均
一に接着するので，垂直荷重及び側方荷重に耐えられる
ようになる。
【００４８】以上，添付図面を参照しながら本発明にか
かる半導体パッケージの短絡防止用パッドの好適な実施
形態について説明したが，本発明はかかる例に限定され
ない。当業者であれば，特許請求の範囲に記載された技
術的思想の範疇内において各種の変更例または修正例に
想到し得ることは明らかでありそれについても当然に本
発明の技術的範囲に属するものと了解される。
【００４９】
【発明の効果】以上，詳細に説明したように本発明によ
れば，パッドの構造を改善することによって，複数個の
リードとの短絡が防止でき，また引張強度を向上させる
ことができる半導体パッケージの短絡防止用パッドを提
供することができる。
【図面の簡単な説明】
【図１】 本発明による一実施の形態による半導体パッ
ケージがＰＣＢ上に取り付けられることを示す斜視図あ
る。
【図２】 図１の“Ａ”部分を概略的に示す平面図であ
る。
【図３】 本発明による一実施の形態によるパッドの側
断面を示す側断面図である。
【図４】 本発明による一実施の形態による半導体パッ
ケージのリードがパッドの上面に取り付けられる際の初
期段階を示す側面図である。
【図５】 本発明による一実施の形態による半導体パッ
ケージのリードがパッドの上面に取り付けられた後の状
態を示す側面図である。
【図６】 図５の“Ｃ‐Ｃ”断面を示す断面図である。
【図７】 図５の“Ｄ‐Ｄ”断面を示す断面図である。
【図８】 本発明による他の一実施の形態によるパッド
を示す平面図である。
【図９】 図８の“Ｅ‐Ｅ”断面を示す断面図である。
【図１０】 半導体パッケージのリードがパッドに固定
する前の状態を示す側断面図である。
【図１１】 半導体パッケージのリードがパッドに固定
された後の状態を示す側断面図である。
【図１２】 図１１の“Ｆ‐Ｆ”断面を示す断面図であ
る。
【図１３】 本発明による一実施の形態によるパッドを
ＰＣＢ上に形成する過程を示す状態図である。
【図１４】 従来半導体パッケージがＰＣＢ上に取り付
けられることを示す斜視図である。
【図１５】 図１４の“Ａ”部分を概略的に示す平面図
である。
【図１６】 従来半導体パッケージのリードが浮き上が
ることを示す断面図である。
【符号の説明】
１０：半導体パッケージ １４：ＰＣＢ １５：パッド（ＰＡＤ） １７：第１円形パッド部 １８：第２円形パッド部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 所定位置にソルダランドが形成される印
    刷回路基板において，前記ソルダランドの上面に形成さ
    れ，半導体パッケージの複数個のリードが接着される複
    数個のパッドが，一側面に第１パッド部が側方へ突出形
    成され，他側面に上記第１パッド部と互い違いに第２パ
    ッド部が側方へ突出形成されることを特徴とする半導体
    パッケージのパッド構造。
  2. 【請求項２】 前記第１及び第２パッド部の高さは前記
    複数個のパッドの高さと同一であり，前記複数個のリー
    ドが前記複数個のパッドに固定される場合，前記第１及
    び第２パッド部が引力及び表面張力によって上向に所定
    距離だけ突出され，前記複数個のパッドの高さが上昇し
    前記複数個のリードが前記複数個のパッドに所定深さで
    陥没し接合されることを特徴とする請求項第１記載の半
    導体パッケージのパッド構造。
  3. 【請求項３】 前記第１及び第２パッド部は前記複数個
    のリードが前記複数個のパッドに固定される場合，前記
    複数個のリードの両側面に各々融着されることを特徴と
    する請求項第１または２記載の半導体パッケージのパッ
    ド構造。
  4. 【請求項４】 所定位置にソルダランドが形成される印
    刷回路基板において，前記ソルダランドの上面に形成さ
    れ，半導体パッケージの複数個のリードが接着される複
    数個のパッドが，前記複数個のパッドの所定位置にパッ
    ド部が形成され，前記パッド部が隣接する前記複数個の
    パッドの前記パッド部に対し，互い違いに配置されるこ
    とを特徴とする半導体パッケージのパッド構造。
  5. 【請求項５】 前記複数個のパッド部の高さは前記複数
    個のパッドの高さと同一であり，前記複数個のリードが
    前記複数個のパッドに固定される場合，前記複数個のパ
    ッド部が引力及び表面張力によって上向に所定距離だけ
    突出され前記複数個のパッドの高さが上昇し，前記複数
    個のリードが前記複数個のパッドに所定深さで陥没し接
    合されることを特徴とする請求項第４記載の半導体パッ
    ケージのパッド構造。
  6. 【請求項６】 前記複数個のパッド部は前記複数個のリ
    ードが前記複数個のパッドに固定される場合，前記複数
    個のリードの両側面に各々融着されることを特徴とする
    請求項第４または５記載の半導体パッケージのパッド構
    造。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7660128B2 (en) * 2004-09-30 2010-02-09 Emcore Corporation Apparatus for electrical and optical interconnection
US7373031B2 (en) * 2004-09-30 2008-05-13 Intel Corporation Apparatus for an electro-optical device connection
KR100675275B1 (ko) * 2004-12-16 2007-01-26 삼성전자주식회사 반도체 장치 및 이 장치의 패드 배치방법
US7948094B2 (en) 2007-10-22 2011-05-24 Rohm Co., Ltd. Semiconductor device
CN101553091B (zh) * 2008-04-02 2012-07-04 恩斯迈电子(深圳)有限公司 印刷电路板及其制造工艺
CN102131352A (zh) * 2010-01-13 2011-07-20 鸿富锦精密工业（深圳）有限公司 一种制造印刷电路板的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04361552A (ja) * 1991-06-10 1992-12-15 Fujitsu Ltd テープキャリアのアウタボンディングツール
JPH0529797A (ja) * 1991-07-23 1993-02-05 Toshiba Corp 電子部品の実装方法
JP3086066B2 (ja) * 1991-10-29 2000-09-11 富士通株式会社 クリーム状はんだの印刷方法及び電子部品のソルダリング方法
JPH05211389A (ja) * 1992-01-23 1993-08-20 Nec Corp プリント回路基板およびそのハンダ供給方法
JP3042132B2 (ja) * 1992-02-10 2000-05-15 松下電器産業株式会社 回路基板への電気部品実装方法
JPH0685001A (ja) * 1992-09-07 1994-03-25 Fujitsu Ltd 半導体装置のパッケージ及び半導体装置の設置方法
JPH0715122A (ja) * 1993-06-23 1995-01-17 Matsushita Electric Ind Co Ltd 接合用フィルム構体および電子部品実装方法
JPH0750381A (ja) * 1993-08-09 1995-02-21 Hitachi Ltd 半導体装置およびその実装構造
US5647124A (en) * 1994-04-25 1997-07-15 Texas Instruments Incorporated Method of attachment of a semiconductor slotted lead to a substrate
JPH0846343A (ja) * 1994-07-27 1996-02-16 Tdk Corp リード端子の半田付け方法とその方法に用いるスクリーン
JP2673098B2 (ja) * 1994-08-03 1997-11-05 インターナショナル・ビジネス・マシーンズ・コーポレイション プリント配線基板及び実装構造体
US5541367A (en) * 1994-10-31 1996-07-30 Dell Usa, L.P. Printed circuit board having a land with an inwardly facing surface and method for manufacturing same
JPH08195548A (ja) * 1995-01-17 1996-07-30 Matsushita Electric Ind Co Ltd 電子部品実装方法
KR100348831B1 (ko) * 1995-10-13 2002-12-18 주식회사 하이닉스반도체 와이어 본딩에서 티칭방법
US5742483A (en) * 1996-04-10 1998-04-21 International Business Machines Corporation Method for producing circuit board assemblies using surface mount components with finely spaced leads
AU6279296A (en) * 1996-06-12 1998-01-07 International Business Machines Corporation Lead-free, high tin ternary solder alloy of tin, silver, and indium
KR19980016869A (ko) * 1996-08-29 1998-06-05 김광호 복수 행의 입력 리드를 갖는 탭 패키지
KR100210711B1 (ko) * 1996-10-01 1999-07-15 윤종용 반도체 칩 구조

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