JP2001035968A - ボールグリッドアレイを具えるパワー半導体実装パッケージ - Google Patents

ボールグリッドアレイを具えるパワー半導体実装パッケージ

Info

Publication number
JP2001035968A
JP2001035968A JP2000199746A JP2000199746A JP2001035968A JP 2001035968 A JP2001035968 A JP 2001035968A JP 2000199746 A JP2000199746 A JP 2000199746A JP 2000199746 A JP2000199746 A JP 2000199746A JP 2001035968 A JP2001035968 A JP 2001035968A
Authority
JP
Japan
Prior art keywords
package
ceramic plate
conductive
printed circuit
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000199746A
Other languages
English (en)
Other versions
JP4886104B2 (ja
Inventor
John Coronati
ジョン・コロナチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Original Assignee
Intersil Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Corp filed Critical Intersil Corp
Publication of JP2001035968A publication Critical patent/JP2001035968A/ja
Application granted granted Critical
Publication of JP4886104B2 publication Critical patent/JP4886104B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 非パワーデバイスに通常用いられるボールグ
リッドアレイを用いてパワースイッチを高い信頼性をも
ってプリント回路ボードに容易に実装する。 【解決手段】 プリント回路ボードにパワー半導体デバ
イスを実装するパッケージが、上側表面および下側表面
を具えるセラミック板５と、この板を貫通するグリッド
アレイ孔１０を具える。パワー半導体デバイスに電気的
接続を提供する複数の導電性メタルコンタクトパッド２
５Ａ〜２５Ｃが、セラミック板５の上側表面に設けられ
ており、導電性の金属で孔１０を充填している。金属を
充填した孔１０は、導電金属コンタクトパッド２５Ａ〜
２５Ｃに接続されて、パッドからセラミック板５の下側
表面まで導電路１５を提供する。はんだボールのアレイ
は、各ボールがセラミック板５の下側表面において導電
路１５に接触しており、プリント回路ボードへの接続タ
ーミナルを提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスパ
ッケージに関し、特にボールグリッドアレイを用いたプ
リント回路ボード上にパワー半導体デバイスを実装した
パッケージに関する。
【０００２】
【従来の技術】パワー集積回路には許容損失の要求があ
るため、パワーエレクトロニクス産業界では現在、集積
回路産業基準に適合しないチップパッケージを使用して
いる。プリント回路ボード（ＰＣＢｓ）上の表面実装用
のパッケージデザインは、一般的に方形の大きな外付け
コンタクトパッドを含んでいる。このパッドは、パッケ
ージ内におけるアルミナの膨張係数（ＣＴＥ）に合うよ
うに、通常銅タングステン合金か、あるいは他の似たよ
うな導電材料から作られている。
【０００３】
【発明が解決しようとする課題】上記パッドに用いられ
る銅／タングステン合金の膨張係数は、プリント回路ボ
ードの膨張係数に正確には合致していない。従って、パ
ッド／回路ボード間をジョイントするはんだの疲弊がパ
ワースイッチの組立や動作に重要な問題となっており、
集積回路産業界でもこの問題を解決する決まった方法を
見い出せていない。このことは、他の解決法が見つかっ
ている低パワー集積回路についてはあまり大きな問題で
はないが、動作温度がより高く、部品サイズがより大き
いパワースイッチにとっては深刻な問題である。
【０００４】集積回路産業は、より小さなフットプリン
トを用いることができるＰＧＡ（ピングリッドアレイ）
を採用しているが、このピングリッドアレイは、はんだ
の疲弊問題を直接に解決するものではない。近年では、
アレイの膨張係数をプリント回路ボードの膨張係数によ
り近いものにすることによってパッケージとボード材料
の間のはんだの疲弊の問題に直接的に取り組むようにし
たボールグリッドアレイ（ＢＧＡ）を組み込んだ集積回
路を採用している。
【０００５】伝統的に、セラミックパッケージ技術を用
いて、セラミックの高い信頼性と熱伝導性、及び多彩な
用途に起因する高性能集積回路デバイスをサポートする
ようにしている。この材料は、シリコンに比較的近い膨
張係数（ＣＴＥ）を有する。セラミックの熱伝導特性
は、第１レベルの内部被覆には利点があるが、パワーデ
バイス用のプリント回路ボードへの第２レベルの実装に
は問題がある。
【０００６】パワーデバイスでは、デバイスのボトムか
らトップまで電流が流れる。このため、ダイ取付パッド
がパッケージの外側にアクセス可能でなくてはならな
い。ワイヤボンドが、慣習上、ダイのトップからパッケ
ージの外側にアクセス可能な別のパッドまで電流を流す
のに用いられているが、ワイヤボンディングは、両端部
においてワイヤとパッド間に抵抗のある接合部を使用す
る必要がある。抵抗接合部を流れる電流は熱を生じさせ
る。パワーデバイスにおいては、ワイヤボンド接合部で
高くなった抵抗が電流を減らし、それによってパワー出
力が制限され、不適切な熱損から生じるオーバーヒート
によりデバイスに故障が起きる危険性が高い。
【０００７】米国特許番号第５，４０６，１２０号の明
細書には、セラミック基体にろう付けされた大きな熱損
失面を用いた気密封止した半導体セラミックパッケージ
と、ダイとの電気的接続を図るワイヤボンド方法と、気
密封止を介してバイアス接続を図る方法と、封止パッケ
ージにセラミックサイドウォールを使用する旨が開示さ
れている。ジョーンズの特許における電流路は、銅、ま
たは銀でメッキされた他の良好な導電材を用いて通電を
図るようにしている。この電流路の内側表面は耐火金属
でメタライズされている。結果としてできたパッケージ
は、構成が複雑であり、全体の形状とプリント回路ボー
ドの実装が標準的でなく、パワーデバイスをプリント回
路ボードに簡易にかつ信頼性を持って実装するに際して
明らかに問題がある。
【０００８】米国特許番号５，７２６，４９３号の明細
書は、半導体デバイス用のボールグリッドアレイ構造を
開示している。この明細書では、デバイスは密封用樹脂
で密封されており、導電性のピンをこの樹脂に通して電
極部材として使用している。
【０００９】米国特許番号５，８３４，８３９号の明細
書は、はんだボールと、半導体ダイとボンドワイヤを被
覆し、パッケージ基体の下側表面から突出部を形成する
カプセルとを有する半導体パッケージを開示している。
【００１０】米国特許番号５，９０９，０５８号の明細
書は、非パワー集積回路用の、半導体パッケージと、主
にターミナルの数を増やしパッケージのサイズを小さく
する半導体実装部とを開示している。
【００１１】集積回路用として利点のあるボールグリッ
ドアレイ（ＢＧＡ）の接続構造を、パワー半導体デバイ
スのプリント回路ボードへのアタッチメントにまで延ば
すことが望まれる。本発明は、この利点を実現するもの
である。
【００１２】
【課題を解決するための手段】本発明は、パワー半導体
デバイスをプリント回路ボードへ実装するパッケージに
関し、当該パッケージが、上側表面と下側表面を有する
誘電セラミック板と、当該板を貫通させたグリッドアレ
イ孔と、前記セラミック板の前記上側表面に設けた複数
の導電性の金属コンタクトパッドであって、前記パワー
半導体デバイスへ電気的な接続を図るコンタクトパッド
と、前記孔を充填する導電性金属とを具え、前記金属を
充填した孔が前記導電性の金属コンタクトパッドに接続
されていると共に、前記セラミック板の前記下側表面へ
前記パッドから導電路を提供し、はんだボールアレイを
具え、各ボールが前記セラミック板の前記下側表面にお
いて導電路に接続されており、前記プリント回路ボード
へ接続ターミナルを提供し、周囲においてセラミック板
に密封可能に接続されたサイドウォールを具え、前記サ
イドウォールへ密封可能に接続された蓋を具え、当該蓋
が前記サイドウォールと前記セラミック板と共に、前記
パワー半導体デバイスと導電性金属コンタクトパッドと
を封入する密封キャビティを構成することを特徴とす
る。
【００１３】好適には、プリント回路ボードにパワー半
導体デバイスを実装するパッケージが、上側および下側
表面を有する誘電セラミック板と、当該板を貫通するグ
リッドアレイ孔を具える。パワー半導体デバイスに電気
的な接続を提供する複数の導電性金属コンタクトパッド
が前記セラミックプレートの上側表面に設けられてお
り、前記孔は導電性の金属で充填されている。孔を充填
する金属は導電性の金属コンタクトパッドに接続されて
おり、当該パッドから前記セラミック板の下側表面へ導
電路を提供する。
【００１４】はんだボールアレイは、各ボールが前記セ
ラミック板の下側表面において路に接続されており、プ
リント回路ボードへの接続ターミナルを提供している。
サイドウォールは前記セラミック板に周辺において密封
可能に接続されており、蓋がサイドウォールに密封可能
に連結されている。この蓋は、サイドウォールとセラミ
ック板と共に、前記パワー半導体デバイスと導電性の金
属コンタクトパッドを封入する密封キャビティを構成す
る。
【００１５】本発明のパッケージによれば、非パワーデ
バイスに通常用いられるボールグリッドアレイを用いて
パワースイッチを高い信頼性をもってプリント回路ボー
ドに容易に実装することが可能になる。本発明のパッケ
ージは抵抗を小さくし、その結果現在使用されているパ
ワーデバイスパッケージに比してオーバーヒートを生じ
にくくなる。
【００１６】
【発明の実施の形態】以下に本発明の実施形態を図面を
用いて詳細に説明する。パワーボールグリッドアレイパ
ッケージは、銅の導電路を用いて上側面から下側面へ電
流を流している。ボード実装技術は、鉛−錫はんだでで
きたはんだボールを、下側充填材と結合させて、前記路
とボードの間のギャップを埋めている。導電路は銅、ア
ルミニウム、その他の良質な導電材料で作ることができ
る。銅やアルミニウムは熱を放出し、抵抗が大変小さい
良質の導電材料である。導電路をはんだボールグリッド
アレイへ接続するために、ダイ装着パッドとワイヤボン
ドパッドを、直接接着した銅かあるいはろう付けした活
性金属としても良い。パワーデバイスパッケージトレー
スはすべて高導電性の金属でできている。したがって、
パッケージ全体の抵抗と全体のフットプリントが標準Ｓ
ＭＤパッケージに比して小さくなる。パッケージは、ニ
ッケル５２％、鉄４０％、コバルト８％からなるコバー
ル（商標）、あるいは、同様の物理的、熱的、電気的特
性を有する他の材料でできた蓋でシーム密封して、軍事
産業用、宇宙産業用、防衛産業用に高い信頼性を要求す
る政府の要求に合った密封基準を維持している。
【００１７】図１（ａ）〜（ｄ）は、ペースト状の導電
路を有するパッケージサブアッセンブリの製造プロセス
を示す図である。図１（ａ）に示すように、アルミナま
たは同様の熱膨張特性を有する他の材料でできたセラミ
ック板５が用いられており、サブアッセンブリの内容物
を外部から絶縁している。セラミック板５は、予め孔１
０がパンチされたものを購入しても良く、あるいはレー
ザドリルを用いて順次孔を形成するようにしても良い。
【００１８】次いで図１（ｂ）に示すように、温度状態
の変化による物理的なストレスを最小にするべく、銅、
あるいはセラミック板５の熱膨張係数にマッチする熱膨
張係数を有する銅に類似する金属でできた高導電性のメ
タルペーストで孔１０を充填することによって、導電路
１５を形成する。銅のシールリング２０は、セラミック
板５の周辺部に溶接された活性金属であり、図１（ｃ）
に示すように、コバールシールリングを後の工程で形成
する。ダイとワイヤボンド用のコンタクトパッドを構成
する銅のプレート２５Ａ、２５Ｂ、２５Ｃは、金属導電
路１５に溶接された活性金属である。例えば、プレート
２５Ａは、ＭＯＳＦＥＴダイ用のコンタクトパッドとし
て使用でき、プレート２５Ｂはゲートコンタクトパッド
として使用でき、プレート２５Ｃはオン−オフ制御用パ
ッドとして使用できる。
【００１９】図１（ｄ）に、コバールシールリング３０
を示す。このリングはパッケージのサイドウォールを提
供するものであり、銅のシールリング２０に、例えば銅
−銀（２８−７２）合金で封止されている。この合金を
約８００°Ｃでリフローして確実に密封する。サブアッ
センブリ全体は、通常、ニッケルと金でメッキされてお
り、外部環境に対する安定を図っている。
【００２０】図２（ａ）〜（ｄ）は、本発明によるパッ
ケージサブアッセンブリを形成方法の他の例を示す。図
２（ａ）は、図１（ａ）と同様であり、アルミナまたは
他の誘電材料でできたセラミック板５は、予め孔１０が
パンチされているものを購入しても良いし、順次ドリル
で孔をあけるようにしても良い。図２（ｂ）および２
（ｃ）に示すとおり、銅でできた固体の柱（ポスト）を
孔１０に挿入することによって導電路１５を形成する。
銅でできたプレート２５Ａ〜２５Ｃがセラミック板５の
上にポスト５０の端部に接触してセットされている。ポ
スト５０はプレート２５Ａ〜２５Ｃにろう付けされてい
るか、あるいは直接接着されている。銅のシールリング
２０はセラミック板５の周辺にろう付けされた活性金属
であり、後のコバールシールリングの処理を容易にす
る。
【００２１】図２（ｄ）に示すとおり、コバールシール
リング３０を具えるサイドウォールが合金を用いて銅の
シールリング２０に溶接されている。
【００２２】図３に、図１（ａ）〜図１（ｄ）に示す工
程、あるいは図２（ａ）〜図２（ｄ）に示す工程によっ
て製造したサブアッセンブリの実装ボードを示す。はん
だボール３５が導電路１５に接着して、プリント回路ボ
ード４５とパッケージ１００の接触を図っている。実装
パッケージを物理的に補強して安定にするために、下側
充填材料４０がボード表面４５とセラミック板５との間
のはんだボール３５の周辺のギャップに設けられてい
る。コンタクトパッド２５Ａ〜２５Ｃへ半導体パワーデ
バイス（図示せず）を接続させるのに続いて、好ましく
はコバール合金でできた蓋５５をシーム密封する。パッ
ケージは、ＪＡＮＳ、ＪＡＮＴＸ、ＪＡＮＴＸＶの要求
に合致するように１×１０−８ｔｏｒｒに密封して、軍
事用、宇宙用、防衛用のアプリケーション用の高い信頼
性を確実なものにしなくてはならない。
【００２３】以下の計算式は、標準ＳＭＤ２パッケージ
用の抵抗と本発明の図に示したパッケージの抵抗を比較
するものである。
【００２４】ＳＭＤ２ ＳＭＤ２ ＲＤＳ抵抗は、パッケージのソースとドレイ
ン間の抵抗を計算したものである。この比較の目的のた
めに、二本の直径０．０１５インチのアルミニウムワイ
ヤを用いてダイのトップとソースパッドを接続した。ダ
イは、高温はんだ合金を用いて実装されている。電気固
有抵抗の単位はΩ・インチとする。
【数１】
【００２５】ボンドワイヤ抵抗の計算（単位ｃｍ）
【数２】
【００２６】１５／８５ 銅／タングステン パッドの
抵抗の計算
【数３】
【００２７】１５／８５ 銅／タングステン ソースパ
ッドの抵抗の計算
【数４】
【００２８】ＳＭＤ２パッケージ全体の抵抗の計算
【数５】
【００２９】パワーボールグリッドアレイ 本発明のパワーボールグリッドアレイは、より大きいソ
ースパッドを用いることにおいて、標準ＳＭＤ２パッケ
ージを越える利点がある。これによって、より多くのワ
イヤを所定の領域に取り付けることができる。この構成
では４本の直径０．２０インチのワイヤを用いており、
パッケージはＲＤＳ（オン）を減少するように構成され
ている。
【００３０】パッケージの大きさは０．５８平方インチ
とする。このパッケージサイズは、サイズ６のＭＯＳＦ
ＥＴを処理することができる。パッドの大きさは大きな
パッドについては０．３００×０．４８０、ソースパッ
ドについては０．１００×０．３００である。ゲートパ
ッドはこの計算では用いられない。銅のパッドの厚さは
０．０１０インチであり、導電路は直径０．０１３イン
チである。セラミックは厚さ０．０２０のものを使用し
た。各パッドの導電路の数は、ダイ実装パッドについて
は４５本、ソース実装パッドについては１２本である。
【００３１】導電路１本の抵抗の計算
【数６】
【００３２】全ての実装導電路の並列抵抗の計算
【数７】
【００３３】ダイ実装領域及びソースの抵抗の計算
【数８】
【００３４】全ワイヤ抵抗の計算
【数９】
【００３５】全ボールグリッドアレイの抵抗の計算
【数１０】
【００３６】本発明のパワーボールグリッドアレイにつ
いて計算したこの抵抗値は、ＳＭＤ２について計算した
抵抗値の約１／４であり、ほぼ１ミリオーム減少してい
る。
【００３７】プリント回路ボードにパワー半導体デバイ
スを実装するパッケージが、上側表面および下側表面を
具えるセラミック板と、この板を貫通するグリッドアレ
イ孔を具える。パワー半導体デバイスに電気的接続を提
供する複数の導電性メタルコンタクトパッドが、セラミ
ック板の上側表面に設けられており、導電性の金属で孔
を充填している。金属を充填した孔は、導電金属コンタ
クトパッドに接続されて、パッドからセラミック板の下
側表面まで導電路を提供する。はんだボールのアレイ
は、各ボールがセラミック板の下側表面において導電路
に接触しており、プリント回路ボードへの接続ターミナ
ルを提供する。サイドウォールはセラミック板に周辺部
分で密封可能に接続されており、このサイドウォールに
蓋が密封可能に接続されている。この蓋は、サイドウォ
ールとセラミック板と共に、パワー半導体デバイスと導
電金属コンタクトパッドを封入する密封されたキャビテ
ィを構成する。
【図面の簡単な説明】
【図１】 図１は、セラミック板を介したペースト状の
導電路を有するパッケージサブアッセンブリの製造プロ
セスを示す図である。
【図２】 図２は、セラミック板を介した導電路におけ
る導電ポストを用いたパッケージサブアセンブリの製造
プロセスを示す図である。
【図３】 図３は、一のボールグリッドアレイ孔を有す
るプリント回路ボードに接続された本発明のパッケージ
を示す断面図である。
【符号の説明】
５ セラミック板 １０ 孔 １５ 導電路 ２５Ａ〜２５Ｃ コンタクトパッド ２０ 銅のシールリング ３０ コバールシールリング ３５ はんだボール ４０ 下側充填材料 ４５ プリント回路ボード ５０ ポスト ５５ 蓋 １００ パッケージ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１１月１４日（２０００．１１．
１４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 プリント回路ボードにパワー半導体デバ
    イスを実装するパッケージであって、前記パッケージ
    が、上側表面と下側表面を有する誘電セラミック板と、
    当該セラミック板を貫通するグリッドアレイ孔と、前記
    セラミック板の上側表面に配置した複数の導電金属コン
    タクトパッドとを具え、前記パッドは前記パワー半導体
    デバイスに電気的接続を提供し、前記孔を導電性金属で
    充填したパッケージにおいて、前記金属を充填した孔が
    前記導電性金属コンタクトパッドに接続されて、前記パ
    ッドから前記セラミック板の下側表面へ導電路を提供
    し、はんだボールのアレイを具え、各ボールが前記セラ
    ミック板の下側表面において導電路に接触して前記プリ
    ント回路ボードに接続ターミナルを提供し、前記セラミ
    ック板に周辺において密封可能に接触しているサイドウ
    ォールと、前記サイドウォールに密封可能に接続された
    蓋を具え、前記蓋が前記サイドウォールと前記セラミッ
    ク板と共に、前記パワー半導体デバイスと導電性金属コ
    ンタクトパッドを封入する密封されたキャビティを構成
    することを特徴とするパッケージ。
  2. 【請求項２】 請求項１に記載のパッケージにおいて、
    前記セラミック板が方形であり、前記セラミック板がア
    ルミナを含むことを特徴とするパッケージ。
  3. 【請求項３】 請求項１に記載のパッケージにおいて、
    前記金属コンタクトパッドが銅を含み、前記孔を充填す
    る金属が銅、好ましくは銅ペーストを含むことを特徴と
    するパッケージ。
  4. 【請求項４】 請求項３に記載のパッケージにおいて、
    前記孔の各々を充填している前記金属が、銅のポストを
    具えることを特徴とするパッケージ。
  5. 【請求項５】 請求項１に記載のパッケージにおいて、
    前記はんだボールが鉛−錫はんだを含み、前記サイドウ
    ォールと前記蓋の各々がニッケル−鉄−コバルト合金を
    含むことを特徴とするパッケージ。
  6. 【請求項６】 請求項１に記載のパッケージにおいて、
    前記セラミック板の下側表面と、前記はんだボールの周
    囲に下側充填材料を設けたことを特徴とするパッケー
    ジ。
JP2000199746A 1999-07-01 2000-06-30 ボールグリッドアレイを具えるパワー半導体実装パッケージ Expired - Fee Related JP4886104B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/345,930 US6198166B1 (en) 1999-07-01 1999-07-01 Power semiconductor mounting package containing ball grid array
US09/345930 1999-07-01

Publications (2)

Publication Number Publication Date
JP2001035968A true JP2001035968A (ja) 2001-02-09
JP4886104B2 JP4886104B2 (ja) 2012-02-29

Family

ID=23357150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000199746A Expired - Fee Related JP4886104B2 (ja) 1999-07-01 2000-06-30 ボールグリッドアレイを具えるパワー半導体実装パッケージ

Country Status (4)

Country Link
US (1) US6198166B1 (ja)
EP (1) EP1065719A2 (ja)
JP (1) JP4886104B2 (ja)
KR (1) KR100711552B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076564A (ja) * 2013-10-11 2015-04-20 日本特殊陶業株式会社 セラミック配線基板

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472747B2 (en) * 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
US7397067B2 (en) 2003-12-31 2008-07-08 Intel Corporation Microdisplay packaging system
US7948069B2 (en) * 2004-01-28 2011-05-24 International Rectifier Corporation Surface mountable hermetically sealed package
US7678680B2 (en) * 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
DE102004030042B4 (de) * 2004-06-22 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes
DE102005011159B4 (de) * 2005-03-09 2013-05-16 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Außenkontaktflächen und Verfahren zur Herstellung desselben
KR100733253B1 (ko) * 2005-11-18 2007-06-27 삼성전기주식회사 고밀도 인쇄회로기판 및 그 제조방법
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
KR20130026920A (ko) 2011-09-06 2013-03-14 삼성전자주식회사 질화물계 반도체 패키지 및 그의 제조 방법, 접합 기판
TWI475655B (zh) * 2012-05-14 2015-03-01 萬國半導體開曼股份有限公司 焊球陣列用作高度墊塊及焊料固定物
KR20160004158A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 패키지 기판
US20220139793A1 (en) * 2020-11-04 2022-05-05 Cree, Inc. Power semiconductor devices with improved overcoat adhesion and/or protection

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252999A (ja) * 1985-09-02 1987-03-07 株式会社ノリタケカンパニーリミテド セラミツク製回路基板の貫通導体路の形成法およびそれを積層した多層回路基板の製造方法
JPH0456158A (ja) * 1990-06-21 1992-02-24 Matsushita Electric Works Ltd 表面実装用半導体パッケージ
JPH04316355A (ja) * 1991-04-16 1992-11-06 Ngk Spark Plug Co Ltd 集積回路用パッケージ
JPH0831966A (ja) * 1994-07-15 1996-02-02 Hitachi Ltd 半導体集積回路装置
JPH09213829A (ja) * 1995-06-06 1997-08-15 Circuit Components Inc Ｂｇａ型ｉ／ｏフォーマットを使用した高性能デジタルｉｃパッケージ及びバイメタル充填バイア技術による単層セラミックス基板
JPH10247706A (ja) * 1997-03-05 1998-09-14 Sumitomo Kinzoku Electro Device:Kk ボールグリッドアレイパッケージ
JPH1126629A (ja) * 1997-06-30 1999-01-29 Murata Mfg Co Ltd 電子部品のパッケージ構造及びその製造方法
JPH1167841A (ja) * 1997-08-05 1999-03-09 Benedict G Pace 出力半導体チップの実装方法及び半導体チップ用パッケージ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW327247B (en) * 1996-05-31 1998-02-21 Ibm Ball grid array having no through holes or via interconnections
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
JP3724954B2 (ja) * 1997-08-29 2005-12-07 株式会社東芝 電子装置および半導体パッケージ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252999A (ja) * 1985-09-02 1987-03-07 株式会社ノリタケカンパニーリミテド セラミツク製回路基板の貫通導体路の形成法およびそれを積層した多層回路基板の製造方法
JPH0456158A (ja) * 1990-06-21 1992-02-24 Matsushita Electric Works Ltd 表面実装用半導体パッケージ
JPH04316355A (ja) * 1991-04-16 1992-11-06 Ngk Spark Plug Co Ltd 集積回路用パッケージ
JPH0831966A (ja) * 1994-07-15 1996-02-02 Hitachi Ltd 半導体集積回路装置
JPH09213829A (ja) * 1995-06-06 1997-08-15 Circuit Components Inc Ｂｇａ型ｉ／ｏフォーマットを使用した高性能デジタルｉｃパッケージ及びバイメタル充填バイア技術による単層セラミックス基板
JPH10247706A (ja) * 1997-03-05 1998-09-14 Sumitomo Kinzoku Electro Device:Kk ボールグリッドアレイパッケージ
JPH1126629A (ja) * 1997-06-30 1999-01-29 Murata Mfg Co Ltd 電子部品のパッケージ構造及びその製造方法
JPH1167841A (ja) * 1997-08-05 1999-03-09 Benedict G Pace 出力半導体チップの実装方法及び半導体チップ用パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076564A (ja) * 2013-10-11 2015-04-20 日本特殊陶業株式会社 セラミック配線基板

Also Published As

Publication number Publication date
KR100711552B1 (ko) 2007-04-27
US6198166B1 (en) 2001-03-06
JP4886104B2 (ja) 2012-02-29
KR20010015106A (ko) 2001-02-26
EP1065719A2 (en) 2001-01-03

Similar Documents

Publication Publication Date Title
US6165820A (en) Package for electronic devices
US6262489B1 (en) Flip chip with backside electrical contact and assembly and method therefor
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
US8198712B2 (en) Hermetically sealed semiconductor device module
JP4886104B2 (ja) ボールグリッドアレイを具えるパワー半導体実装パッケージ
US20060043550A1 (en) Hermetic semiconductor package
US5406120A (en) Hermetically sealed semiconductor ceramic package
US7229855B2 (en) Process for assembling a double-sided circuit component
JP3816821B2 (ja) 高周波用パワーモジュール基板及びその製造方法
JPH0118583B2 (ja)
CN113540056A (zh) 半导体模块及其制造方法
EP0517967A1 (en) High current hermetic package
KR20000033885A (ko) 금속 터미널을 구비하는 전력 반도체 모쥴, 전력 반도체 모쥴의금속 터미널 제조방법 및 전력 반도체 모쥴의 제조방법
US5126511A (en) Copper cored enclosures for hybrid circuits
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JP2001274278A (ja) マイクロ波半導体装置およびその製造方法
JP2007157801A (ja) 半導体モジュールとその製造方法
JPH0677361A (ja) マルチチップモジュール
JPS6220701B2 (ja)
JPS63229842A (ja) 表面実装用パツケ−ジ
US20230027138A1 (en) Power module
JPH0974158A (ja) 高電力混成集積回路用パッケージ
JP4349728B2 (ja) 半導体装置
JPH05121577A (ja) 高電流用密封パツケージ
JPH08255868A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070514

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111122

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111209

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141216

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees