KR100711552B1 - 볼 그리드 어레이를 포함하는 파워 반도체 장착 패키지 - Google Patents

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Abstract

파워 반도체 소자를 인쇄 회로 기판에 장착하기 위한 패키지는 상부면과 하부면과 그리드 어레이의 관통 홀을 구비한 유전 세라믹 판을 구비한다. 파워 반도체 소자에 전기 접촉을 제공하는 다수의 도전 금속 콘택트 패드는 세라믹 판의 상부면에 배치되고, 관통 홀은 도전 금속으로 충전된다. 도전 금속으로 충전된 홀은 도전 금속 콘택트 패드에 접속되어 패드로부터 세라믹 판의 하부면에 이르는 비아를 제공한다. 세라믹 판의 하부면에서 비아에 각각 부착되는 일련의 땜납 볼은 인쇄 회로 기판에 접속되는 접속 단자를 제공한다. 측벽은 세라믹 판의 외주에서 그 세라믹 판에 밀봉 연결되고, 그 측벽에는 덮개가 밀봉 연결된다. 덮개는 측벽 및 세라믹 판과 함께 파워 반도체 소자 및 도전 금속 콘택트 패드를 봉함하는 기밀 밀봉형 공동을 형성한다.
파워 반도체 소자, 인쇄 회로 기판, 도전 금속 콘택트 패드, 땜납 볼, 비아

Description

볼 그리드 어레이를 포함하는 파워 반도체 장착 패키지{Power semiconductor mounting package containing ball grid array}
도 1A 내지 도 1D는 세라믹 판을 관통하는 페이스트 비아를 구비한 패키지 서브 어셈블리를 형성하는 공정을 각각 나타낸 도면,
도 2A 내지 도 2D는 세라믹 판을 관통하는 비아에 도전 포스트를 사용하여 패키지 서브 어셈블리를 형성하는 공정을 각각 나타낸 도면,
도 3은 인쇄 회로 기판에 부착된 본 발명의 패키지의 단면도로서, 일련의 볼 중에서 1개의 열의 볼 그리드 어레이를 찾아볼 수 있는 도면,
<도면의 주요 부분에 대한 부호의 설명>
5 : 세라믹 판
10 : 관통 홀
15 : 비아
20 : 구리 밀봉 링
24A, 25B, 25C : 구리 판
30 : 코바 밀봉 링
35 : 땜납 볼
40 : 미충전부 충전재
45 : 인쇄 회로 기판
50 : 구리 포스트
100 : 패키지
본 발명은 전반적으로 반도체 소자 패키지에 관한 것이고, 보다 구체적으로는 볼 그리드 어레이를 사용하여 파워 반도체 소자를 인쇄 회로 기판에 장착하기 위한 패키지에 관한 것이다.
파워 집적 회로에 요구되는 전력 손실 요건 때문에, 파워 일렉트로닉스 산업에서는 현재 IC 산업 규격에 부합되지 않는 칩 패키지가 사용되고 있다. 인쇄 회로 기판(PCB) 상에 표면 장착하려고 설계된 패키지는 전형적으로 큰 사각형의 외부 콘택트 패드를 포함하는데, 그러한 콘택트 패드는 통상적으로 그 팽창 계수(CTE)가 패키지 내의 알루미나의 팽창 계수(CTE)에 부합되는 구리/텅스텐 합금 또는 기타의 유사한 도전 재료로 형성된다.
그러한 패드에 사용되는 구리/텅스텐의 CTE는 인쇄 회로 기판의 CTE에 정확히 부합되지는 않는다. 결과적으로, 파워 스위치의 조립 및 동작에 있어서 패드/PCB 접합부의 땜납 피로가 큰 문제점이 되고 있는데, 집적 회로 산업에서는 그 문제점을 해결할 수 있는 표준적인 방안이 아직 개발되지 못했다. 그러한 문제점은 저출력 IC의 경우에는 다른 해결 방안이 개발되어 있기 때문에 상대적으로 경 미한 것이지만, 동작 온도가 높고 부품의 크기가 큰 파워 스위치의 경우에는 매우 심각한 것이다.
풋프린트(footprint)를 작게 할 수 있는 핀 그리드 어레이(PGA)가 IC 산업에 도입되어 있으나, 그것은 땜납 피로의 문제점을 직접적으로 해결하지는 못한다. 보다 최근에, 볼 그리드 어레이(BGA)를 통합한 IC가 어레이의 CTE를 PCB의 CTE에 보다 더 가깝게 부합시킴으로써 패키지와 기판간의 땜납 피로의 문제점을 직접적으로 해결하려고 하고 있다.
세라믹 패키징 기술은 세라믹의 높은 신뢰성, 높은 열전도도 및 탁월한 선로성으로 인해 전통적으로 고성능 IC 소자를 지지하는데 사용된다. 그러한 재료의 CTE는 비교적 실리콘의 CTE에 가깝다. 세라믹의 열전도도 특성은 제1 레벨의 접속을 실행할 경우에는 유리하지만, 파워 소자용 PCB 상에서 제2 레벨의 장착을 실행할 경우에는 문제점이 있다.
파워 소자는 소자의 바닥으로부터 상단으로 전류를 통과시킨다; 즉, 다이 부착 패드가 패키지의 외부에 접속될 수 있어야 한다. 통상, 전류를 다이의 상단으로부터 패키지의 외부에 접속될 수 있는 다른 패드로 인도하기 위해 와이어 본드가 사용되지만, 와이어 본딩은 어느 하나의 단부에서 와이어와 패드와의 사이에 저항성 접합부를 사용할 수밖에 없도록 한다. 저항성 접합부를 통과하는 전류는 열을 발생시킨다. 파워 소자에서는 와이어 본드 접합부의 높은 저항으로 인해 전류가 감소되고, 그에 의해 파워 출력이 제한되고, 발생된 열의 소산이 불충분한 것에 기인하는 과열로 인해 소자가 파손될 위험에 처하게 된다.
미국 특허 제5,406,120호의 명세서에는 세라믹 기판에 납땜된 넓은 열소산 면을 사용하는 기밀 밀봉형 반도체 세라믹 패키지, 와이어 본딩에 의한 다이와의 전기적 접속 방법, 기밀 밀봉부를 통한 비아(via) 접속 방법, 및 기밀 패키지에 세라믹 측벽을 사용하는 방법이 개시되어 있다. 그러한 존스(Jones)의 특허에 개시된 비아는 용이한 도전성 접속이 이루어지도록 은으로 도금된 구리 또는 기타의 양도체를 포함하고, 비아의 내면은 내화 금속으로 금속화되어 있다. 결과적으로 완성된 패키지는 그 구조에 있어 복잡하고, 그 전체 형태 및 PCB 장착에 있어 규격에 맞지 않게 되는데, 그것은 파워 소자를 간단하고 확실하게 PCB 상에 장착하는데 분명히 문제점이 있음을 보여주고 있다.
미국 특허 제5,726,493호의 명세서에는 소자가 밀봉 수지 및 그 밀봉 수지를 통과하여 전극 부재로서의 역할을 하는 전기 도전 핀에 의해 밀봉되는 반도체 소자용 볼 그리드 어레이 구조가 개시되어 있다.
미국 특허 제5,834,839호의 명세서에는 땜납 볼과, 반도체 다이 및 본드 와이어를 덮고 패키지 기판의 하부면으로부터 돌출된 돌기를 형성하는 밀봉제를 포함하고 있는 반도체 패키지가 개시되어고 있다.
미국 특허 제5,909,058호의 명세서에는 단자 개수의 증대 및 논파워(non-power) IC용 패키지 크기의 감소에 주로 초점을 맞춘 반도체 패키지 및 반도채 장착부가 개시되어 있다.
집적 회로에 유리한 볼 그리드 어레이(BGA) 접속 구조를 인쇄 회로 기판에 파워 반도체 소자를 부착하는데까지 확대 적용하는 것이 바람직한데, 그것이 곧 본 발명의 목적이기도 하다. 그러한 이점은 본 발명에 의해 실현된다.
본 발명은 상부면과 하부면과 그리드 어레이의 관통 홀을 구비한 유전 세라믹 판, 세라믹 기판의 상부면에 배치되어 파워 반도체 소자에 전기 접촉을 제공하는 다수의 도전 금속 콘택트 패드, 및 관통 홀을 충전하는 도전 금속으로 이루어지는, 파워 반도체 소자를 인쇄 회로 기판에 장착하기 위한 패키지를 포함하는데, 그 패키지는 도전 금속으로 충전된 홀이 도전 금속 콘택트 패드에 접속되어 패드로부터 세라믹 판의 하부면에 이르는 비아(via)를 제공하고, 일련의 땜납 볼이 각각 세라믹 판의 하부면에서 비아에 부착되어 인쇄 회로 기판에 접속되는 접속 단자를 제공하며, 측벽이 세라믹 판의 외주에서 그 세라믹 판에 밀봉 연결되고, 측벽에 밀봉 연결된 덮개가 측벽 및 세라믹 판과 함께 파워 반도체 소자 및 도전 금속 콘택트 패드를 봉함하는 기밀 밀봉형 공동을 형성하는 것을 그 특징으로 한다.
파워 반도체 소자를 인쇄 회로 기판에 장착하기 위한 패키지는 상부면과 하부면과 그리드 어레이의 관통 홀을 구비한 유전 세라믹 판을 구비하는 것이 편리하다. 파워 반도체 소자에 전기 접촉을 제공하는 다수의 도전 금속 콘택트 패드는 세라믹 판의 상부면에 배치되고, 관통 홀은 도전 금속으로 충전된다. 도전 금속으로 충전된 홀은 도전 금속 콘택트 패드에 접속되어 패드로부터 세라믹 판의 하부면에 이르는 비아를 제공한다.
세라믹 판의 하부면에서 비아에 각각 부착되는 일련의 땜납 볼은 인쇄 회로 기판에 접속되는 접속 단자를 제공한다. 측벽은 세라믹 판의 외주에서 그 세라믹 판에 밀봉 연결되고, 그 측벽에는 덮개가 밀봉 연결된다. 덮개는 측벽 및 세라믹 판과 함께 파워 반도체 소자 및 도전 금속 콘택트 패드를 봉함하는 기밀 밀봉형 공동을 형성한다.
본 발명의 패키지는 논파워 IC 소자에 대한 표준인 BGA 장착 기술을 사용하여 파워 스위치를 인쇄 회로 기판에 장착할 수 있도록 하고, 아울러 확실하고 용이하게 기판 장착을 할 수 있는 장점을 수반한다. 본 발명의 패키지는 감소된 저항을 제공하고, 그 결과 현재 통용되고 있는 파워 소자 패키지에 비해 과열될 염려가 덜하다.
이하, 본 발명을 첨부 도면을 참조하여 실시예에 의해 설명하기로 한다.
파워 BGA 패키지는 구리 비아를 사용하여 전류를 상부면으로부터 하부면으로 전송한다. 기판 장착 기술은 납/주석 땜납으로 형성될 수 있는 땜납 볼과 함께 비아와 기판과의 사이의 틈새에 충전되는 미충전부 충전재를 사용한다. 구리와 알루미늄은 열을 구축하고 저항이 매우 낮은 양도체이다. 비아를 땜납 볼 그리드 어레이에 접속하기 위해, 다이 장착 패드 및 와이어 본드 패드에는 본딩 구리가 직접 부착되거나 아니면 활성 금속으로 납땜될 수 있다. 파워 소자 패키지 트레이스는 모두 도전성이 높은 금속으로 제작된다. 따라서, 패키지의 전체적인 저항 및 전체적인 풋프린트가 표준 SMD 패키지에 비해 감소된다. 패키지는 덮개에 의해 봉합 밀봉되는데, 그 덮개는 52%의 니켈, 40%의 철 및 8%의 코발트를 함유하는 합금인 코바(Kovar)로 이루어지거나, 신뢰성이 높은 군사 및 우주/방위 산업용 제품에 대 해 요구되는 정부 요건을 충족시키는 기밀성 표준을 유지하기 위한 유사한 물리 특성, 열 특성 및 전기 특성이 있는 기타의 재료로 이루어진다.
도 1A 내지 도 1D는 페이스트 비아를 구비한 패키지 서브 어셈블리를 제조하는 공정을 도시하고 있다. 도 1A에 도시된 바와 같이, 알루미나 또는 CTE 특성이 그와 유사한 기타의 재료로 형성된 세라믹 기판(5)은 서브 어셈블리의 내용물을 그 외부로부터 절연하는데 사용된다. 세라믹 기판(5)은 홀(10)이 미리 천공되어 있는 채로 구입될 수 있거나, 후속적으로 레이저 천공에 의해 세라믹 기판(5)에 홀(10)이 형성될 수도 있다.
또한, 도 1B에 도시된 바와 같이, CTE가 세라믹 기판(5)의 CTE에 부합되어 온도 조건의 변동 하에서 물리적 응력을 최소화시키는 구리 또는 그와 유사한 재료와 같은 도전성이 높은 금속으로 홀(10)을 충전함으로써 비아(15)를 형성한다. 도 1C에 도시된 바와 같이, 구리 밀봉 링(20)을 활성 금속으로 세라믹 판(5)의 외주에 납땜하여 추후의 코바 밀봉 링의 처리를 용이하게 한다. 다이용 패드 및 와이어 본드용 콘택트 패드로 이루어지는 구리 판(25A 내지 25C)을 활성 금속에 의해 금속 비아(15)에 납땜한다. 예컨대, 판(25A)은 MOSFET 다이용 콘택트 패드일 수 있고, 판(25B)은 게이트 콘택트 패드일 수 있으며, 판(25C)은 온/오프 제어용 패드일 수 있다.
도 1D에 도시된 코바 밀봉 링(30)은 패키지용 측벽을 제공하고, 예컨대 약 800℃에서 리플로잉되어 기밀성을 보장하는 구리/은(28/72)과 같은 합금으로 구리 밀봉 링(20)에 납땜된다. 전형적으로, 서브 어셈블리 전체를 니켈 및 금으로 도금 하여 환경에 대한 안정성을 부여한다.
도 2A 내지 도 2D는 본 발명에 따른 패키지 서브 어셈블리를 형성하기 위한 또 다른 공정을 도시하고 있다. 도 1A에 도시된 바와 같이, 알루미나 또는 기타의 유전 재료로 형성되는 도 2A에 도시된 세라믹 기판(5)은 홀(10)이 미리 천공되어 있는 채로 구입될 수 있거나, 후속적으로 그 세라믹 판(5)에 홀(10)이 천공될 수 있다. 도 2B 및 도 2C에 도시된 바와 같이, 고체 구리 포스트(50)를 홀(10) 속에 삽입함으로써 비아(15)를 형성하고, 구리 판(25A 내지 25C)을 포스트(50)의 단부와 접촉시킨 채로 세라믹 기판(5) 상에 놓는다. 그 경우, 포스트(50)의 단부는 판(25A 내지 25C)에 납땜되거나 직접 본딩된다. 세라믹 판(50)의 외주에는 구리 밀봉 링(30)을 활성 금속으로 납땜하여 추후의 코바 밀봉 링의 처리를 용이하게 한다.
도 2D에 도시된 바와 같이, 코바 밀봉 링(30)으로 이루어지는 측벽을 합금을 사용하여 구리 밀봉 링(20)에 납땜한다.
도 3에는 도 1A 내지 도 1D 및 도 2A 내지 도 2D에 도시된 공정 중의 어느 하나에 의해 마련된 서브 어셈블리를 기판에 장착한 것이 도시되어 있다. 땜납 볼(35)은 비아(15)에 본딩되어 인쇄 회로 기판(45)과 접촉하는 패키지(100)를 형성한다. 장착된 패키지에 물리적 보강 및 안정성을 부여하기 위해, 기판(45)의 표면과 세라믹 판(5)과의 사이에 있는 땜납 볼(35) 주위의 틈새에 미충전부 충전재를 넣는다. 파워 반도체 소자(도시를 생략)를 콘택트 패드(25A 내지 25C)(도 3에 도시를 생략)에 접속한 후에 코바 합금으로 형성된 것이 바람직한 덮개(55)를 봉합 밀봉한다. 패키지는 군사 및 우주/방위 산업 적용품에 대한 높은 신뢰성을 보장하도록 JANS, JANTX 및 JANTXV 요건에 부합되도록 1 ×10-8 torr.로 밀봉되어야 한다.
다음에 개시되는 것은 표준 SMD2 패키지와 본 발명의 패키지의 예시적 실시예에 대한 저항을 비교한 계산들이다:
SMD2
SMD2 RDS 저항은 패키지의 소스와 드레인간에 계산된 저항이다. 비교를 위해, 직경이 0.015"인 2개의 알루미늄 와이어를 다이의 상단으로부터 소스 패드까지를 접속하는데 사용했다. 다이는 고온 납땜 합금을 사용하여 장착했다. 저항의 단위는 ohm-in이다.
ρCu = 6.48 ×10-7·ohm-in
ρAl = 1.1 ×10-6·ohm-in
ρCuW = 1.47 ×10-6·ohm-in
ρvia = 1.15·ρCu
본드 와이어의 저항 계산(단위: ohm):
Length1 = .450·in
Length2 = .350·in Diameter = .015·in
Figure 112000013575757-pat00001
Rbond1 = 2.801 ×10-3·ohm
Figure 112000013575757-pat00002
Rbond2 = 2.179 ×10-3·ohm
Figure 112000013575757-pat00003
RParallel12 = 1.225 ×10-3·ohm
15/85 Cu/W 패드의 저항 계산:
Depthpad = .475·in Areapad = .445 ×.017·in2
Figure 112000013575757-pat00004
RCuWpad = 9.23 ×10-5·ohm
85/15 Cu/W 소스 패드의 저항 계산:
Depthpad1 = .050·in Areapad1 = .095 ×.080·in2
Depthpad2 = .015·in Areapad2 = .140 ×.157·in2
Figure 112000013575757-pat00005
Rpad1 = 9.671 ×10-6·ohm
Figure 112000013575757-pat00006
Rpad2 = 1.003 ×10-6·ohm
SMD2 패키지의 저항 계산:
Rtotal = RParallel12 + RCuWpad + Rpad1 + Rpad2 Rtotal = 1.328 ×10-3·ohm
파워 BGA
본 발명의 파워 BGA는 넓은 소스 패드를 사용한다는 점에서 SMD2 패키지에 비해 유리하고, 그에 의해 주어진 영역에 더욱 많은 와이어가 부설될 수 있도록 한다. 그러한 배열에서는 4개의 0.020" 와이어가 사용될 수 있고, 패키지는 RDS(on)를 감소시키도록 구성된다.
패키지 크기가 0.58 in2라고 가정하기로 한다. 그러한 패키지 사이즈는 사이즈 6의 MOSFET를 취급할 수 있다. 패드의 크기는 넓은 패드의 경우에 0.300 ×0.480이고, 소스 패드의 경우에 0.100 ×0.300이다. 본 계산에서 게이트 패드는 사용하지 않는다. 구리 패드의 두께는 0.010"이고, 비아의 직경은 0.013"이다. 세라믹의 두께는 0.020이다. 패드당 비아의 개수는 다이 장착 패드의 경우에 45이고, 소스 장착 패드의 경우에 12이다.
1개의 비아의 저항 계산:
Lengthvia = .020·in Diametervia = .013·in
Figure 112000013575757-pat00007
Rvia = 1.123 ×10-4·ohm
다이 장착 비아 모두의 병렬 저항 계산:
Numvias = 45
Figure 112000013575757-pat00008
RviaTotal = 2.495 ×10-6·ohm
다이 장착 영역 및 소스 상에서의 저항 계산:
Depthdiemount = .010·in Lengthdiemount = .300·in Widthdiemount = .480·in
Depthsourcepad = .010·in Lengthsourcepad = .300·in Widthsourcepad = .480·in
Numspvias = 12
Figure 112000013575757-pat00009
Rdiemount = 4.5 ×10-8·ohm
Figure 112000013575757-pat00010
Rsourcepad = 2.16 ×10-7·ohm
Figure 112000013575757-pat00011
Rsourcepadvias = 9.357 ×10-6·ohm
와이어의 총 저항 계산:
Numwires = 4 Lengthwire = .390·in Diameterwire = .02·in
Figure 112000013575757-pat00012
Rwire = 1.366 ×10-3·ohm
Figure 112000013575757-pat00013
RwireTotal = 3.414 ×10-4·ohm
파워 BGA의 총 저항 계산:
RPBGA = Rdiemount + Rsourcepad + Rsourcepadvias + RwireTotal
RPBGA = 3.51 ×10-4·ohm
본 발명의 파워 BGA에 대해 계산된 그러한 저항 값은 SMD2 패키지에 대해 계산된 저항 값의 1/4로서, 거의 1 milliohm만큼 감소된다.
파워 반도체 소자를 인쇄 회로 기판에 장착하기 위한 패키지는 상부면과 하부면과 그리드 어레이의 관통 홀을 구비한 유전 세라믹 판을 구비한다. 파워 반도체 소자에 전기 접촉을 제공하는 다수의 도전 금속 콘택트 패드는 세라믹 판의 상부면에 배치되고, 관통 홀은 도전 금속으로 충전된다. 도전 금속으로 충전된 홀은 도전 금속 콘택트 패드에 접속되어 패드로부터 세라믹 판의 하부면에 이르는 비아를 제공한다. 세라믹 판의 하부면에서 비아에 각각 부착되는 일련의 땜납 볼은 인쇄 회로 기판에 접속되는 접속 단자를 제공한다. 측벽은 세라믹 판의 외주에서 그 세라믹 판에 밀봉 연결되고, 그 측벽에는 덮개가 밀봉 연결된다. 덮개는 측벽 및 세라믹 판과 함께 파워 반도체 소자 및 도전 금속 콘택트 패드를 봉함하는 기밀 밀봉형 공동을 형성한다.
본 발명에 따른 파워 반도체 장착 패키지에서는 집적 회로에 유리한 볼 그리드 어레이(BGA) 접속 구조를 인쇄 회로 기판에 파워 반도체 소자를 부착하는데 적용함으로써 논파워 IC 소자에 대한 표준인 BGA 장착 기술을 사용하여 파워 스위치를 인쇄 회로 기판에 장착할 수 있도록 하고, 아울러 확실하고 용이하게 기판 장착 을 할 수 있는 장점을 제공한다. 본 발명의 패키지는 감소된 저항을 제공하고, 그 결과 현재 통용되고 있는 파워 소자 패키지에 비해 과열될 염려가 덜하다. 또한, 본 발명의 파워 BGA는 넓은 소스 패드를 사용한다는 점에서 종래의 SMD2 패키지에 비해 유리하고, 그에 의해 주어진 영역에 더욱 많은 와이어가 부설될 수 있도록 한다.

Claims (6)

  1. 상부면과 하부면과 그리드 어레이의 관통 홀을 구비한 유전 세라믹 판, 세라믹 기판의 상부면에 배치되어 파워 반도체 소자에 전기 접촉을 제공하는 다수의 도전 금속 콘택트 패드, 및 관통 홀을 충전하는 도전 금속으로 이루어지는, 파워 반도체 소자를 인쇄 회로 기판에 장착하기 위한 패키지에 있어서,
    도전 금속으로 충전된 홀은 도전 금속 콘택트 패드에 접속되어 패드로부터 세라믹 판의 하부면에 이르는 비아를 제공하고, 일련의 땜납 볼이 각각 세라믹 판의 하부면에서 비아에 부착되어 인쇄 회로 기판에 접속되는 접속 단자를 제공하며, 측벽이 세라믹 판의 외주에서 그 세라믹 판에 밀봉 연결되고, 측벽에 밀봉 연결된 덮개가 측벽 및 세라믹 판과 함께 파워 반도체 소자 및 도전 금속 콘택트 패드를 봉함하는 기밀 밀봉형 공동을 형성하는 것을 특징으로 하는 파워 반도체 소자 장착 패키지.
  2. 제1항에 있어서, 세라믹 판의 형상은 사각형이고, 세라믹 판은 알루미나로 이루어지는 것을 특징으로 하는 파워 반도체 소자 장착 패키지.
  3. 제1항에 있어서, 금속 콘택트 패드는 구리로 이루어지고, 홀을 충전하는 금속은 구리, 바람직하게는 구리 페이스트로 이루어지는 것을 특징으로 하는 파워 반도체 소자 장착 패키지.
  4. 제3항에 있어서, 각각의 홀을 충전하는 금속은 구리 포스트로 이루어지는 것을 특징으로 하는 파워 반도체 소자 장착 패키지.
  5. 제1항에 있어서, 땜납 볼은 납/주석 땜납으로 이루어지고, 측벽과 덮개는 각각 니켈/철/코발트 합금으로 이루어지는 것을 특징으로 하는 파워 반도체 소자 장착 패키지.
  6. 제1항에 있어서, 상기 패키지는 세라믹 판의 하부면에 배치되어 땜납 볼을 둘러싸는 미충전부 충전재를 추가로 포함하는 것을 특징으로 하는 파워 반도체 소자 장착 패키지.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472747B2 (en) * 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
US7397067B2 (en) * 2003-12-31 2008-07-08 Intel Corporation Microdisplay packaging system
US7948069B2 (en) * 2004-01-28 2011-05-24 International Rectifier Corporation Surface mountable hermetically sealed package
US7678680B2 (en) * 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
DE102004030042B4 (de) * 2004-06-22 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes
DE102005011159B4 (de) * 2005-03-09 2013-05-16 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Außenkontaktflächen und Verfahren zur Herstellung desselben
KR100733253B1 (ko) * 2005-11-18 2007-06-27 삼성전기주식회사 고밀도 인쇄회로기판 및 그 제조방법
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
KR20130026920A (ko) 2011-09-06 2013-03-14 삼성전자주식회사 질화물계 반도체 패키지 및 그의 제조 방법, 접합 기판
TWI475655B (zh) * 2012-05-14 2015-03-01 萬國半導體開曼股份有限公司 焊球陣列用作高度墊塊及焊料固定物
JP6279873B2 (ja) * 2013-10-11 2018-02-14 日本特殊陶業株式会社 セラミック配線基板
KR20160004158A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 패키지 기판
US20220139793A1 (en) * 2020-11-04 2022-05-05 Cree, Inc. Power semiconductor devices with improved overcoat adhesion and/or protection

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810654A1 (en) * 1996-05-31 1997-12-03 International Business Machines Corporation Ball grid array package with substrate having no through holes or via interconnections

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252999A (ja) * 1985-09-02 1987-03-07 株式会社ノリタケカンパニーリミテド セラミツク製回路基板の貫通導体路の形成法およびそれを積層した多層回路基板の製造方法
JPH0456158A (ja) * 1990-06-21 1992-02-24 Matsushita Electric Works Ltd 表面実装用半導体パッケージ
JP3167141B2 (ja) * 1991-04-16 2001-05-21 日本特殊陶業株式会社 集積回路用パッケージ
JPH0831966A (ja) * 1994-07-15 1996-02-02 Hitachi Ltd 半導体集積回路装置
DE19622650A1 (de) * 1995-06-06 1996-12-12 Circuit Components Inc Gehäuse für digitalen Hochleistungs-IC, welcher ein BGA(Kugelgitterarray)-Ein/Ausgabe-Format verwendet sowie keramisches Einschicht-Substrat mit Bimetall gefüllter Durchgangstechnologie
JPH10247706A (ja) * 1997-03-05 1998-09-14 Sumitomo Kinzoku Electro Device:Kk ボールグリッドアレイパッケージ
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
JP3317193B2 (ja) * 1997-06-30 2002-08-26 株式会社村田製作所 電子部品のパッケージ構造及びその製造方法
JPH1167841A (ja) * 1997-08-05 1999-03-09 Benedict G Pace 出力半導体チップの実装方法及び半導体チップ用パッケージ
JP3724954B2 (ja) * 1997-08-29 2005-12-07 株式会社東芝 電子装置および半導体パッケージ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0810654A1 (en) * 1996-05-31 1997-12-03 International Business Machines Corporation Ball grid array package with substrate having no through holes or via interconnections

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PAJ 09064231(1997.03.07) *
PAJ 10229142(1998.08.25) *

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Publication number Publication date
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