JP2000514275A - 基準クロック信号を有するデータをネットワークに同期的に通信する方法およびシステム - Google Patents

Abstract

(57)【要約】 第１および第２のデータソース(106A,106B)は、データ接続部でデータ信号(TXD）を送信し、クロック接続部で送信クロック信号(TXC)を送信する。このデータ信号は、送信クロック信号に応答してネットワークインターフェース装置(110)中に存在するＦＩＦＯ(226)中にクロックされ、また基準クロック信号に応答してＦＩＦＯからネットワークにクロックされる。ＦＩＦＯ(226)は、それが全容量に対してどの程度かを示す状態表示信号を生成し、局部クロック発生器(228)がこの状態表示信号に応答して送信クロック信号を生成する。第１および第２のデータソース(106A,106B)は、これらの間をスイッチングする時に、基準クロック信号の単一の期間より長くデータ信号および送信クロック信号を高レベルに保持する。局部クロック発生器(228)は、ＦＩＦＯ(226)からの状態表示信号に応答して送信クロック信号の平均速度を変化させて、それを全容量の半分に維持する。

Description

【発明の詳細な説明】 基準クロック信号を有するデータを ネットワークに同期的に通信する方法およびシステム 発明の背景 Ｉ．発明の分野 本発明は、基準クロックを有するデータをネットワークに同期的に通信する方 法およびシステムに関する。特に、本発明は、外部タイミング基準を有する同期 データポート上の２以上の異なるデータソース間をスイッチングする新しい改良 された方法および装置に関する。 II．従来技術の説明 データ通信分野において、ある通信装置から別の通信装置に直列データを通信 するいくつかのよく知られた標準規格が存在する。これらの規格には、ＲＳ−２ ３２，ＲＳ−４２２，Ｔ１およびＥ１等が含まれる。これらの標準規格によると 、２進データは直列駆動装置によって直列通信ラインを介して送信され、直列通 信ラインの他方の端部で直列受信装置によって受信される。同期データ通信シス テムにおいて、この２進データは基準クロック信号のタイミングにしたがって送 信される。 通信ネットワーク応用のような高速で信頼性の高いデータ通信が要求される通 信システムにおいて、冗長な通信リソースがしばしば設けられる。たとえば、シ ステムアーキテクチャは、１個の駆動装置が故障した場合、受信機装置とのデー タ通信を継続的に行うために別の駆動装置が通信ラインにスイッチされるように 、直列駆動装置に“１プラス１”冗長方式を適用してもよい。 高速で冗長な通信リソースを使用する無線通信システムの一例は、本出願人に 譲渡され、ここにおいて参考文献とされている1995年8月9日出願の米国特許出願 第08/513,306号明細書（”METHOD AND APPARATUS FOR PROVIDING A RELIABLE PA CKET SWITCHED INTERCONNECTION SYSTEM,”）に記載されている。この米国特許 出願において、ＩＳＤＮスイッチを介して公衆電話交換網（ＰＳＴＮ）と通信 しているセルラーベースステーションを含む冗長なパケットスイッチングアーキ テクチャが記載されている。ハードウェアの冗長性は、セルラーベースステーシ ョンをＰＳＴＮにインターフェースするネットワークインターフェースリソース の間において与えられる。 たとえば、図１の無線通信システム100を検討する。図１には、ベースステー ション制御装置サブシステム（ＢＳＣ）114と通信しているベースステーション トランシーバサブシステム（ＢＴＳ）102が示されている。順方向リンクにおい てＢＳＣ分配および統合(Consolidation)サブシステム（ＢＳＣ ＤＩＳＣＯ）1 18は、ＢＴＳ102にさらに送信するために種々のソース（示されていない）から ＢＳＣネットワークインターフェース装置（ＢＳＣ ＮＩＥ）116に音声信号お よびその他のデータを送る。ＢＳＣ ＮＩＥ116は、Ｔ１ライン112によって音声 信号およびデータならびにクロック信号をＢＴＳネットワークインターフェース 装置（ＮＩＥ）110に送る。ＮＩＥ110および116はそれぞれ、逆（インバース） マルチプレクサ（ＩＭＵＸ）、チャンネルサービス装置（ＣＳＵ）またはその他 の従来のタイプのインターフェースであってもよく、Ｔ１フォーマットとベース ステーション通信ネットワーク（ＢＣＮ）フォーマットとの間で変換を行う。Ｂ ＴＳ ＮＩＥ110は、ＢＴＳ ＤＩＳＣＯ104に存在するＮ個のベースステーショ ン通信ネットワークインターフェースカード（ＢＣＮＩＣ）106Ａ乃至106Ｎの少 なくとも１つにライン108によってデータを送る。その後、ＢＴＳ ＤＩＳＣＯ1 04は、入来したデータを適当なＢＴＳ102のリソース（示されていない）に送り 、それからこのＢＴＳ102のリソースがそのデータを１以上の移動ステーション （ＭＳ）101に送信する。ＭＳからＢＳＣへの逆方向リンクは、逆方向の通路を たどる。ＢＳＣ ＤＩＳＣＯ118およびＢＴＳ ＤＩＳＣＯ104は特性および構造 が同じであり、それらは上述の米国特許出願第08/513,306号明細書に詳細に記載 されている。ＢＳＣ ＤＩＳＣＯ118はまた本発明を使用して、別のＢＳＣの装 置（示されていない）と通信する。 図１を参照すると、１：Ｎ程度のハードウェアの冗長性がＢＣＮＩＣ106Ａ乃 至106Ｎに対して与えられてもよい。ＢＣＮＩＣの１つ、たとえばＢＣＮＩＣ106 Ａが故障した場合、冗長なＢＣＮＩＣ106Ｎは自動的にスイッチされて、故障 した装置と置換する。さらにＢＣＮＩＣ106Ａ乃至106Ｎは、上述の米国特許出願 第08/513,306号明細書に記載されているように破滅的な故障を阻止しようとして 、“オフライン”で一時に１つづつ採取して、診断および機能テストを行う制御 装置105により順次テストされる。各ＢＣＮＩＣ106Ａ乃至106Ｎがオフラインテ ストを終えると、それはサービス状態に戻され、次のＢＣＮＩＣ106Ａ乃至106Ｎ がサービス状態から移動されてテストされる。制御装置105によるこの循環的な 順次テスト制御装置はしばしば“ローヴィング(roving)テスト”と呼ばれ、破滅 的な故障の確率を桁単位で１桁減少させる。したがって、ＢＣＮＩＣ106Ａ乃至1 06Ｎが、保守（すなわち“ローヴィング”）のためにおよび実際に故障した際に もサービス状態に切換え、およびこの状態から切換えられる２つの方法が存在す る。 これらの冗長な通信リソース間でスイッチングが行われた場合、データの損失 または劣化を回避することが望ましいことは明らかである。それは、そのデータ は復元不可能であるかも知れず、いずれの場合でも、エラーを発見し、おそらく リセットした後に、ＢＴＳ ＮＩＥ100をＢＳＣ ＮＩＥ116と再同期させるには 膨大な時間がかかるためである。１０Ｍｂ／秒程度の非常に高いデータ速度にお いて、冗長なデータソース間のエラーのないスイッチングの問題は、“オフライ ン”データソースを“オンライン”状態にするために必要なスイッチング時間が 制限されているために悪化する。換言すると、高いデータ速度において単一クロ ックパルス内で高い信頼性により自動的に１つのＢＣＮＩＣ106Ａを“オフライ ン”でスイッチし、かつ置換ＢＣＮＩＣ106Ｎを“オンライン”でスイッチする ことは不可能かもしれない。 たとえば、１０Ｍｂ／秒の例示的なデータ速度におけるＢＴＳ ＮＩＥ110に 対するＢＣＮＩＣ106Ａのデータのクロックイン／クロックアウトを検討する。 この速度において、そのクロック期間は１００ｎ秒であり、これは、１つのクロ ックパルスがわずか５０ｎ秒に対して“高”または“低”のいずれかであること を意味する。クロックジッタ、クロックスキューおよびクロック駆動装置間のロ ットによる成分変動の現実を考慮に入れた場合、クロックパルスは完全には方形 とならず、持続期間がわずか３０ｎ秒または４０ｎ秒になる可能性がある。デー タを失うことなく２個の冗長なカード間で信頼性の高いスイッチを行うために、 “オフライン”ＢＣＮＩＣ106Ｎは、適切なクロックエッジを検出して、そのデ ータ駆動装置をオンに切換えることが必要になり、一方“オンライン”ＢＣＮＩ Ｃ106Ａは同じクロックエッジを適切に検出し、その後“オフライン”ＢＣＮＩ Ｃ106Ｎがそのデータ駆動装置をオンにした後で、その駆動装置をオフにするこ とが必要になる。このスイッチング方式は、しばしば“開放前の閉成”と呼ばれ る。これらの事象の全てが適切に発生したとは限らない確率は高く、その場合、 ＢＣＮＩＣ106Ａおよび106Ｎの両者はこの同じ期間中にデータを追い出す(drive out)ことができ、単一のクロックパルス以上、おそらく５０ｎ秒以上持続する ことのできる競合を発生させ、データ中にエラーを生じさせる。その代りとして 、実効的な“開放前の閉成”スイッチを発生させる故障は、結果的に、ＢＣＮＩ Ｃ106Ａも106Ｎもどちらもデータまたはクロック信号を駆動していない期間を生 じさせることができる。したがって、冗長な高速データソース間において信頼性 の高いスイッチングを行う方法およびシステムが必要とされる。 Ｔ１ライン112を介したＢＳＣ ＮＩＥ116とＢＴＳ ＮＩＥ110との間の通常 のネットワークインターフェースにおいて、ＢＳＣ ＮＩＥ114はデータの同期 通信用のネットワーク基準クロック信号を供給する。ＢＴＳ ＮＩＥ110は、ネ ットワーク基準クロック、内部発振器（示されていない）、またはおそらくＧＰ Ｓ受信機（示されていない）のような別個の安定した時間基準から局部送信クロ ック信号を導出してもよい。ＢＴＳ ＮＩＥ110はＢＣＮＩＣ106Ａ乃至106Ｎに 局部送信クロックを提供する。局部送信クロック信号に応答して、データはＢＣ ＮＩＣ106Ａ乃至106Ｎからクロックアウトされ、ＢＴＳ ＮＩＥ110中にクロッ クされる。ＢＳＣ ＮＩＥ116によって供給されたネットワーク基準クロック信 号に応答して、データはＢＴＳ ＮＩＥ110からＴ１ライン112を介してＢＳＣ11 4にクロックアウトされ、さらにその目的地アドレスに送られる。工業規格に基 づいて、ＢＳＣ ＮＩＥ116とＢＴＳ ＮＩＥ110との間におけるＴ１ライン上で クロックアウトされたデータはフレームにパケット化され、各フレーム中の１９ ３番目のビットがオーバーヘッドシグナリングのために、あるいは同期に利用す るために確保される。この１９３番目のビット中にはＢＳＣ ＮＩＥ 116から順方向リンク上を供給されるユーザデータがないため、ＢＴＳ ＮＩＥ1 10は一般に、１９３番目のネットワーク基準クロック信号に応答して逆方向リン クでＢＳＣ ＮＩＥ116にユーザデータを供給せず、したがってＢＴＳ ＮＩＥ1 10は一般に、ＢＣＮＩＣ106Ａ乃至106Ｎによる使用のために局部送信クロック信 号を生成した際に、１９３番目のネットワーク基準クロック信号を複製しない。 １９３番目のネットワーク基準クロック信号と局部送信クロック信号との間にあ る遅延が存在する可能性があることに留意すべきである。 ＢＴＳ ＮＩＥ110において、ケーブル長遅延（１フィート当たり１．５ｎ秒 程度かもしれない）、ＢＳＣ114のスイッチング装置やＢＴＳ102の装置内の内部 遅延、およびクロック許容誤差のような事象によって発生するこのネットワーク クロック信号中の不確実さを考慮するために直列データ路にＦＩＦＯ（図１には 示されていない）を設けてデータをバッファすることは通常の設計事項である。 このようなＦＩＦＯはまた、ＢＣＮＩＣ106Ａ乃至106Ｎのような冗長なデータソ ース間でスイッチングまたは“ローヴィング”を行う場合に必要とされる“安全 性のマージン(margin)”を与えるのに有効である。このようなＦＩＦＯによって 提供される“安全性のマージン”は、その深さ(depth)に比例する。ＦＩＦＯが 深くなると、それだけ多量のデータが記憶できるようになり、したがってＮＩＥ 110によりＴ１ライン112上にクロックアウトされるより速くＢＣＮＩＣ106Ａ乃 至106Ｎによってデータがそれにクロックされた場合、オーバフローするのに要 する時間がそれだけ一層長くなる。しかしながら、一般的に、より深いＦＩＦＯ は浅いものよりコストがかかる。さらに、ＦＩＦＯがどれ程深いかにかかわらず 、ＢＣＮＩＣ106Ａ乃至106Ｎがネットワークからのいくつかのクロックパルスを ミスした場合、依然データエラーを防止することはできず、したがってデータを 送ることができない。いずれの場合も、アンダーフローまたはオーバフローは、 一般にＮＩＥ110のリセットおよび付随する再同期化時間が生じることになる。 完全なシステムにおいて、ＮＩＥ110におけるＦＩＦＯは、全容量の半分が残 る。さらに、その完全なシステムにおいて、冗長なデータソース間のスイッチン グは、データ中にエラーまたはギャップを生ぜずに瞬間的に発生する。しかしな がら、上述の不確実さにより、および高速データ通信の必要性のために、データ エラーを導入せずに高い信頼性により冗長なデータソース間をスイッチすること のできる信頼性の高い高速データシステムが明らかに必要とされている。 発明の概要 本発明の目的は、基準クロック信号を有するデータを同期的に通信するシステ ムおよび方法を提供することである。 １つの特徴において、本発明は、基準クロック信号を有するデータをネットワ ークに同期的に通信するシステムを提供し、このシステムは、データ接続部およ びクロック接続部にそれぞれ結合され、前記データ接続部でデータ信号を、およ び前記クロック接続部で送信クロック信号をそれぞれ送信する第１および第２の データソースと、前記データ接続部および前記クロック接続部ならびに前記ネッ トワークに結合されており、前記送信クロック信号に応答して前記データ信号を 受信し、かつ前記基準クロック信号に応答して前記ネットワークに前記データ信 号を供給し、また状態表示信号を生成するＦＩＦＯと、前記ネットワークと前記 ＦＩＦＯと前記第１および第２のデータソースとに結合され、前記基準クロック 信号および前記状態表示信号に応答して前記送信クロック信号を生成する局部ク ロック発生器とを含んでいる。 別の特徴において、本発明は、基準クロック信号を有するデータをネットワー クに同期的に通信する方法を提供し、この方法は、データ接続部でデータ信号を 送信し、クロック接続部で送信クロック信号を送信し、前記送信クロック信号に 応答してＦＩＦＯにおいて前記データ信号を受信し、前記基準クロック信号に応 答して前記ＦＩＦＯから前記ネットワークに前記データ信号を供給し、前記ＦＩ ＦＯにおいて状態表示信号を生成し、前記基準クロック信号および前記状態表示 信号に応答して前記送信クロック信号を生成する。 さらに別の特徴において、本発明は、デバイスとネットワークとの間でデータ を転送するためにそれらを接続する装置を提供し、この装置は、デバイスとネッ トワークとの間で転送を行うためにデータをフォーマット化する第１および第２ のフォーマッティング回路と、クロッキング信号を生成するクロック発生器とを 含み、そのクロッキング信号に対するフォーマッティング回路が各転送クロッキ ング信号を生成し、また転送クロッキング信号およびネットワーククロッキング 信号に応答してフォーマッティング回路とネットワークとの間においてデータを バッファするデータバッファと、デバイスとネットワークとの間におけるデータ の転送時に使用されるための第１および第２のフォーマッティング回路の一方の 選択を制御する制御装置とを含み、第１および第２のフォーマッティング回路は 、制御装置が第１および第２のフォーマッティング回路を選択する時間期間中は 転送クロッキング信号の生成を保留するように構成されている。 本発明を使用するシステムは、データ接続部およびクロック接続部にそれぞれ 結合されており、データ接続部でデータ信号を、またクロック接続部で送信クロ ック信号をそれぞれ送信する第１および第２のデータソースを含んでいてもよい 。データ信号およびクロック信号は、送信クロック信号に応答してＮＩＥに存在 するＦＩＦＯ中にクロックされる。ＦＩＦＯは、基準クロック信号に応答してネ ットワークにデータ信号を供給する。ＦＩＦＯは、それが全容量に対してどの程 度かを示す状態表示信号を生成し、この状態表示信号を局部クロック発生器に供 給し、この局部クロック発生器が基準クロック信号に応答して送信クロック信号 を生成する。さらにシステムは、第１および第２のデータソース間をスイッチす る制御装置を含んでいる。 本発明を使用するシステムにおいて、第１および第２の各データソースは、第 １および第２のデータソース間のスイッチングが為されているときに基準クロッ ク信号の単一の持続期間より長く送信クロック信号を予め定められた論理レベル に保持する。さらに、第１および第２の各データソースは、第１および第２のデ ータソース間のスイッチングが為されているときに基準クロック信号の単一の持 続期間より長くデータ信号を予め定められた論理レベルに保持する。クロックお よびデータ信号のこの“ギャップ”により、第１および第２のデータソースが、 データまたはクロック信号を破壊せずに高速でシームレスな“開放前の閉成”ス イッチを行うことを可能にする。好ましい実施形態において、第１および第２の 各データソースは、同期フラグで画定されたデータフレームを有する予め定めら れたデータフォーマットにデータ信号をフォーマットするプロセッサを含み、シ ステムはこの同期フラグの１持続期間中だけ第１および第２のデータソース間を スイッチする。 スイッチングを繰り返すことにより発生する可能性のあるＦＩＦＯのアンダー フローを克服するために、ＦＩＦＯは状態表示信号を生成する。局部クロック発 生器は、この状態表示信号に応答して送信クロック信号の平均速度を変化させる 。特に、局部クロック発生器は、前記ＦＩＦＯが予め定められた数より少ないデ ータビットを含む場合に、前記送信クロック信号の平均速度を増加させ、前記Ｆ ＩＦＯが予め定められた数より多くのデータビットを含む場合には、送信クロッ ク信号の平均速度を減少させるか、または一定に維持する。好ましい実施形態に おいて、予め定められた数のデータビットは、前記ＦＩＦＯのデータビット容量 のほぼ１／２である。したがって、本発明は、“ギャップが生じた”クロックパ ルスを補償し、外部ネットワーク基準クロック信号に“追いつき(catch up)”、 ＦＩＦＯの全容量の半分を維持することができる。 局部クロック発生器は、少なくとも２つの形態で実施することができる。第１ の実施形態において、局部クロック発生器は論理回路を含み、この論理回路は、 基準クロック信号を受信するためのネットワークに結合された第１の入力と、状 態表示信号を受信するためのＦＩＦＯに結合された第２の入力と、第１および第 ２のデータソースに送信クロック信号を供給するための出力とを有している。こ の論理回路は、ＦＩＦＯが予め定められた数より多くのビットを含んでいる場合 は、前記基準クロック信号のパルスをＮ個に１つ抑制し、またＦＩＦＯが予め定 められた数より少ないビットを含んでいる場合には、基準クロック信号パルスを 全く抑制しない。例示的なＴ１システムにおいて、Ｎは１９３に等しい。したが って、Ｔ１フォーマットのシグナリングまたはオーバーヘッドビットに対応する １９３番目の基準クロック信号パルスは、ＦＩＦＯが全容量の半分より小さい場 合は抑制されない。これは、送信クロック信号の平均速度を１９３／１９２だけ 増加させ、ＦＩＦＯへのデータ速度がＦＩＦＯからのデータ速度に追いつくこと を可能にし、それによってそれを全容量の半分に維持する。 第２の実施形態において、局部クロック発生器は電圧制御発振器（ＶＣＯ）回 路を含んでおり、この電圧制御発振器（ＶＣＯ）回路は基準クロック信号を受信 するためのネットワークに結合された第１の入力と、状態表示信号を受信するた めのＦＩＦＯに結合された第２の入力と、第１および第２のデータソースに送信 クロック信号を供給するための出力とを有している。この第２の実施形態におい て、ＶＣＯ回路は、状態表示信号の電圧レベルに応答して送信クロック信号の周 波数を変化させ、ＦＩＦＯが全容量の半分より小さい場合は送信クロック信号の 周波数を増加させ、また、ＦＩＦＯが全容量の半分より大きい場合には送信クロ ック信号の周波数を減少させるか、あるいはそれを一定に維持する。さらにこの 第２の実施形態は、状態表示信号を受信するためのＦＩＦＯに結合された入力と 、ＶＣＯ回路の第２の入力に結合され、それらの間に配置されている出力とを有 するループフィルタを含んでおり、このループフィルタが状態表示信号を濾波す る。 本発明はまた、システムの動作方法を提供し、それによってデータエラーを導 入せずに冗長なデータソース間を高い信頼性によりスイッチすることのできる信 頼性の高い高速データシステムを提供する。 図面の簡単な説明 本発明の特徴、目的および利点は、以下の本発明の一実施形態の詳細な説明お よび図面からさらに明らかになるであろう。なお、図面において、同じ参照符号 は対応したものを示している。 図１は、本発明により使用されるのに適した通信システムの高レベルのブロッ ク図である。 図２は、本発明のシステムのブロック図である。 図３は、本発明の選択されたデータおよびクロック信号の時間にわたるタイミ ング図であり、本発明のシームレスなスイッチングを示している。 図４は、本発明の局部クロック発生器の第１の実施形態のブロック図である。 図５は、本発明の局部クロック発生器の第２の実施形態のブロック図である。 図６は、本発明の選択されたデータおよびクロック信号の時間にわたるタイミ ンク図であり、本発明のギャップ再生方式を示している。 好ましい実施形態の詳細な説明 図２を参照すると、１以上のベースステーション通信ネットワークインターフ ェースカード（ＢＣＮＩＣ）106Ａおよび106Ｂと、ＩＭＵＸまたはＣ／ＤＳＵの ようなＢＴＳネットワークインターフェース素子（ＮＩＥ）110とを含む本発 明の一実施形態のブロック図が示されている。上述のように、ネットワーク基準 クロック信号は、技術的によく知られているＴ１ラインフォーマットプロトコル にしたがってＢＳＣ ＮＩＥ116によってＴ１ラインで供給される。このネット ワーク基準クロック信号は、ＢＴＳ ＮＩＥ110に入力され、ここでそれがＦＩ ＦＯ226および局部クロック発生器228の両者の基準クロック入力ＲＥＦＣＬＫに 送られる。Ｔ１フォーマットでは、クロックおよびデータ信号の両者は単一の対 で送信されることに留意すべきである。したがって、ＦＩＦＯ226および局部ク ロック発生器228の基準クロック入力ＲＥＦＣＬＫに供給されたネットワーク基 準クロック信号は、一般に結合されたデータ／クロック信号からクロック抽出装 置（示されていない）によって抽出される。しかしながら、ネットワーク基準ク ロック信号のフォーマットは変化させられる可能性があるため、図２，４および ５はクロック抽出装置なしに示されている。 少なくともネットワーク基準クロック信号に応答して、局部クロック発生器22 8は局部送信クロック信号ＴＸＣＩを生成し、この信号がＢＣＮＩＣ106Ａおよび ＢＣＮＩＣ106Ｂの両者に各クロックバッファ204および212を通って供給される 。別の実施形態では、局部クロック発生器は、それ自身の内部発振器（示されて いない）から、あるいはＧＰＳ受信器（示されていない）のような別の安定した クロック基準から基準クロック信号を獲得してもよいことにも留意すべきである 。さらに、局部クロック発生器はまた、種々クロック基準の間の切換えを行うた めの多重化スイッチを含んでいてもよい。しかしながら、基準クロック信号のソ ースは本発明の技術的範囲を逸脱することなく変化されてもよいため、図２，４ および５は多重化スイッチ、またはＧＰＳ受信器、あるいはその他代わりの基準 クロック信号なしで示されている。 好ましい実施形態において、ＢＣＮＩＣ106Ａおよび106Ｂは同一のリソースで あり、ＢＣＮＩＣ106Ｎの残りのものによりＮ＋１個の冗長性である。ＴＸＣＩ クロック信号に応答して、データ信号ＴＤＸ−Ａは、ＢＣＮＩＣ106ＡのＦＩＲ Ｍ218からクロックされる。同様に、ＴＸＣＩクロック信号に応答して、データ 信号ＴＸＤ−ＢはＢＣＮＩＣ106ＢのＦＩＲＭ220からクロックされる。図２に示 されている全てのバッファは、図示を簡単かつ明瞭にするためにシングルエ ンドの装置として示されているが、それらは差動ＲＳ−４２２駆動装置等であっ てもよいことに留意すべきである。 好ましい実施形態において、ＦＩＲＭ218および220は、ＢＴＳ102からのデー タ信号を高レベルのデータリンク通信（ＨＤＬＣ）フォーマットにフォーマット 化するプロセッサＡＳＩＣである。ＦＩＲＭ218および220はデータをＨＤＬＣデ ータフレームにフォーマットし、これらのフレームは、特有のパターンからなる 少なくとも１つのＨＤＬＣ同期フラグによって分離される。たとえば、好ましい 実施形態において、ＨＤＬＣ同期フラグの特有のパターンは、“０１１１１１１ ０”である。ＨＤＬＣフォーマットにされたデータ信号ＴＸＤ−ＡおよびＴＸＤ −Ｂは、それらの各出力エネーブル信号ＴＸＯＥ−ＡおよびＴＸＯＥ−Ｂが高レ ベルのときに、ＦＩＲＭ218および220からデータバッファ206および214を通って データ接続部ＴＸＤにそれぞれクロックされたものである。同様に、ＴＸＣＩか らそれぞれ導出された各クロック信号ＴＸＣ−ＡおよびＴＸＣ−Ｂは、それらの 各出力エネーブル信号ＴＸＯＥ−ＡおよびＴＸＯＥ−Ｂが高レベルのときに、Ｆ ＩＲＭ218および220からクロックバッファ208および216を通ってクロック接続部 ＴＸＣにそれぞれクロックされる。 データ接続部ＴＸＤ上のデータおよびクロック接続部ＴＸＣ上のクロック信号 はそれぞれ、バッファ222および224を通ってＢＴＳ ＮＩＥ110に入力されて、 ＦＩＦＯ226に供給される。このＦＩＦＯ226は、そのデータ入力ポートＩＮＤＡ ＴＡを通ってその書込みポインタに入来したデータを、クロック接続部ＴＸＣで 供給された局部送信クロック信号と合わせてクロックインする。ＦＩＦＯ226は 、その読出しポインタからそのデータ出力ポートＯＵＴＤＡＴＡを通ってデータ を、その基準クロックポートＲＥＦＣＬＫに供給されたネットワーク基準クロッ ク信号と合わせてクロックアウトする。このように、ＦＩＦＯは、以下詳細に説 明するように、互いに同期されてもよいし、あるいは同期されてなくてもよい別 個のクロック信号にしたがってデータをクロックインおよびクロックアウトする 。 上述の米国特許出願第08/513,306号明細書に記載されているようにＢＣＮＩＣ 106Ａの故障中あるいは経路設定メインテナンス“ローヴィング”中の場合のよ うに、データソースとしてのＢＣＮＩＣ106ＡとデータソースとしてのＢＣＮＩ Ｃ106Ｂとの間でスイッチングを行った場合、制御装置105は、制御ラインＣＯＮ ＴＲＯＬ−ＡおよびＣＯＮＴＲＯＬ−Ｂをそれぞれ介してＦＩＲＭ218および220 に命令し、それらに図３のタイミング図にしたがった切換えを実行させる。その 後、ＦＩＲＭ218および220は、制御ライン232を介して調整することによって切 替えを実行する。 図３は、２個の冗長なＢＣＮＩＣ106Ａおよび106Ｂの間でスイッチングを行っ たときの図２のシステムのタイミング方式を示す。図２における関係のあるクロ ックおよびデータ信号名が左側の軸に沿って時間の関数として示されている。図 ３に示されている例において、システムは、時間シーケンスの始めが“オンライ ン”であるＢＣＮＩＣ106Ａと、時間シーケンスの始めが“オフライン”である ＢＣＮＩＣ106Ｂとの間でスイッチングしている。このグラフの左端における時 間シーケンスの始めにおいて、ＢＣＮＩＣ106Ａのクロック信号ＴＸＣ−Ａは、 ＴＸＣＩから導出されており、その位相はＴＸＣＩからほぼ１８０°ずれている 。ＢＣＮＩＣ106Ａのデータ信号ＴＸＤ−Ａは低く、ＢＣＮＩＣ106Ａの出力エネ ーブルＴＸＯＥ−Ａは高い。したがって、グラフ時間の始めにおいて、ＢＣＮＩ Ｃ106Ａはデータ接続部ＴＸＤ上にデータを、またクロック接続部ＴＸＣ上にク ロックパルスをクロックアウトしている。ＢＣＮＩＣ106Ｂの出力エネーブルＴ ＸＯＥ−Ｂは低く、したがって、それはデータ接続部ＴＸＤまたはクロック接続 部ＴＸＣ上にデータまたはクロック信号を出力していない。 この例において、時間Ｔ１は、第１のＨＤＬＣ同期フラグの終わりと、第２の ＨＤＬＣ同期フラグの始まりとを示している。時間Ｔ２において、ＦＩＲＭ218 は、ＴＸＣ−Ａを高レベルにロックし、それによってデータＴＸＤ−Ａの現在の 状態を（ＨＤＬＣ同期フラグの第１の“１”で）高レベルに凍結して、接続部Ｔ ＸＣおよびＴＸＤの両方を高レベルに保持することによって“開放前の閉成”ス イッチングプロセスを開始する。その少し後の時間Ｔ３において、前の“オフラ イン”ＢＣＮＩＣ106ＢのＦＩＲＭ220は、ＴＸＯＥ−Ｂを高レベルにエネーブル し、クロック信号ＴＸＣ−Ｂおよびデータ信号ＴＸＤ−Ｂの両方を高レベルに保 持し、それによって両接続部ＴＸＣおよびＴＸＤ上にすでに存在する信号レベ ルを一致させる。このようにして、時間Ｔ3から時間Ｔ4まで、ＢＣＮＩＣ106Ａ およびＢＣＮＩＣ106Ｂの両方は、クロックおよびデータ接続部ＴＸＣおよびＴ ＸＤを高レベルに保持している。 時間Ｔ4において、ＦＩＲＭ218は、その出力エネーブルＴＸＯＥ−Ａを低下さ せ、それによってデータ接続部ＴＸＤおよびクロック接続部ＴＸＣの両者の制御 を解除し、“オフライン”になる。その少し後の時間Ｔ5において、ＦＩＲＭ220 はクロック信号ＴＸＣ−Ｂを高レベルに保持することを停止し、データ信号ＴＸ Ｄ−Ｂをデータ接続部ＴＸＤ上にクロックアウトし始める。図３の例示的な実施 形態では、ＴＸＤ−Ｂ上に、したがって接続部ＴＸＤ上にクロックアウトされて いるデータは、以前に時間Ｔ1で“オンライン”ＢＣＮＩＣ106Ａにより始められ た第２のＨＤＬＺ同期フラグの残りの部分であることに留意されたい。時間Ｔ6 において、第２のＨＤＬＺ同期フラグが終了し、第３のＨＤＬＺ同期フラグまた は通常のＨＤＬＺデータフレームが始まる。このようにして、冗長なデータソー ス間の信頼性の高い“開放前の閉成”スイッチを確実にするのに十分に長い“ギ ャップ”をクロックおよびデータ信号に与えることによってエラーのないスイッ チング方法が実施される。さらに、切替え中、ＴＸＣおよびＴＸＤの両者は高レ ベルに保持されているため、それらは未知のレベルで“浮遊”して、おそらくデ ータエラーを発生させることを防止されている。また、“開放前の閉成”スイッ チング中に、データ接続部ＴＸＤおよびクロック接続部ＴＸＣの両者は、接続部 が“浮遊”していない限り、高レベルではなく低レベルに保持されることが可能 であった。 好ましい実施形態において、データおよびクロック信号における“ギャップ” の持続期間（すなわち、スイッチングのために、それらが高レベルに保持されて いる時間量）は、最も信頼できるスイッチを行うためには局部送信クロック信号 ＴＸＣＩのわずか６サイクルを越えてはならないことに留意すべきである。さら に、このスイッチは図３に示されている例示的なタイミング方式においてＨＤＬ Ｃ同期フラグの始まりを検出した“オンライン”ＢＣＮＩＣ106Ａによってトリ ガーされるが、この方法は他の任意の時間で発生してもよいことに留意しなけれ ばならない。さらに、本発明は、データの特定のフォーマッティングに依存しな い。本発明は、実際のユーザデータの送信中を含むフレーム境界部以外の任意の 時間に信頼性の高い“開放前の閉成”スイッチを実行するために使用可能である 。しかしながら、好ましい実施形態では、ＨＤＬＣ同期フラグが使用されている 。 本発明が動作しているシステムの同期的な特性を思い出すと、冗長なＢＣＮＩ Ｃ間をシームレスにローヴするために上述の方法を使用する１つの影響が補正さ れなければならない。上述したように、クロック接続部ＴＸＣ上のクロック信号 は、データ接続部ＴＸＤからＦＩＦＯ226の書込みポインタにデータをクロック する。したがって、スイッチング中のクロック信号において“ギャップ”が存在 し、一方ＴＸＣが高い論理レベルに保持されているとき、データはＦＩＦＯ226 にクロックされていない。しかしながら、ＢＳＣ114からのネットワーク基準ク ロック信号は、ＦＩＦＯ226からＴ１ライン112上に連続的にクロックアウトする 。明らかに、ＦＩＦＯ226の深さに比例するある時間期間の後、それはアンダー フローし、リセット時に望ましくないデータエラーおよび再同期化遅延を生じさ せる。シームレスなスイッチング“ギャップ”のために生じるこのアンダーフロ ーを阻止するために、本発明はまた、クロック信号ＴＸＣＩを調節して、ＦＩＦ Ｏ226からクロックされたデータの平均データ速度とＦＩＦＯ226中にクロックさ れたデータの平均データ速度を等しくする方法およびシステムを提供する。 図４は、クロック信号調節システムの第１の実施形態を示す。図４において、 局部クロック発生器228はアンドゲート402を含んでいる。このアンドゲート402 は、ＢＳＣ ＮＩＥ116によって供給されたネットワーク基準クロック信号を受 信するための基準クロックポートＲＥＦＣＬＫに結合された第１の入力と、ＦＩ ＦＯ226の状態を示す論理レベルを受信するための調節ポートＡＤＪＵＳＴに結 合された第２の入力とを含んでいる。特に、ＦＩＦＯ226は、ＦＩＦＯが全容量 の半分（ハーフフル）より小さい場合に高レベルになる状態ポート“＜ＨＡＬＦ ＦＵＬＬ”を有している。たとえば、１Ｋ×１のＦＩＦＯにおいて、ＦＩＦＯ が５１２ビットより小さいデータを記憶された場合、“＜ＨＡＬＦ ＦＵＬＬ” 信号が高レベルになる。状態表示信号はまたその逆の“＞ＨＡＬＦ ＦＵＬＬ” 、すなわち“ＦＩＦＯ＞または＜全容量２５６ビット”のようなＦＩＦＯにおけ る絶対ビット数に基づいたものを含む全容量レベルや、あるいは“ＦＩＦＯ＞ま た は＜全容量の２／３”のような異なる相対全容量レベルの別のある尺度であるこ とに留意すべきである。ここに記載されているステップを実行する別の任意のシ ーケンスまたは組合せ論理回路または状態マシンによりアンドゲート402を置換 することが簡単な設計事項であることにも留意すべきである。しかしながら、説 明を簡単かつ明瞭にするために、局部クロック発生器228の論理回路は、図４に おいてアンドゲート402を含むものとして示されている。 このシステムは、ＦＩＦＯ226がＴ１フレーミングフォーマットの特有の性質 を利用することによって外部ネットワーク要求に“追いつく（キャッチアップ） ”ことを可能にする。上述のように、通常のＮＩＥは、１９３番目のビットごと にＢＴＳ ＤＩＳＣＯ104に対するネットワーク基準クロック信号を複製しない 。それは、Ｔ１フレーミングフォーマットが特に、１９３番目のビットをオーバ ーヘッドシグナリングまたは同期化に利用するために確保しているためである。 しかしながら、局部クロック発生器228の動作によってＢＴＳ ＮＩＥ110は、Ｆ ＩＦＯ226が全容量の半分より小さい場合、１９３番目のクロックパルスを含む 全てのネットワーク基準クロック信号パルスを故意に複製する。このようにして 、局部クロック信号ＴＸＣＬの平均速度は、ＦＩＦＯが全容量の半分より小さい 限り、ネットワーク基準クロック信号に関して１９３／１９２の係数で増加され る。これによって、ＦＩＦＯ226の入力ＩＮＤＡＴＡにおける平均データ速度が 、図３を参照して上述されたシームレススイッチング方法を実行した場合に、Ｆ ＩＦＯ226の出力ＯＵＴＤＡＴＡにおける平均データ速度に“追いつく”ことが 可能になる。 図５は、クロック信号調節システムの第２の実施形態を示す。図５において、 局部クロック発生器228は、ループフィルタ402および電圧制御発振器（ＶＣＯ） 回路404を含んでいる。ループフィルタ402は、ＦＩＦＯ226から“＜ＨＡＬＦ ＦＵＬＬ”信号を受信するためのＡＤＪＵＳＴポートに結合された入力を有して いる。この第２の実施形態において、この“＜ＨＡＬＦ ＦＵＬＬ”信号は、図 ４の第１の実施形態と同じように動作する。すなわち、ＦＩＦＯ226が全容量の 半分より小さいときに、その論理レベルが高レベルになる。ループフィルタ402 は、ＦＩＦＯ226によって供給された“＜ＨＡＬＦ ＦＵＬＬ”信号に関して ローパスフィルタ処理または積分動作を実行し、結果的に得られた滑らかな信号 を制御電圧としてＶＣＯ回路404に与える。このＶＣＯ回路404は少なくともＶＣ Ｏを含んでおり、このＶＣＯはループフィルタ402によって供給された制御電圧 に応答する。ＶＣＯ回路404はまた必要とされる制御電圧をスケール(scale)し、 かつＯＵＴＣＬＫからの出力ＴＸＣＩが適当な方形波であることを確実にするた めの技術的に知られている別の素子を含んでいてもよい。 ＦＩＦＯ226が全容量の半分より小さく、“＜ＨＡＬＦ ＦＵＬＬ”信号が高 レベルになったとき、ループフィルタ402は増加された制御電圧をＶＣＯ回路404 に供給する。制御電圧の増加に比例して応答して、ＶＣＯ回路404はその局部送 信クロック信号出力ＴＸＣＩの周波数を増加し、その結果、データ接続部ＴＸＤ からＦＩＦＯ226にクロックされたデータの平均速度を増加させる。このように して、ＦＩＦＯからＢＣＮＩＣ106Ａおよび106Ｂへのクロックフィードバックル ープは、ＦＩＦＯ226がアンダーフローすることを阻止する。反対に、ＦＩＦＯ2 26が全容量の半分より小さくなく、かつ“＜ＨＡＬＦ ＦＵＬＬ”信号が低にな った場合、ループフィルタ402は、減少した電圧をＶＣＯ回路404に供給する。制 御電圧の減少に比例して応答して、ＶＣＯ回路404は、その局部送信クロック信 号出力ＴＸＣＩの周波数を減少し、その結果、データ接続部ＴＸＤからＦＩＦＯ 226中にクロックされているデータの平均速度を減少させる。このようにして、 ＦＩＦＯからＢＣＮＩＣ106Ａおよび106Ｂへのクロックフィードバックループは 、ＦＩＦＯ226がオーバフローすることを阻止する。両方の場合において、デー タのＦＩＦＯ226への平均速度は、ＦＩＦＯ226からのデータの平均速度と等しく される。 図６はタイミングシーケンスの概略図であり、ＦＩＦＯ226へのデータおよび クロック入力の“ギャップ”と、それに続くＦＩＦＯ226への平均入力データ速 度の増加とを示し、この増加によってＦＩＦＯのアンダーフローが回避される。 図３におけるように、タイミング図は、第１のＨＤＬＣ同期フラグの終了および 第２のＨＤＬＣ同期フラグの開始により時間Ｔ1で始まる。時間Ｔ2およびＴ3の 間では、クロック接続部ＴＸＣおよびＴＸＤが高レベルに保持され、上述のよう にＢＣＮＩＣ106ＡとＢＣＮＩＣ106Ｂとの間における“開放前の閉成”スイ ッチ中にクロックに“ギャップ”を与える。時間Ｔ3およびＴ4の間において、次 に始まるＢＣＮＩＣ106Ｂは、上述のように第２のＨＤＬＣ同期フラグの送信を 完了する。ＦＩＦＯ226中に入来したデータ中の“ギャップ”のために、その“ ＜ＨＡＬＦ ＦＵＬＬ”信号が時間Ｔ5までには高レベルになり、時間Ｔ7までこ の高レベル状態のままであり、平均クロック速度ＴＸＣＩを、したがってクロッ ク接続部ＴＸＣの平均速度を増加させて、ＦＩＦＯ226中へのデータの平均速度 を増加させる。時間Ｔ6において、第３のＨＤＬＣフラグが終了し、通常のＨＤ ＬＣフレームデータが始まる。ＴＸＣＩ、およびしたがってＴＸＣの増加したク ロック速度は、図６に示されているようにＨＤＬＣフレーム境界部と重複しても よいことに留意すべきである。 要約すると、本発明の上記の実施形態は、同期データ通信システムにおける２ 個のデータソース間のスイッチングを行う信頼性の高い方法およびシステムを提 供する。この実施形態は、データエラーを導入せずに冗長なデータソース間を高 い信頼性によりスイッチすることのできる信頼性の高い高速データシステムを提 供する。本発明は例示的な無線通信システムに関して記載されているが、その技 術は、構内ネットワーク、固定した通信システム、および多数のデータソースが 同じ送信接続部上にスイッチされる可能性のあるその他任意のシステムのような 別の用途に等価に適用可能であることが明らかである。逆に、本発明の技術はま た、データ受信に関して適用可能である。すなわち２個の冗長なデータ受信機間 のスイッチングに関して適用可能である。 好ましい実施形態の上記の説明は、当業者が本発明を製造または使用すること が可能にするものである。当業者は、これらの実施形態に対する種々の修正を容 易に理解するであろう。また、ここに限定されている一般的な原理は、発明力を 要することなく別の実施形態に適用されてもよい。したがって、本発明は、ここ に記載された実施形態に限定されるものではなく、ここに記載されている原理お よび新しい特徴と両立する広範囲の技術的範囲を与えられるものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．基準クロック信号を有するデータをネットワークに同期的に通信するシステ ムにおいて、 データ接続部およびクロック接続部にそれぞれ結合され、前記データ接続部で データ信号を、および前記クロック接続部で送信クロック信号をそれぞれ送信す る第１および第２のデータソースと、 前記データ接続部および前記クロック接続部ならびに前記ネットワークに結合 され、前記送信クロック信号に応答して前記データ信号を受信し、かつ前記基準 クロック信号に応答して前記ネットワークに前記データ信号を供給し、また状態 表示信号を生成するＦＩＦＯと、 前記ネットワークと前記ＦＩＦＯと前記第１および第２のデータソースとに結 合され、前記基準クロック信号および前記状態表示信号に応答して前記送信クロ ック信号を生成する局部クロック発生器とを具備していることを特徴とするシス テム。 ２．前記第１および第２のデータソース間においてスイッチングを行う制御装置 を含んでいる請求項１記載のシステム。 ３．前記第１および第２の各データソースは、前記第１および第２のデータソー ス間のスイッチングが為されているときに前記基準クロック信号の単一の持続期 間より長く前記送信クロック信号を予め定められた論理レベルに保持する請求項 ２記載のシステム。 ４．前記第１および第２の各データソースは、前記第１および第２のデータソー ス間のスイッチングが為されているときに基準クロック信号の単一の持続期間よ り長く前記データ信号を予め定められた論理レベルに保持する請求項３記載のシ ステム。 ５．前記第１および第２の各データソースは、同期フラグで定められたデータフ レームを有する前記予め定められたデータフォーマットに前記データ信号をフォ ーマット化するプロセッサを備えている請求項４記載のシステム。 ６．前記制御装置は、前記同期フラグの１持続期間中だけ第１および第２のデー タソース間をスイッチする請求項５記載のシステム。 ７．前記状態表示信号は、前記ＦＩＦＯの全容量レベルを示している請求項１乃 至６のいずれか１項記載のシステム。 ８．前記局部クロック発生器は、前記状態表示信号に応答して前記送信クロック 信号の平均速度を変化させる請求項７記載のシステム。 ９．前記局部クロック発生器は、前記ＦＩＦＯが予め定められた数より少ないデ ータビットを含む場合に、前記送信クロック信号の平均速度を増加させる請求項 ８記載のシステム。 １０．前記局部クロック発生器は、前記ＦＩＦＯが予め定められた数より多くの データビットを含む場合に、前記送信クロック信号の平均速度を減少させる請求 項９記載のシステム。 １１．前記予め定められた数のデータビットは、前記ＦＩＦＯのデータビット容 量のほぼ１／２である請求項１０記載のシステム。 １２．前記局部クロック発生器は論理回路を含んでおり、この論理回路は、前記 基準クロック信号を受信するための前記ネットワークに結合された第１の入力と 、前記状態表示信号を受信するための前記ＦＩＦＯに結合された第２の入力と、 前記第１および第２のデータソースに前記送信クロック信号を供給するための出 力とを有している請求項８記載のシステム。 １３．前記論理回路は、前記ＦＩＦＯが予め定められた数より多くのデータビッ トを含んでいる場合、前記基準クロック信号のパルスをＮ個に１つ抑制する請求 項１２記載のシステム。 １４．前記論理回路は、前記ＦＩＦＯが予め定められた数より少ないビットを含 んでいる場合に、前記基準クロック信号パルスを全く抑制しない請求項１３記載 のシステム。 １５．前記論理回路はアンドゲートを含んでいる請求項１４記載のシステム。 １６．前記局部クロック発生器は電圧制御発振器（ＶＣＯ）回路を含んでおり、 この電圧制御発振器回路は、前記状態表示信号を受信するために前記ＦＩＦＯに 結合された入力と、前記第１および第２のデータソースに前記送信クロック信号 を供給するための出力とを有している請求項８記載のシステム。 １７．前記電圧制御発振器回路は、前記状態表示信号の電圧レベルに応答して前 記送信クロック信号の周波数を変化させる請求項１６記載のシステム。 １８．さらに、前記状態表示信号を受信するための前記ＦＩＦＯに結合された入 力と、前記電圧制御発振器回路の前記入力に結合され、それらの間に配置されて いる出力とを有するループフィルタを含んでおり、このループフィルタが前記状 態表示信号を濾波する請求項１７記載のシステム。 １９．基準クロック信号を有するデータをネットワークに同期的に通信する方法 において、 データ接続部でデータ信号を送信し、 クロック接続部で送信クロック信号を送信し、 前記送信クロック信号に応答してＦＩＦＯにおいて前記データ信号を受信し、 前記基準クロック信号に応答して前記ＦＩＦＯから前記ネットワークに前記デ ータ信号を供給し、 前記ＦＩＦＯにおいて状態表示信号を生成し、 前記基準クロック信号および前記状態表示信号に応答して前記送信クロック信 号を生成するステップを含んでいることを特徴とする方法。 ２０．前記第１および第２のデータソース間のスイッチングを行うステップをさ らに含んでいる請求項１９記載の方法。 ２１．前記スイッチングステップ中、前記基準クロック信号の単一の持続期間よ り長く前記送信クロック信号を予め定められた論理レベルに保持するステップを さらに含んでいる請求項２０記載の方法。 ２２．前記スイッチングステップ中、前記基準クロック信号の単一の持続期間よ り長く前記データ信号を予め定められた論理レベルに保持するステップをさらに 含んでいる請求項２１記載の方法。 ２３．同期フラグで定められたデータフレームを有する予め定められたデータフ ォーマットに前記データ信号をフォーマットするステップをさらに含んでいる請 求項２２記載の方法。 ２４．前記スイッチングステップは、前記同期フラグの１持続期間中にだけ発生 する請求項２３記載の方法。 ２５．前記状態表示信号は、前記ＦＩＦＯの全容量レベルを示す請求項１９乃至 ２４のいずれか１記載の方法。 ２６．前記状態表示信号に応答して前記送信クロック信号の平均速度を変化させ るステップをさらに含んでいる請求項２５記載の方法。 ２７．前記変化させるステップは、前記ＦＩＦＯが予め定められた数より少ない データビットを含む場合に、前記送信クロック信号の平均速度を増加させる請求 項２６記載の方法。 ２８．さらに、前記変化させるステップは、前記ＦＩＦＯが予め定められた数よ り多くのデータビットを含む場合に、前記送信クロック信号の平均速度を減少さ せる請求項２７記載の方法。 ２９．予め定められた数のデータビットは、前記ＦＩＦＯのデータビット容量の ほぼ半分である請求項２８記載の方法。 ３０．前記ＦＩＦＯが予め定められた数より多くのデータビットを含んでいる場 合、前記基準クロック信号のパルスをＮ個に１つ抑制し、 前記ＦＩＦＯが予め定められた数より少ないビットを含んでいる場合に、前記 基準クロック信号パルスの抑制を阻止するステップをさらに含んでいる請求項２ ６記載の方法。 ３１．前記状態表示信号の電圧レベルに応答して前記送信クロック信号の周波数 を変化させるステップをさらに含んでいる請求項２６記載の方法。 ３２．前記状態表示信号を濾波するステップをさらに含んでいる請求項３１記載 の方法。 ３３．デバイスとネットワークとの間でデータを転送するためにそれらを接続す る装置において、 デバイスとネットワークとの間で転送を行うためにデータをフォーマット化す る第１および第２のフォーマッティング回路と、 クロッキング信号を生成するクロック発生器とを含んでおり、そのクロッキン グ信号に対するフォーマッティング回路が各転送クロッキング信号を生成し、 転送クロッキング信号およびネットワーククロッキング信号に応答してフォー マッティング回路とネットワークとの間においてデータをバッファするデータバ ッファと、 また、デバイスとネットワークとの間におけるデータの転送のときに使用され るための第１および第２のフォーマッティング回路の一方の選択を制御する制御 装置とを含んでおり、第１および第２のフォーマッティング回路は、制御装置が 第１および第２のフォーマッティング回路間の選択をするときに転送クロッキン グ信号の生成を中断するように構成されていることを特徴とする装置。