JP3273510B2 - 位相ノイズの軽減方法 - Google Patents
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- 238000001914 filtration Methods 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 30
- 238000011045 prefiltration Methods 0.000 claims description 20
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000001629 suppression Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 230000004308 accommodation Effects 0.000 claims 1
- AKNIHFDXRAOPAI-NRFANRHFSA-N (6s)-6-cyclopentyl-6-[2-(3-fluoro-4-isopropoxyphenyl)ethyl]-4-hydroxy-5,6-dihydro-2h-pyran-2-one Chemical compound C1=C(F)C(OC(C)C)=CC=C1CC[C@]1(C2CCCC2)OC(=O)C=C(O)C1 AKNIHFDXRAOPAI-NRFANRHFSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 101000876829 Homo sapiens Protein C-ets-1 Proteins 0.000 description 1
- 101800000089 Movement protein P3N-PIPO Proteins 0.000 description 1
- 102100035251 Protein C-ets-1 Human genes 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002370 liquid polymer infiltration Methods 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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Description
【０００１】
【産業上の利用分野】本発明はＳＤＨ網（同期デジタル
ハイアラーキ網）によるポインタの位置調整によって導
入される受信時の伝送デジタル信号中の位相ノイズを緩
和する方法を提供するものである。同方法では（ａ）ビ
ット位置調整に関する偶発的な冗長度と、（ｂ）一定の
冗長度と、（ｃ）ポインタ位置調整に関する偶発的な予
め濾波された冗長度とが組合わされ、組合わされた信号
はＡＰＬＬ（アナログ位相同期ループ）内で濾波され
る。本発明は、同時に前記方法を実施するための装置に
関するものである。
ハイアラーキ網）によるポインタの位置調整によって導
入される受信時の伝送デジタル信号中の位相ノイズを緩
和する方法を提供するものである。同方法では（ａ）ビ
ット位置調整に関する偶発的な冗長度と、（ｂ）一定の
冗長度と、（ｃ）ポインタ位置調整に関する偶発的な予
め濾波された冗長度とが組合わされ、組合わされた信号
はＡＰＬＬ（アナログ位相同期ループ）内で濾波され
る。本発明は、同時に前記方法を実施するための装置に
関するものである。
【０００２】
【従来の技術】今日、ＳＤＨ網のノードにおけるＶＣ
（仮想容器）の再同期化はポインタジャスティフィケー
ション機構によって実行可能であることが知られてい
る。同機構は以下ＣＣＩＴＴによる勧告案Ｇ．７０８と
Ｇ．７０９におけるＶＣタイプについて詳説する。以下
の記述を十分に理解するためにはそれぞれのポインタの
位置調整が同期トランスポートフレームに対して位置調
整符号に等しく考察されるＶＣ（何れにしても更に、受
信ノードにおけるポインタ位置調整の統計は発信源と／
又は受信機ノードが回線網の同期性を失なって自由な基
準によってクロッキングされる場合には先の場合と大き
く異なることが知られている。この場合、前記ＶＣをつ
くりだしたクロックとそれを終了させるクロックの間に
は周波数の相異が存在するのが普通である。上記周波数
の差異は両方のノードが回線網と同期化されずに互いに
逆符号を有する最大許容周波数差を示すためにふさわし
いやり方でクロッキングされる場合にその最大値に達す
る。このため位置調整は全て同じ符号を有し、受信機ノ
ード上の上記２個のクロックどうしの間に存在する周波
数差に逆比例する大きさだけ等間隔隔てられることにな
る。
（仮想容器）の再同期化はポインタジャスティフィケー
ション機構によって実行可能であることが知られてい
る。同機構は以下ＣＣＩＴＴによる勧告案Ｇ．７０８と
Ｇ．７０９におけるＶＣタイプについて詳説する。以下
の記述を十分に理解するためにはそれぞれのポインタの
位置調整が同期トランスポートフレームに対して位置調
整符号に等しく考察されるＶＣ（何れにしても更に、受
信ノードにおけるポインタ位置調整の統計は発信源と／
又は受信機ノードが回線網の同期性を失なって自由な基
準によってクロッキングされる場合には先の場合と大き
く異なることが知られている。この場合、前記ＶＣをつ
くりだしたクロックとそれを終了させるクロックの間に
は周波数の相異が存在するのが普通である。上記周波数
の差異は両方のノードが回線網と同期化されずに互いに
逆符号を有する最大許容周波数差を示すためにふさわし
いやり方でクロッキングされる場合にその最大値に達す
る。このため位置調整は全て同じ符号を有し、受信機ノ
ード上の上記２個のクロックどうしの間に存在する周波
数差に逆比例する大きさだけ等間隔隔てられることにな
る。
【０００３】更に、ポインタ位置調整に関する鋭い位相
偏差が“伝統的な”ＡＰＬＬ（アナログ位相同期ルー
プ）によって濾波される場合、それらは国際規格（ＣＣ
ＩＴＴ、例えば、同期マルチプレクサについては規格
Ｇ．７８３を見られたい）によって設定される限界より
も大きな位相ノイズの増加を招来することになることが
知られている。事実、上記規格を満たすためにはハード
ウェアの限界により実施不可能なすこぶる狭帯域幅（１
００ｍＨｚ−１Ｈｚ）のＡＰＬＬを使用することが必要
である。
偏差が“伝統的な”ＡＰＬＬ（アナログ位相同期ルー
プ）によって濾波される場合、それらは国際規格（ＣＣ
ＩＴＴ、例えば、同期マルチプレクサについては規格
Ｇ．７８３を見られたい）によって設定される限界より
も大きな位相ノイズの増加を招来することになることが
知られている。事実、上記規格を満たすためにはハード
ウェアの限界により実施不可能なすこぶる狭帯域幅（１
００ｍＨｚ−１Ｈｚ）のＡＰＬＬを使用することが必要
である。
【０００４】文献では、従来より、ポインタ位置調整法
を活用してＳＤＨ回線網によって導入される位相ノイズ
を軽減するための若干の方法が提案されている。それら
の方法は図１に示すように“伝統的な”ＡＰＬＬによっ
て連続的なデータの流れを再構築する前にポインタ位置
調整によってひきおこされる位相偏差を予め濾波する思
想に基づいている。上記図１で、ＧＢ（１）はビット位
置調整に関連する偶発的冗長度を示す、ＲＦ（２）は一
定冗長度を、ＧＰ（３）はポインタ位置調整に関連する
偶発的冗長度を、ＰＦＩ（４）はプレフィルタを、ＣＯ
Ｍ（５）は位相検出器を、またＡＰＬ（６）は連続的な
データの流れを再構成するＡＰＬＬを示す。
を活用してＳＤＨ回線網によって導入される位相ノイズ
を軽減するための若干の方法が提案されている。それら
の方法は図１に示すように“伝統的な”ＡＰＬＬによっ
て連続的なデータの流れを再構築する前にポインタ位置
調整によってひきおこされる位相偏差を予め濾波する思
想に基づいている。上記図１で、ＧＢ（１）はビット位
置調整に関連する偶発的冗長度を示す、ＲＦ（２）は一
定冗長度を、ＧＰ（３）はポインタ位置調整に関連する
偶発的冗長度を、ＰＦＩ（４）はプレフィルタを、ＣＯ
Ｍ（５）は位相検出器を、またＡＰＬ（６）は連続的な
データの流れを再構成するＡＰＬＬを示す。
【０００５】前記方法はポインタ位置調整に関連して前
記位相偏差ＧＰ（３）に対して施こされる事前濾波の形
式ＰＦＩ（４）の点で異なっている。
記位相偏差ＧＰ（３）に対して施こされる事前濾波の形
式ＰＦＩ（４）の点で異なっている。
【０００６】前記文献中で提案されている第１の方法は
“固定ビットリーキング”という名称で知られているも
のであるが、８［Ｕ１］によるものではない）のタイプ
に応じた値をする符号を有するＶＣの鋭い位相偏差に対
応するものであることを銘記するだけで十分である。
“固定ビットリーキング”という名称で知られているも
のであるが、８［Ｕ１］によるものではない）のタイプ
に応じた値をする符号を有するＶＣの鋭い位相偏差に対
応するものであることを銘記するだけで十分である。
【０００７】更に、発信源と受信機間のパスに沿った全
ノードが同期化される場合には、ポインタジャスティフ
ィケーション機構は位相差の緩慢な偏移を同一ノードの
クロック間で調節する作用を行うのみであることが知ら
れている。このため、受信機ノードは十分に長期の観測
時間にわたって等しい数の正負ポインタ位置調整を経験
することになる。全ノードが同期化されるという仮定で
回線網の挙動を模擬することによって数人の執筆者が得
たポインタ位置調整の統計は多数のポインタ調整は受信
機によって“単一の”位置調整として考えることができ
ることを示している。更に、それら統計は一定の２重ポ
インタによる位置調整の後にもう一つの逆極性のポイン
タ位置調整によって構成されるシーケンスとして、逆極
性の調整どうしの間の周期が受信機の時定数よりも大き
い場合には、ゼロとは異なる確率で発生するシーケンス
の中で、全ノードが同期化される場合に回線網内へ導入
される位相ノイズの点でより臨界的なシーケンスを示し
ている。一定時間ＴBL中に一定のポインタ位置調整に関
連するそれぞれの位置跳躍を均一に拡散させるプレフィ
ルタＰＦＩ（４）を使用している。上記の如く、発信源
と（又は）受信機ノードの同期性の喪失によって受信機
は同一の符号を有し互いに等間隔に隔たった位置調整が
全てつくりだされることになる。本方法を活用すると、
一定の位置調整に関する位相跳躍は先行する位置調整に
よってひきおこされる跳躍が完全に回復されるまで事前
濾波されないため、情報データが失われてはならないと
すれば、周期ＴBL、従って、取得可能な事前濾波値も制
限する必要があるといえるだろう。この制限は同期ハイ
アラーキによって設けられる多重パスの大部分について
は大きすぎるように思われる。それ故、この方法はその
実施上の簡単さの点からは有利であるが、ポインタ位置
調整に伴う位相ノイズの軽減の方法としては一般的なも
のとは考えることはできない。
ノードが同期化される場合には、ポインタジャスティフ
ィケーション機構は位相差の緩慢な偏移を同一ノードの
クロック間で調節する作用を行うのみであることが知ら
れている。このため、受信機ノードは十分に長期の観測
時間にわたって等しい数の正負ポインタ位置調整を経験
することになる。全ノードが同期化されるという仮定で
回線網の挙動を模擬することによって数人の執筆者が得
たポインタ位置調整の統計は多数のポインタ調整は受信
機によって“単一の”位置調整として考えることができ
ることを示している。更に、それら統計は一定の２重ポ
インタによる位置調整の後にもう一つの逆極性のポイン
タ位置調整によって構成されるシーケンスとして、逆極
性の調整どうしの間の周期が受信機の時定数よりも大き
い場合には、ゼロとは異なる確率で発生するシーケンス
の中で、全ノードが同期化される場合に回線網内へ導入
される位相ノイズの点でより臨界的なシーケンスを示し
ている。一定時間ＴBL中に一定のポインタ位置調整に関
連するそれぞれの位置跳躍を均一に拡散させるプレフィ
ルタＰＦＩ（４）を使用している。上記の如く、発信源
と（又は）受信機ノードの同期性の喪失によって受信機
は同一の符号を有し互いに等間隔に隔たった位置調整が
全てつくりだされることになる。本方法を活用すると、
一定の位置調整に関する位相跳躍は先行する位置調整に
よってひきおこされる跳躍が完全に回復されるまで事前
濾波されないため、情報データが失われてはならないと
すれば、周期ＴBL、従って、取得可能な事前濾波値も制
限する必要があるといえるだろう。この制限は同期ハイ
アラーキによって設けられる多重パスの大部分について
は大きすぎるように思われる。それ故、この方法はその
実施上の簡単さの点からは有利であるが、ポインタ位置
調整に伴う位相ノイズの軽減の方法としては一般的なも
のとは考えることはできない。
【０００８】上記欠陥は事前濾波用に適応させたアルゴ
リズムを使用するようなより複合的な方法を使用するこ
とによって克服することができる。この方法に沿っての
優れた改善方法は１９９０年１０月１５〜１９日のミュ
ンヘンで開催された作業グループＥＴＳ１ ＴＭ３の合
議において示された知恵である。上記提案方法はポイン
タ位置調整ＧＰ（３）に関連する位相偏差を事前濾波す
るために帯域幅が十分に狭く出力が１［Ｕ１］のステッ
プで量子化されるようになった２次ＤＰＬＬを使用す
る。出力量子化によってひきおこされる鋭い位相偏差
（振幅１［Ｕ１］）の影響を軽減するために、ＤＰＬＬ
を形成するループ内部にＲＡＭによってストアされた
“ディザー”を加えるために使用されるアダーノードが
導入される。
リズムを使用するようなより複合的な方法を使用するこ
とによって克服することができる。この方法に沿っての
優れた改善方法は１９９０年１０月１５〜１９日のミュ
ンヘンで開催された作業グループＥＴＳ１ ＴＭ３の合
議において示された知恵である。上記提案方法はポイン
タ位置調整ＧＰ（３）に関連する位相偏差を事前濾波す
るために帯域幅が十分に狭く出力が１［Ｕ１］のステッ
プで量子化されるようになった２次ＤＰＬＬを使用す
る。出力量子化によってひきおこされる鋭い位相偏差
（振幅１［Ｕ１］）の影響を軽減するために、ＤＰＬＬ
を形成するループ内部にＲＡＭによってストアされた
“ディザー”を加えるために使用されるアダーノードが
導入される。
【０００９】
【発明が解決しようとする課題】上記の方法は全体とし
て妥当ではあるが、以下の欠点を備えている。即ち、 （１）「ディザー」信号をデジタル形で供給するＲＡＭ
のコスト。 （２）「ディザー」信号によってひきおこされる高周波
数の位相ノイズの存在。これは全く無視できるものでは
ない。 （３）「ディザー」信号が他のシステムパラメータによ
って選択されるモードが明らかでない。
て妥当ではあるが、以下の欠点を備えている。即ち、 （１）「ディザー」信号をデジタル形で供給するＲＡＭ
のコスト。 （２）「ディザー」信号によってひきおこされる高周波
数の位相ノイズの存在。これは全く無視できるものでは
ない。 （３）「ディザー」信号が他のシステムパラメータによ
って選択されるモードが明らかでない。
【００１０】本発明の目的は何よりも上記欠陥を回避し
た方法とそれに関連する実施用装置を提供することであ
る。
た方法とそれに関連する実施用装置を提供することであ
る。
【００１１】
【課題を解決するための手段】本発明の方法は図２に示
すように、濾波容易な信号を供給するためにポインタ位
置調整に関連する一定の冗長度と偶発的冗長度を少なく
とも事前濾波することを考慮するものである。より詳説
すれば、上記方法は以下の段階を含んでいる。即ち、 （１）プレフィルタの理想的応答法則、例えば、２次Ｐ
ＬＬに相当する法則を確定する。 （２）偶発的冗長性の存在を検出し、ビット位置調整に
関連する冗長性も事前濾波することが必要かどうかを確
認する。 （３）基準クロックに対するエッジ抑圧を決定し実行す
ることによって位相差ができるだけ最小限の状態でプレ
フィルタ出力が（１）で確定される理想出力と一致する
ようにする。 （４）ビット位置調整をそれらが事前濾波されない場合
には（３）で得られたホールクロック内に収容する。こ
のことは例えば、正ビット位置調整によってクロックパ
ルスを抑圧し、負ビット位置調整の場合にはクロックパ
ルス抑圧を除去することによって行うことができる。 （５）“伝統的な”ＰＬＬによって（４）で得られたク
ロックによって受取られ再びクロッキングされたデータ
の流れを濾波して一個の連続したデータの流れを再構成
する。
すように、濾波容易な信号を供給するためにポインタ位
置調整に関連する一定の冗長度と偶発的冗長度を少なく
とも事前濾波することを考慮するものである。より詳説
すれば、上記方法は以下の段階を含んでいる。即ち、 （１）プレフィルタの理想的応答法則、例えば、２次Ｐ
ＬＬに相当する法則を確定する。 （２）偶発的冗長性の存在を検出し、ビット位置調整に
関連する冗長性も事前濾波することが必要かどうかを確
認する。 （３）基準クロックに対するエッジ抑圧を決定し実行す
ることによって位相差ができるだけ最小限の状態でプレ
フィルタ出力が（１）で確定される理想出力と一致する
ようにする。 （４）ビット位置調整をそれらが事前濾波されない場合
には（３）で得られたホールクロック内に収容する。こ
のことは例えば、正ビット位置調整によってクロックパ
ルスを抑圧し、負ビット位置調整の場合にはクロックパ
ルス抑圧を除去することによって行うことができる。 （５）“伝統的な”ＰＬＬによって（４）で得られたク
ロックによって受取られ再びクロッキングされたデータ
の流れを濾波して一個の連続したデータの流れを再構成
する。
【００１２】本発明のその他の特性とそれに関連する装
置は請求範囲に明記する通りである。
置は請求範囲に明記する通りである。
【００１３】本発明の種々の特徴と利点は図面に示され
た好適例を解説することによって明らかとなる。
た好適例を解説することによって明らかとなる。
【００１４】
【実施例】図２は本発明による装置のブロック線図を示
す。同図では２段プレフィルタＰＦＩ（４）が含まれて
いる。即ち、（ｘ）ブロックＤＥＢ（８）は何処にホー
ルを挿入しなければならないかを確定し、（ｇ）ブロッ
クＢＵＣ（９）はブロックＤＥＢ（８）から制御を受取
った後、ホールを基準クロックＲＩＦ（２７）上へ挿入
する。図の如く、ポインタ位置調整に関する偶発的冗長
度ＧＰ（３）だけでなく、固定冗長度ＲＦ（２）も事前
濾波される。本発明の特徴によれば、もしビット位置調
整ＧＢ（１）に関する偶発的冗長度をＰＦＩ（４）へ送
ったり、それらを直接位相検出器ＣＯＭ（５）へ付与し
た後ＡＰＬＬ ＡＰＬ（６）へ送らなければならない場
合にはスイッチＩＮＴ（７）を操作することができる。
す。同図では２段プレフィルタＰＦＩ（４）が含まれて
いる。即ち、（ｘ）ブロックＤＥＢ（８）は何処にホー
ルを挿入しなければならないかを確定し、（ｇ）ブロッ
クＢＵＣ（９）はブロックＤＥＢ（８）から制御を受取
った後、ホールを基準クロックＲＩＦ（２７）上へ挿入
する。図の如く、ポインタ位置調整に関する偶発的冗長
度ＧＰ（３）だけでなく、固定冗長度ＲＦ（２）も事前
濾波される。本発明の特徴によれば、もしビット位置調
整ＧＢ（１）に関する偶発的冗長度をＰＦＩ（４）へ送
ったり、それらを直接位相検出器ＣＯＭ（５）へ付与し
た後ＡＰＬＬ ＡＰＬ（６）へ送らなければならない場
合にはスイッチＩＮＴ（７）を操作することができる。
【００１５】（１）で望ましい選択は、我々によってＤ
ＰＬＬ ＯＮ／ＯＦＦと命名され、そのブロック構成が
図３で示される２次負帰還システムを使用することを考
慮している。ＤＰＬＬ＿ＯＮ／ＯＦＦは以下のブロック
によって構成される。 （１）線形位相検出器ＣＯＦ（１０） （２）一次ループフィルタＦＩＬ（１１） （３）ＶＣＯ＿ＯＮ／ＯＦＦ ＶＣＯ（２０） 本発明の有利な特徴によれば、上記ＤＰＬＬは使用され
るＶＣＯの作業特徴において通常のＤＰＬＬと異なって
いる。この最後のＶＣＯは、基準クロックＲＩＦ（２
７）上に挿入するべきホールによって出力にパルスＩＭ
Ｐ（２６）を生成する変調器ＳＤ（シグマデルタ）ＭＯ
Ｄ（１９）によって実質上形成される。
ＰＬＬ ＯＮ／ＯＦＦと命名され、そのブロック構成が
図３で示される２次負帰還システムを使用することを考
慮している。ＤＰＬＬ＿ＯＮ／ＯＦＦは以下のブロック
によって構成される。 （１）線形位相検出器ＣＯＦ（１０） （２）一次ループフィルタＦＩＬ（１１） （３）ＶＣＯ＿ＯＮ／ＯＦＦ ＶＣＯ（２０） 本発明の有利な特徴によれば、上記ＤＰＬＬは使用され
るＶＣＯの作業特徴において通常のＤＰＬＬと異なって
いる。この最後のＶＣＯは、基準クロックＲＩＦ（２
７）上に挿入するべきホールによって出力にパルスＩＭ
Ｐ（２６）を生成する変調器ＳＤ（シグマデルタ）ＭＯ
Ｄ（１９）によって実質上形成される。
【００１６】変調器ＳＤは同時に負帰還システムでもあ
って、図３に示すように、積分器ＩＴＧ（１４）と、一
定のスレショルド値を有するコンパレータＳＯＧ（１
５）とパルスジェネレータＧＩＭ（１６）とによって実
質上構成される。積分された信号が上記スレショルド値
を上廻る毎に、一定のパルスが生成され、同パルスは適
当な利得で入力へ帰還され、再び積分された信号をスレ
ショルド値以下に下げる。
って、図３に示すように、積分器ＩＴＧ（１４）と、一
定のスレショルド値を有するコンパレータＳＯＧ（１
５）とパルスジェネレータＧＩＭ（１６）とによって実
質上構成される。積分された信号が上記スレショルド値
を上廻る毎に、一定のパルスが生成され、同パルスは適
当な利得で入力へ帰還され、再び積分された信号をスレ
ショルド値以下に下げる。
【００１７】このようにして取得されるホールクロック
ＣＬ（２８）はプレフィルタＰＦＩ（４）の出力を形成
する。クロック周期は基準クロックＲＩＦ（２７）の周
期に等しく、平均周波数は基準クロックＲＩＦ（２７）
の周波数に等しく、同周波数からは変調器ＳＤ ＭＯＤ
（１９）によって生成されるパルスＩＭＰ（２６）の平
均周波数が差引かれる。
ＣＬ（２８）はプレフィルタＰＦＩ（４）の出力を形成
する。クロック周期は基準クロックＲＩＦ（２７）の周
期に等しく、平均周波数は基準クロックＲＩＦ（２７）
の周波数に等しく、同周波数からは変調器ＳＤ ＭＯＤ
（１９）によって生成されるパルスＩＭＰ（２６）の平
均周波数が差引かれる。
【００１８】残りのパラメータを全て一定に維持するＶ
ＣＯ＿ＯＮ／ＯＦＦの自由発振周波数は線形法則に従い
アダーＳＯＭ（１２）によって加算される定数ＸＯ（２
４）の値に依存する。一方、その利得はブロックＧＵＡ
（１７）の利得Ｋに反比例する。図４にはＤＰＬＬ＿Ｏ
Ｎ／ＯＦＦの好適例を示す。本図ではＯＰＬＬ＿ＯＮ／
ＯＦＦを構成するブロックＣＯＦ（１０），ＦＩＬ（１
１）およびＶＣＯ（２０）のデジタル実施形の方式が略
示されている。
ＣＯ＿ＯＮ／ＯＦＦの自由発振周波数は線形法則に従い
アダーＳＯＭ（１２）によって加算される定数ＸＯ（２
４）の値に依存する。一方、その利得はブロックＧＵＡ
（１７）の利得Ｋに反比例する。図４にはＤＰＬＬ＿Ｏ
Ｎ／ＯＦＦの好適例を示す。本図ではＯＰＬＬ＿ＯＮ／
ＯＦＦを構成するブロックＣＯＦ（１０），ＦＩＬ（１
１）およびＶＣＯ（２０）のデジタル実施形の方式が略
示されている。
【００１９】位相コンパレータＣＯＦ（１０）は、［Ｕ
１］に示されクロックＦＣ（５６）によって受取られた
情報データの流れに関連するクロックＣＳ（２１）とＤ
ＰＬＬ出力のクロック（２８）との間で計画される瞬間
によってサンプリングされる位相エラーを供給する。殊
に、位相エラーＥ（６０）は以下の式によって示すこと
ができる。
１］に示されクロックＦＣ（５６）によって受取られた
情報データの流れに関連するクロックＣＳ（２１）とＤ
ＰＬＬ出力のクロック（２８）との間で計画される瞬間
によってサンプリングされる位相エラーを供給する。殊
に、位相エラーＥ（６０）は以下の式によって示すこと
ができる。
【００２０】 Ｅ（６０）＝｜ＩL −ＩS ｜DM−ＤＭ／２ …（１） 但し、ＩL とＩS はそれぞれクロックＦＣ（５６）の動
作が向上するに従ってのカウンタＣＯＯ（４１）とＣＯ
Ｕ（４０）の状態を示し、ＤＭは適当な値の積分定数を
示す。上記カウンタは周期的に０とＤＭ−１の間をカウ
ントし、その状態の数値的表現ＩL とＩS とは常に０と
ＤＭ−１の間に含まれる数字である。
作が向上するに従ってのカウンタＣＯＯ（４１）とＣＯ
Ｕ（４０）の状態を示し、ＤＭは適当な値の積分定数を
示す。上記カウンタは周期的に０とＤＭ−１の間をカウ
ントし、その状態の数値的表現ＩL とＩS とは常に０と
ＤＭ−１の間に含まれる数字である。
【００２１】この状態では等式（１）を次のように書く
ことが容易になる。もしＩL ≧ＩS ならば、 Ｅ（６０）＝ＩL ＋ＩS −ＤＭ／２＋１ …（２ａ） もしＩL ＜ＩS ならば、 Ｅ（６０）＝ＩL ＋ＩS −ＤＭ／２＋１ …（２ｂ） この処理はブロックＣＯＡ（４５），ＩＮＶ（４４），
ＭＵＸ（４６）およびＳＯＭ（４７）によって行われ
る。殊に、振幅コンパレータＣＯＡ（４５）はＩLとＩS
の値を比較して一定の出力を供給する。同出力はエラ
ーＥ（６０）の通常値を取得する目的でアダーＳＯＭ
（４７）によってその都度使用されなければならない値
ＤＭ／２又は−ＤＭ／２をＭＵ（４６）によって選択す
る。ブロックＩＮＶ（４４）はバスＩS の全要素の反転
を実行し、ＩS により示されるバスを供給する。
ことが容易になる。もしＩL ≧ＩS ならば、 Ｅ（６０）＝ＩL ＋ＩS −ＤＭ／２＋１ …（２ａ） もしＩL ＜ＩS ならば、 Ｅ（６０）＝ＩL ＋ＩS −ＤＭ／２＋１ …（２ｂ） この処理はブロックＣＯＡ（４５），ＩＮＶ（４４），
ＭＵＸ（４６）およびＳＯＭ（４７）によって行われ
る。殊に、振幅コンパレータＣＯＡ（４５）はＩLとＩS
の値を比較して一定の出力を供給する。同出力はエラ
ーＥ（６０）の通常値を取得する目的でアダーＳＯＭ
（４７）によってその都度使用されなければならない値
ＤＭ／２又は−ＤＭ／２をＭＵ（４６）によって選択す
る。ブロックＩＮＶ（４４）はバスＩS の全要素の反転
を実行し、ＩS により示されるバスを供給する。
【００２２】ループフィルタＦＩＬ（１１）はその原点
に極を有し、ＤＰＬＬのバンド利得が０．５ｄＢ以下に
なるような大きさとなっている。同フィルタは２つのア
ダーＳＯＭ（４８）とＳＯＭ（５３）と、２つのＰＩＰ
Ｏ（平行入力平行出力）ＰＩＰ（４９）とＰＩＰ（５
０）と２つのシフターＳＨＩ（５１）とＳＨＩ（５２）
より構成される。上記シフターは、入力と同一シフター
の利得を示す基数２のべき乗として表現される数の積を
計算する。
に極を有し、ＤＰＬＬのバンド利得が０．５ｄＢ以下に
なるような大きさとなっている。同フィルタは２つのア
ダーＳＯＭ（４８）とＳＯＭ（５３）と、２つのＰＩＰ
Ｏ（平行入力平行出力）ＰＩＰ（４９）とＰＩＰ（５
０）と２つのシフターＳＨＩ（５１）とＳＨＩ（５２）
より構成される。上記シフターは、入力と同一シフター
の利得を示す基数２のべき乗として表現される数の積を
計算する。
【００２３】ＶＣＯ＿ＯＮ／ＯＦＦ ＶＣＯ（２０）
は、図４に略示するように、同一装置の好適デジタル構
造を構成するものである。図３のブロックＩＴＧ（１
４）によって行われる積分演算はＰＩＰＯ ＰＩＰ（５
４）と図１４のアダーＳＯＭ（１３）とによって構成さ
れる累算器によるデジタル処理によって得られる。ＶＣ
Ｏ＿ＯＮ／ＯＦＦ ＶＣＯ（２０）を構成する図４のそ
の他のブロックは全て図３の同名のブロックと同一の作
用を有し、それらとはデジタル形で実行される点だけが
異なっている。図４のＶＣＯ＿ＯＮ／ＯＦＦ ＶＣＯ
（２０）はそれぞれ以下の式によって与えられる一定の
利得と自由発振周波数を有する。
は、図４に略示するように、同一装置の好適デジタル構
造を構成するものである。図３のブロックＩＴＧ（１
４）によって行われる積分演算はＰＩＰＯ ＰＩＰ（５
４）と図１４のアダーＳＯＭ（１３）とによって構成さ
れる累算器によるデジタル処理によって得られる。ＶＣ
Ｏ＿ＯＮ／ＯＦＦ ＶＣＯ（２０）を構成する図４のそ
の他のブロックは全て図３の同名のブロックと同一の作
用を有し、それらとはデジタル形で実行される点だけが
異なっている。図４のＶＣＯ＿ＯＮ／ＯＦＦ ＶＣＯ
（２０）はそれぞれ以下の式によって与えられる一定の
利得と自由発振周波数を有する。
【００２４】 ｋｏ＝−ｆｃ＊ｋ１／ｋ …（３） ｆｏ＝ｆｒ−ｋｏ＊ｘｏ …（４） 但し、ｆｃはクロック周波数ＦＣ（５６）を、ｆｒは基
準クロック周波数ＲＩＦ（２７）を、ｋ１はシフターＳ
ＨＩ（５５）の利得を、ｋはブロックＧＵＡ（１７）の
利得を、また、ｘｏは定数ＸＯ（２４）の値を示す。
準クロック周波数ＲＩＦ（２７）を、ｋ１はシフターＳ
ＨＩ（５５）の利得を、ｋはブロックＧＵＡ（１７）の
利得を、また、ｘｏは定数ＸＯ（２４）の値を示す。
【００２５】前記方法の好適例を図５に示す。ＤＲＶ
（６７）により受取られクロックＣＳ（２１）によりク
ロッキングされる情報データは先に示した冗長度ＧＢ
（１），ＲＦ（２）およびＧＰ（３）の全てのタイプを
保持し、“伝統的”なＡＰＬＬＡＰＬ（６）によって濾
波される前にクロックＣＬ（２８）によってクロッキン
グされる。上記の新たな再クロッキングは緩衝メモリ
（バッファ）ＢＵＦ（６６）が存在するために可能であ
る。上記メモリＢＵＦ（６６）ではそれぞれクロックＣ
Ｓ（２１）とＣＬ（２８）とによって供給される割合で
受取られた情報ビットが書込まれ読出される。このこと
は緩衝メモリＢＵＦ（６６）の書込みアドレスＡＷ（６
１）と読取りアドレスＡＲ（６２）を使用して行われ
る。それらは、それぞれカウンタＣＯＯ（４０）とＣＯ
Ｕ（４１）の状態を示す。従って、再びクロッキングさ
れたデータＤＲＴ（６８）とそれに関連するタイミング
クロックＣＬ（２８）は“伝統的な”ＡＰＬＬへ送られ
る。ＡＰＬＬはクロックＣＬ（２８）上に存在するホー
ルを消去して連続的なデータの流れを再構成する。
（６７）により受取られクロックＣＳ（２１）によりク
ロッキングされる情報データは先に示した冗長度ＧＢ
（１），ＲＦ（２）およびＧＰ（３）の全てのタイプを
保持し、“伝統的”なＡＰＬＬＡＰＬ（６）によって濾
波される前にクロックＣＬ（２８）によってクロッキン
グされる。上記の新たな再クロッキングは緩衝メモリ
（バッファ）ＢＵＦ（６６）が存在するために可能であ
る。上記メモリＢＵＦ（６６）ではそれぞれクロックＣ
Ｓ（２１）とＣＬ（２８）とによって供給される割合で
受取られた情報ビットが書込まれ読出される。このこと
は緩衝メモリＢＵＦ（６６）の書込みアドレスＡＷ（６
１）と読取りアドレスＡＲ（６２）を使用して行われ
る。それらは、それぞれカウンタＣＯＯ（４０）とＣＯ
Ｕ（４１）の状態を示す。従って、再びクロッキングさ
れたデータＤＲＴ（６８）とそれに関連するタイミング
クロックＣＬ（２８）は“伝統的な”ＡＰＬＬへ送られ
る。ＡＰＬＬはクロックＣＬ（２８）上に存在するホー
ルを消去して連続的なデータの流れを再構成する。
【００２６】図６と図７は上記方法の好適実施例を模擬
して得られる一定の結果を示す。それらは［Ｕ１］で表
現され国際規格（勧告Ｇ．７８３の表７．１）によって
規定されるような測定帯域フィルタの出力で評価される
ピークーピークジッターを表わす。上記ジッターはＳＤ
Ｈ網によって導入される位相ノイズについてより危機的
な状況を表わすポインタ位置調整のシーケンスによって
ひきおこされる。このシーケンスは、２重ポインタ位置
調整の次にもう一つの逆極性の２重ポインタ位置調整が
続くことによって構成され、逆極性の調節間の周期が受
信機時定数よりも大きな場合には国際規格により基準シ
ーケンスと想定される。本規格は上記シーケンスに関す
るピークーピークジッターが０．７５［Ｕ１］の下にあ
ることを確定する。図６と図７は前記方法がどのように
して広範囲の幅を有する本規格を満足させることができ
るかを示す。図６（図７）はＶＣ−３（ＶＣ−１２）か
らＶＣ−４へ移行する多重パスに従い一定のフレームＳ
ＴＭ１（同期トランスポートモジュール）内でマッピン
グされる従属３４３６８キロビット／秒（２０４８キロ
ビット／秒）を示す。この従属ビットに対する規格化機
構の測定帯域フィルタは、それぞれ１００Ｈｚ（２０Ｈ
ｚ）と８００ｋＨｚ（１００ｋＨｚ）の上下コーナー周
波数を有し、十進バンドの出力の２０ｄＢの勾配を示
す。
して得られる一定の結果を示す。それらは［Ｕ１］で表
現され国際規格（勧告Ｇ．７８３の表７．１）によって
規定されるような測定帯域フィルタの出力で評価される
ピークーピークジッターを表わす。上記ジッターはＳＤ
Ｈ網によって導入される位相ノイズについてより危機的
な状況を表わすポインタ位置調整のシーケンスによって
ひきおこされる。このシーケンスは、２重ポインタ位置
調整の次にもう一つの逆極性の２重ポインタ位置調整が
続くことによって構成され、逆極性の調節間の周期が受
信機時定数よりも大きな場合には国際規格により基準シ
ーケンスと想定される。本規格は上記シーケンスに関す
るピークーピークジッターが０．７５［Ｕ１］の下にあ
ることを確定する。図６と図７は前記方法がどのように
して広範囲の幅を有する本規格を満足させることができ
るかを示す。図６（図７）はＶＣ−３（ＶＣ−１２）か
らＶＣ−４へ移行する多重パスに従い一定のフレームＳ
ＴＭ１（同期トランスポートモジュール）内でマッピン
グされる従属３４３６８キロビット／秒（２０４８キロ
ビット／秒）を示す。この従属ビットに対する規格化機
構の測定帯域フィルタは、それぞれ１００Ｈｚ（２０Ｈ
ｚ）と８００ｋＨｚ（１００ｋＨｚ）の上下コーナー周
波数を有し、十進バンドの出力の２０ｄＢの勾配を示
す。
【００２７】
【発明の効果】以上のように本発明によれば、「ディザ
ー」信号によってひきおこされる高周波数の位相ノイズ
がなく、また「ディザー」信号が他のシステムパラメー
タによって選択されるモードが明らかにされ、しかも
「ディザー」信号をデジタル形で供給するＲＡＭのコス
トが軽減できる。
ー」信号によってひきおこされる高周波数の位相ノイズ
がなく、また「ディザー」信号が他のシステムパラメー
タによって選択されるモードが明らかにされ、しかも
「ディザー」信号をデジタル形で供給するＲＡＭのコス
トが軽減できる。
【図面の簡単な説明】
【図１】伝統的ＡＰＬＬによる連続的なデータの流れを
再構成する方法を示す回路図。
再構成する方法を示す回路図。
【図２】本発明による装置のブロック線図。
【図３】本発明の変調器を示す図。
【図４】好適デジタル構造例を示すＶＣＯ＿ＯＮ／ＯＦ
Ｆ ＶＣＯ（２０）の概略図。
Ｆ ＶＣＯ（２０）の概略図。
【図５】本発明の好適実施例図。
【図６】本発明の方法の好適実施例を模擬して得られる
一定の結果を示すグラフ図。
一定の結果を示すグラフ図。
【図７】本発明の方法の好適実施例を模擬して得られる
一定の結果を示すグラフ図。
一定の結果を示すグラフ図。
ＰＦＩ（４） ２段プレフィルタ ＤＥＢ（８），ＢＵＣ（９） ブロック ＲＩＦ（２７） 基準クロック ＧＰ（３） 偶発的冗長度 ＲＦ（２） 固定冗長度 ＩＭＰ（２６） パルス ＳＤＭＯＤ（１９） 変調器 ＩＴＧ（１４） 積分器 ＳＯＧ（１５） コンパレータ ＣＬ（２８） ホールクロック ＰＦＩ（４） プレフィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョバンニ ルッソ イタリア国、96016 レンティーニ、ヴ ィーア デイ プロフギ 96 (56)参考文献 特開 平３−244237（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033 H04J 3/06
Claims (11)
- 【請求項１】 ＳＤＨ網（同期デジタルハイアラーキ
網）でのポインタ位置調整により導入された位相ノイズ
を伝送数値信号から軽減する方法であって、（１）ビッ
ト位置調整に関連する偶発的冗長性、（２）固定冗長性
及び（３）ポインタ位置調整に関連する偶発的な事前濾
波された冗長性を結合し、結合して得た信号に対してＡ
ＰＬＬ（アナログ位相同期ループ）において主濾波を行
う方法において、 前記ビット位置調整に関連する前記偶発的冗長性に対し
て前記主濾波の前に前記事前濾波を行うか否かを選択す
るステップと、 前記ポインタ位置調整に関連する前記偶発的冗長性、前
記固定冗長性及び、前記ビット位置調整に関連する前記
偶発的冗長性に対して主濾波の前に前記事前濾波を行う
ことが選択されたならば、前記ビット位置調整に関連す
る前記偶発的冗長性に対して、２段構成の事前濾波器に
おいてこれらの冗長性を対象とした前記事前濾波を行う
ことにより、前記事前濾波が行われた出力を得るステッ
プと、 前記ビット位置調整に関連する前記偶発的冗長性に対し
て前記主濾波の前に前記事前濾波を行わないことが選択
されたならば、前記事前濾波が行われた出力を前記ビッ
ト位置調整に関連する前記偶発的冗長性と結合するステ
ップと、 を有することを特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、 前記事前濾波器の応答特性を確立するステップと、 前記ビット位置調整に関連する偶発的冗長性の存在を検
出したならば、前記ビット位置調整に関連する偶発的冗
長性に対する前記事前濾波の必要性を確立するステップ
と、 基準クロックに対するパルス抑圧を判断実行することに
よって、位相差が最小限の状態で前記事前濾波器の出力
が前記事前濾波器の前記応答特性と一致するようにし
て、抑圧されたパルスを有する部分修正されたクロック
信号を得るステップと、 前記ビット位置調整に関連する偶発的冗長性に対して前
記事前濾波が行われないならば、前記部分修正されたク
ロック信号に前記ビット位置調整を収容させる ことによ
り、収容クロックを得るステップと、 前記伝送数値信号を前記収容クロックで再クロッキング
することにより、再クロックされた前記伝送数値信号を
得るステップと、 連続的なデータの流れを再構成するために、再クロック
された前記伝送数値信号を前記ＡＰＬＬで主濾波するス
テップと、 を更に有することを特徴とする方法。 - 【請求項３】 請求項２に記載の方法において、 前記事前濾波器の伝達関数として２次ＰＬＬの伝達関数
を確立するステップを更に有し、 前記２次ＰＬＬにおいては、出力周波数変動を、前記基
準クロック中のパルスを、発振周期を変化させることな
しに、抑圧することによって得ることを特徴とする方
法。 - 【請求項４】 請求項２に記載の方法において、 前記レファレンスクロック中のどのパルスが抑圧された
かに関連したパルスを発生する変調器によって、デジタ
ル位相同期ループを得るステップを更に有することを特
徴とする方法。 - 【請求項５】 請求項２に記載の方法において、 最小限の位相差を有するアナログ位相同期ループにより
得られる位相を再生するために、デジタル位相同期ルー
プが発生したクロック信号の出力位相を使用することに
よりステップを更に有することを特徴とする方法。 - 【請求項６】 ＳＤＨ網（同期デジタルハイアラーキ
網）でのポインタ位置調整により導入された位相ノイズ
を伝送数値信号から軽減する装置であって、（１）ビッ
ト位置調整に関連する偶発的冗長性、（２）固定冗長性
及び（３）ポインタ位置調整に関連する偶発的な事前濾
波された冗長性を結合し、結合して得た信号に対してＡ
ＰＬＬ（アナログ位相同期ループ）において主濾波を行
う装置において、 前記ビット位置調整に関連する前記偶発的冗長性に対し
て前記主濾波の前に前記事前濾波を行うか否かを選択す
る手段と、 前記ポインタ位置調整に関連する前記偶発的冗長性、前
記固定冗長性及び、前 記ビット位置調整に関連する前記
偶発的冗長性に対して主濾波の前に前記事前濾波を行う
ことが選択されたならば、前記ビット位置調整に関連す
る前記偶発的冗長性に対して、２段構成の事前濾波器に
おいてこれらの冗長性を対象とした前記事前濾波を行う
ことにより、前記事前濾波が行われた出力を得る手段
と、 前記ビット位置調整に関連する前記偶発的冗長性に対し
て前記主濾波の前に前記事前濾波を行わないことが選択
されたならば、前記事前濾波が行われた出力を前記ビッ
ト位置調整に関連する前記偶発的冗長性と結合する手段
と、 を備えることを特徴とする装置。 - 【請求項７】 請求項６に記載の装置において、 位相比較器、数値濾波器及びオン／オフ型電圧制御発振
器を備える事前濾波器を更に備えることを特徴とする装
置。 - 【請求項８】 請求項７に記載の装置において、 バッファを更に備え、 クロッキング動作の後に、前記伝送数値信号に対して容
易に前記主濾波が行われるようにするために、前記事前
濾波器が、前記伝送数値信号を再クロッキングするため
の前記バッファに結合されることを特徴とする装置。 - 【請求項９】 ＳＤＨ網（同期デジタルハイアラーキ
網）でのポインタ位置調整により導入された位相ノイズ
を伝送数値信号から軽減する装置であって、（１）ビッ
ト位置調整に関連する偶発的冗長性、（２）固定冗長性
及び（３）ポインタ位置調整に関連する偶発的な事前濾
波された冗長性を結合し、結合して得た信号に対してＡ
ＰＬＬ（アナログ位相同期ループ）において主濾波を行
う装置において、 前記ビット位置調整に関連する前記偶発的冗長性に対し
て前記主濾波の前に前記事前濾波を行うか否かを選択す
る制御部と、 前記ポインタ位置調整に関連する前記偶発的冗長性、前
記固定冗長性及び、前記ビット位置調整に関連する前記
偶発的冗長性に対して主濾波の前に前記事前濾波を行う
ことが選択されたならば、前記ビット位置調整に関連す
る前記偶発的冗長性に対して、これらの冗長性を対象と
した前記事前濾波を行うことにより、前記事前濾波が行
われた出力を得る２段構成の事前濾波器と、 前記ビット位置調整に関連する前記偶発的冗長性に対し
て前記主濾波の前に前記事前濾波を行わないことが前記
制御部により選択されたならば、前記事前濾波が行われ
た出力を前記ビット位置調整に関連する前記偶発的冗長
性と結合する結合回路と、 を備えることを特徴とする装置。 - 【請求項１０】 請求項９に記載の装置において、 前記事前濾波器は、位相比較器、数値濾波器及びオン／
オフ型電圧制御発振器を備えることを特徴とする装置。 - 【請求項１１】 請求項１０に記載の装置において、 バッファを更に備え、 クロッキング動作の後に、前記伝送数値信号に対して容
易に前記主濾波が行われるようにするために、前記事前
濾波器が、前記伝送数値信号を再クロッキングするため
の前記バッファに結合されることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT02249590A IT1244349B (it) | 1990-12-21 | 1990-12-21 | Sistema per la riduzione del rumore di fase introdotto dalla rete sdh (synchronous digital hierarchy) mediante giustificazione di puntatore e circuiti integrati per l'implementazione del sistema. |
| IT22495A/90 | 1990-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0568029A JPH0568029A (ja) | 1993-03-19 |
| JP3273510B2 true JP3273510B2 (ja) | 2002-04-08 |
Family
ID=11197041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35504991A Expired - Fee Related JP3273510B2 (ja) | 1990-12-21 | 1991-12-20 | 位相ノイズの軽減方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0492549B1 (ja) |
| JP (1) | JP3273510B2 (ja) |
| DE (1) | DE69129794T2 (ja) |
| ES (1) | ES2118734T3 (ja) |
| IT (1) | IT1244349B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9405748D0 (en) * | 1994-03-23 | 1994-05-11 | Plessey Telecomm | Complementary justification algorithm |
| EP0702465A1 (fr) * | 1994-09-13 | 1996-03-20 | T.R.T. Telecommunications Radioelectriques Et Telephoniques | Système de transmission et équipement de multiplexage-démultiplexage impliquant un flux d'éléments binaires pouvant être justifié |
| JP3398593B2 (ja) | 1998-03-18 | 2003-04-21 | 富士通株式会社 | ペイロード相対位置変更要求装置及びそれを含む伝送装置 |
-
1990
- 1990-12-21 IT IT02249590A patent/IT1244349B/it active IP Right Grant
-
1991
- 1991-12-20 ES ES91122023T patent/ES2118734T3/es not_active Expired - Lifetime
- 1991-12-20 EP EP91122023A patent/EP0492549B1/en not_active Expired - Lifetime
- 1991-12-20 JP JP35504991A patent/JP3273510B2/ja not_active Expired - Fee Related
- 1991-12-20 DE DE69129794T patent/DE69129794T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IT1244349B (it) | 1994-07-08 |
| DE69129794D1 (de) | 1998-08-20 |
| IT9022495A0 (it) | 1990-12-21 |
| JPH0568029A (ja) | 1993-03-19 |
| EP0492549B1 (en) | 1998-07-15 |
| EP0492549A3 (en) | 1993-01-20 |
| EP0492549A2 (en) | 1992-07-01 |
| DE69129794T2 (de) | 1999-04-08 |
| ES2118734T3 (es) | 1998-10-01 |
| IT9022495A1 (it) | 1992-06-21 |
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|
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