JP2000353699A - ある材料層の上に酸化物を形成する方法 - Google Patents
ある材料層の上に酸化物を形成する方法Info
- Publication number
- JP2000353699A JP2000353699A JP2000142467A JP2000142467A JP2000353699A JP 2000353699 A JP2000353699 A JP 2000353699A JP 2000142467 A JP2000142467 A JP 2000142467A JP 2000142467 A JP2000142467 A JP 2000142467A JP 2000353699 A JP2000353699 A JP 2000353699A
- Authority
- JP
- Japan
- Prior art keywords
- fluorine
- substrate
- layer
- atoms
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 91
- 239000000463 material Substances 0.000 title claims 14
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 83
- 239000011737 fluorine Substances 0.000 claims abstract description 80
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000002513 implantation Methods 0.000 claims description 26
- 230000003647 oxidation Effects 0.000 claims description 25
- 238000007254 oxidation reaction Methods 0.000 claims description 25
- 239000012298 atmosphere Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims 5
- 238000001035 drying Methods 0.000 claims 1
- 125000004429 atom Chemical group 0.000 abstract description 22
- 125000001153 fluoro group Chemical group F* 0.000 abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 8
- 238000002347 injection Methods 0.000 abstract description 4
- 239000007924 injection Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 3
- 239000000243 solution Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 23
- 239000004065 semiconductor Substances 0.000 description 16
- 239000000460 chlorine Substances 0.000 description 9
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052801 chlorine Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 異なる厚さを有する酸化物層を形成させる方
法を提供する。 【解決手段】 本発明の集積回路デバイスは、フッ素を
シリコンの格子内に注入し、その後通常の酸化物成長プ
ロセスにより酸化物領域を形成する。この酸化物成長プ
ロセスは、熱酸化プロセスあるいはシリコンのローカル
酸化プロセスによる。本発明によるデバイスは、フッ素
注入をうまく処理することにより異なる厚さを有する2
つの酸化物層を形成することを特徴とする。
法を提供する。 【解決手段】 本発明の集積回路デバイスは、フッ素を
シリコンの格子内に注入し、その後通常の酸化物成長プ
ロセスにより酸化物領域を形成する。この酸化物成長プ
ロセスは、熱酸化プロセスあるいはシリコンのローカル
酸化プロセスによる。本発明によるデバイスは、フッ素
注入をうまく処理することにより異なる厚さを有する2
つの酸化物層を形成することを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明はシリコンの酸化に関
し、特にフッ素をシリコン格子内に注入して、その後通
常の熱酸化プロセスにより酸化領域を形成することによ
り、シリコン製酸化物領域を形成する方法に関する。
し、特にフッ素をシリコン格子内に注入して、その後通
常の熱酸化プロセスにより酸化領域を形成することによ
り、シリコン製酸化物領域を形成する方法に関する。
【0002】
【従来の技術】MOS半導体デバイスの製造において
は、酸化プロセスによりゲート酸化物を形成することが
必須要件である。ゲート酸化物層(フィルム)の特性
は、このフィルムが形成される雰囲気により大きく影響
を受ける。従って酸化物層は、雰囲気が互いに異なるプ
ロセスにより堆積される。たとえばシリコン酸化物層
は、ドライ酸化プロセスとウエット酸化プロセスのいず
れかにより堆積される。このドライ酸化プロセスは、高
純度の乾燥した酸素を熱せられたシリコン製基板の表面
に供給することにより行われる。このようにしてシリコ
ン酸化物フィルムがシリコン製基板の表面上に形成され
る。一方ウエット酸化プロセスは、シリコン製基板の表
面に水蒸気を含むホットキャリアガスを供給することに
より行われる。このプロセスによりシリコン製基板の表
面上にシリコン酸化物フィルムが形成される。
は、酸化プロセスによりゲート酸化物を形成することが
必須要件である。ゲート酸化物層(フィルム)の特性
は、このフィルムが形成される雰囲気により大きく影響
を受ける。従って酸化物層は、雰囲気が互いに異なるプ
ロセスにより堆積される。たとえばシリコン酸化物層
は、ドライ酸化プロセスとウエット酸化プロセスのいず
れかにより堆積される。このドライ酸化プロセスは、高
純度の乾燥した酸素を熱せられたシリコン製基板の表面
に供給することにより行われる。このようにしてシリコ
ン酸化物フィルムがシリコン製基板の表面上に形成され
る。一方ウエット酸化プロセスは、シリコン製基板の表
面に水蒸気を含むホットキャリアガスを供給することに
より行われる。このプロセスによりシリコン製基板の表
面上にシリコン酸化物フィルムが形成される。
【0003】乾燥酸素の雰囲気で、塩素またはフッ素の
いずれかが存在することにより、酸化速度が加速される
ことが知られている。塩素を含む化合物(例;HCl,
Cl 2,CCl4,C2HCl3,CH2Cl2,C2H3Cl
3)あるいは塩素以外のハロゲン原子を含む化合物のも
とでの酸化雰囲気中でシリコン酸化物フィルムを形成す
ることにより、ドライ酸化方法のみにより提供される酸
化物フィルムよりも厚いシリコン酸化物フィルムが形成
できることが知られている。この点に関してはフッ素は
塩素よりもより遙かに効率的である。通常、塩素は全酸
素フローのppm(百万分の1)のオーダーで追加する
だけで、酸化速度に顕著な影響を与えることができる。
いずれかが存在することにより、酸化速度が加速される
ことが知られている。塩素を含む化合物(例;HCl,
Cl 2,CCl4,C2HCl3,CH2Cl2,C2H3Cl
3)あるいは塩素以外のハロゲン原子を含む化合物のも
とでの酸化雰囲気中でシリコン酸化物フィルムを形成す
ることにより、ドライ酸化方法のみにより提供される酸
化物フィルムよりも厚いシリコン酸化物フィルムが形成
できることが知られている。この点に関してはフッ素は
塩素よりもより遙かに効率的である。通常、塩素は全酸
素フローのppm(百万分の1)のオーダーで追加する
だけで、酸化速度に顕著な影響を与えることができる。
【0004】
【発明が解決しようとする課題】しかし、従来のプロセ
スは、十分な酸化物層を形成するためにアニールプロセ
スのような余分なプロセスが必要とされる。更にまた従
来の方法は、一回の酸化物成長ステップの間、フィール
ド酸化物領域とゲート酸化物領域の両方の成長ができな
い。本発明は、このような従来の方法の欠点を解決する
ものである。したがって本発明の目的は、比較的簡単な
プロセスで十分な酸化物層を形成させる方法を提供する
ことである。
スは、十分な酸化物層を形成するためにアニールプロセ
スのような余分なプロセスが必要とされる。更にまた従
来の方法は、一回の酸化物成長ステップの間、フィール
ド酸化物領域とゲート酸化物領域の両方の成長ができな
い。本発明は、このような従来の方法の欠点を解決する
ものである。したがって本発明の目的は、比較的簡単な
プロセスで十分な酸化物層を形成させる方法を提供する
ことである。
【0005】本発明は、シリコンの酸化に関し、特にフ
ッ素をシリコン格子内に注入して、その後、通常の熱酸
化プロセスにより酸化領域を形成することにより、シリ
コン製酸化物領域を形成する。その後、酸化物成長プロ
セスは、ドライ酸化プロセスあるいはウエット雰囲気の
酸化プロセスのような熱酸化プロセスである。
ッ素をシリコン格子内に注入して、その後、通常の熱酸
化プロセスにより酸化領域を形成することにより、シリ
コン製酸化物領域を形成する。その後、酸化物成長プロ
セスは、ドライ酸化プロセスあるいはウエット雰囲気の
酸化プロセスのような熱酸化プロセスである。
【0006】酸化物の成長は、基板内に注入されるフッ
素の量と、フッ素が注入される深さと、フッ素が注入さ
れるエネルギーに依存する。本発明の方法により、フッ
素注入を細かく制御することにより、同時に異なる厚さ
の酸化物の成長が可能となる。
素の量と、フッ素が注入される深さと、フッ素が注入さ
れるエネルギーに依存する。本発明の方法により、フッ
素注入を細かく制御することにより、同時に異なる厚さ
の酸化物の成長が可能となる。
【0007】
【発明の実施の形態】本明細書で使用される用語「ウエ
ハまたは基板」は、露出したシリコン表面を有するシリ
コン系の構造体、あるいはシリコンをベースにした層を
含む。ウエハと基板は、シリコンオン絶縁層(silicon
−on insulator;SOI)と、シリコンオンサファイア
(silicon−on sapphire;SOS)と、ドープあるいは
非ドープの半導体とベース半導体形成にサポートされた
シリコンのエピタキシャル層と、あるいは他の半導体構
造とを含む。この半導体は、かならずしもシリコンをベ
ースにしたもである必要はない。半導体は、Si−G
e,Ge,Ge−Asでもよい。本明細書においてウエ
ハまたは基板を例にした場合には、前のプロセスのステ
ップを用いて、ベースの半導体内に領域あるいは接合領
域を形成している。
ハまたは基板」は、露出したシリコン表面を有するシリ
コン系の構造体、あるいはシリコンをベースにした層を
含む。ウエハと基板は、シリコンオン絶縁層(silicon
−on insulator;SOI)と、シリコンオンサファイア
(silicon−on sapphire;SOS)と、ドープあるいは
非ドープの半導体とベース半導体形成にサポートされた
シリコンのエピタキシャル層と、あるいは他の半導体構
造とを含む。この半導体は、かならずしもシリコンをベ
ースにしたもである必要はない。半導体は、Si−G
e,Ge,Ge−Asでもよい。本明細書においてウエ
ハまたは基板を例にした場合には、前のプロセスのステ
ップを用いて、ベースの半導体内に領域あるいは接合領
域を形成している。
【0008】図1において基板100は、パターン化層
110を有し、そしてこのパターン化層110は、好ま
しくはフォトレジストマスクでフィールド酸化物領域1
20(図2)が形成される領域を基板100内に形成す
る。フッ素が矢印115に示されたように、基板100
の表面内に注入される。好ましくはフッ素原子は、イオ
ン注入により基板100の表面内に注入されて、フッ素
注入領域112を形成する。このフッ素原子は、従来の
注入装置(たとえばイオン注入装置)により注入され
る。
110を有し、そしてこのパターン化層110は、好ま
しくはフォトレジストマスクでフィールド酸化物領域1
20(図2)が形成される領域を基板100内に形成す
る。フッ素が矢印115に示されたように、基板100
の表面内に注入される。好ましくはフッ素原子は、イオ
ン注入により基板100の表面内に注入されて、フッ素
注入領域112を形成する。このフッ素原子は、従来の
注入装置(たとえばイオン注入装置)により注入され
る。
【0009】フッ素原子は、基板100内に注入される
が、その量は1×1011原子/cm 2ないし5×1016
原子/cm2、さらに好ましくは5×1012原子/cm2
ないし7×1015原子/cm2である。フッ素原子は、
1KeVないし1MeVのエネルギー、好ましくは10
KeVないし50KeVのエネルギーで注入される。注
入されるフッ素原子の量と注入エネルギーで注入深さが
決定される。これらの3つのファクター(すなわち注入
量、注入深さ、注入エネルギー)は、フィールド酸化物
領域120の成長量に影響を及ぼす。
が、その量は1×1011原子/cm 2ないし5×1016
原子/cm2、さらに好ましくは5×1012原子/cm2
ないし7×1015原子/cm2である。フッ素原子は、
1KeVないし1MeVのエネルギー、好ましくは10
KeVないし50KeVのエネルギーで注入される。注
入されるフッ素原子の量と注入エネルギーで注入深さが
決定される。これらの3つのファクター(すなわち注入
量、注入深さ、注入エネルギー)は、フィールド酸化物
領域120の成長量に影響を及ぼす。
【0010】パターン化層110を取り除き、基板10
0のフッ素注入領域112をその後酸化処理して、フィ
ールド酸化物領域120とゲート酸化物層125を成長
させる(図2)。フィールド酸化物領域120の厚さ
は、1,000Åから10,000Åの範囲である。ゲ
ート酸化物層125の厚さは、20Åから1,000Å
の範囲であり、好ましくは50Åから500Åの範囲で
ある。フィールド酸化物領域120とゲート酸化物層1
25のフッ素の量は、1×109原子/cm2から5×1
014原子/cm2の範囲であり、好ましくは5×1010
原子/cm2から7×1013原子/cm2の範囲である。
0のフッ素注入領域112をその後酸化処理して、フィ
ールド酸化物領域120とゲート酸化物層125を成長
させる(図2)。フィールド酸化物領域120の厚さ
は、1,000Åから10,000Åの範囲である。ゲ
ート酸化物層125の厚さは、20Åから1,000Å
の範囲であり、好ましくは50Åから500Åの範囲で
ある。フィールド酸化物領域120とゲート酸化物層1
25のフッ素の量は、1×109原子/cm2から5×1
014原子/cm2の範囲であり、好ましくは5×1010
原子/cm2から7×1013原子/cm2の範囲である。
【0011】本発明の他の実施例においては、第2のパ
ターン化層(図示せず)が基板100の上に形成され、
フッ素が基板100内に注入されて基板100の選択さ
れた領域にゲート酸化物層125が成長する。
ターン化層(図示せず)が基板100の上に形成され、
フッ素が基板100内に注入されて基板100の選択さ
れた領域にゲート酸化物層125が成長する。
【0012】図3において基板200は、パターン化層
210を有し、そしてこのパターン化層210は、好ま
しくはフォトレジストマスクでフィールド酸化物領域2
20が形成される領域を基板200内に形成する。フッ
素が矢印215に示されたように基板200の表面内に
注入される。好ましくはフッ素原子は、イオン注入によ
り基板200の表面内に注入される。
210を有し、そしてこのパターン化層210は、好ま
しくはフォトレジストマスクでフィールド酸化物領域2
20が形成される領域を基板200内に形成する。フッ
素が矢印215に示されたように基板200の表面内に
注入される。好ましくはフッ素原子は、イオン注入によ
り基板200の表面内に注入される。
【0013】フッ素原子は、基板200内に注入される
がその量は1×1011原子/cm2ないし5×1016原
子/cm2、さらに好ましくは5×1012原子/cm2な
いし7×1015原子/cm2である。フッ素原子は、1
KeVから1MeVのエネルギー、好ましくは10Ke
Vから50KeVのエネルギーで注入される。注入され
るフッ素原子の量と注入エネルギーで、注入深さが決定
される。
がその量は1×1011原子/cm2ないし5×1016原
子/cm2、さらに好ましくは5×1012原子/cm2な
いし7×1015原子/cm2である。フッ素原子は、1
KeVから1MeVのエネルギー、好ましくは10Ke
Vから50KeVのエネルギーで注入される。注入され
るフッ素原子の量と注入エネルギーで、注入深さが決定
される。
【0014】図4においてパターン化層210が除去さ
れる。第2パターン化層211がフッ素注入領域212
の上の基板上に形成される。フッ素が矢印215に示す
ようにパターン化層210の表面(217)内に注入さ
れる。フッ素原子がイオン注入により、基板200の表
面内に注入するのが好ましい。フッ素原子は、基板20
0内に注入されるが、その量は1×1011原子/cm2
ないし5×1016原子/cm2、さらに好ましくは5×
1012原子/cm2ないし7×1015原子/cm 2であ
る。しかし、ゲート酸化物層225(図5)を形成する
ためのフッ素注入は低レベルで行われ、フィールド酸化
物領域220を形成するためのフッ素注入よりも浅い。
れる。第2パターン化層211がフッ素注入領域212
の上の基板上に形成される。フッ素が矢印215に示す
ようにパターン化層210の表面(217)内に注入さ
れる。フッ素原子がイオン注入により、基板200の表
面内に注入するのが好ましい。フッ素原子は、基板20
0内に注入されるが、その量は1×1011原子/cm2
ないし5×1016原子/cm2、さらに好ましくは5×
1012原子/cm2ないし7×1015原子/cm 2であ
る。しかし、ゲート酸化物層225(図5)を形成する
ためのフッ素注入は低レベルで行われ、フィールド酸化
物領域220を形成するためのフッ素注入よりも浅い。
【0015】第2パターン化層211を取り除き、基板
200のフッ素注入領域212,注入領域217をその
後酸化処理して、フィールド酸化物領域220とゲート
酸化物層225を成長させる(図5)。フィールド酸化
物領域220の厚さは、1,000Åから10,000
Åの範囲である。ゲート酸化物層225の厚さは、20
Åから1,000Åの範囲であり、好ましくは50Åか
ら500Åの範囲である。フィールド酸化物領域220
とゲート酸化物層225のフッ素の量は、1×109原
子/cm2から5×1014原子/cm2の範囲であり、好
ましくは5×1010原子/cm2から7×1013原子/
cm2の範囲である。
200のフッ素注入領域212,注入領域217をその
後酸化処理して、フィールド酸化物領域220とゲート
酸化物層225を成長させる(図5)。フィールド酸化
物領域220の厚さは、1,000Åから10,000
Åの範囲である。ゲート酸化物層225の厚さは、20
Åから1,000Åの範囲であり、好ましくは50Åか
ら500Åの範囲である。フィールド酸化物領域220
とゲート酸化物層225のフッ素の量は、1×109原
子/cm2から5×1014原子/cm2の範囲であり、好
ましくは5×1010原子/cm2から7×1013原子/
cm2の範囲である。
【0016】窒化物マスキング層を使用せずに1回の酸
化プロセスを用いることにより、本発明では、ゲート酸
化物層とフィールド酸化層を同時に成長させることがで
きる。
化プロセスを用いることにより、本発明では、ゲート酸
化物層とフィールド酸化層を同時に成長させることがで
きる。
【0017】本発明のプロセスを用いて、異なる厚さを
有するゲート酸化物層を形成でき、これにより図6−9
に示すような回路の異なる部分に対し、異なる電圧で動
作する回路が形成できる。絶縁領域は、前述した処理プ
ロセスの前に、これらの図に示されたデバイスに形成さ
れる。
有するゲート酸化物層を形成でき、これにより図6−9
に示すような回路の異なる部分に対し、異なる電圧で動
作する回路が形成できる。絶縁領域は、前述した処理プ
ロセスの前に、これらの図に示されたデバイスに形成さ
れる。
【0018】図6において、本発明により異なる厚さを
有するゲート酸化物領域を形成するために第1マスク3
01が基板300の上に形成され、フッ素が第1マスク
301の開口を介して、所定のドーズ量とエネルギーレ
ベルでもって矢印315に示すように注入され、フッ素
注入領域312が形成される。この第1マスク301を
除去して、その後第2マスク302を形成し、その後フ
ッ素を第2マスク302の開口内に所定のドーズ量とエ
ネルギーレベルでもって矢印315で示すように注入し
て、図7に示すフッ素注入領域313を形成する。フッ
素注入のドーズ量と注入エネルギーと注入深さは、基板
300の上に成長するフィールド酸化物層の厚さに依存
して変わる。本明細書においては2つのマスクとそれに
対応してフッ素注入領域が示されているが、これ以外の
数のマスク、あるいはフッ素注入のドーズ量と深さの範
囲は、本発明により選択することができる。
有するゲート酸化物領域を形成するために第1マスク3
01が基板300の上に形成され、フッ素が第1マスク
301の開口を介して、所定のドーズ量とエネルギーレ
ベルでもって矢印315に示すように注入され、フッ素
注入領域312が形成される。この第1マスク301を
除去して、その後第2マスク302を形成し、その後フ
ッ素を第2マスク302の開口内に所定のドーズ量とエ
ネルギーレベルでもって矢印315で示すように注入し
て、図7に示すフッ素注入領域313を形成する。フッ
素注入のドーズ量と注入エネルギーと注入深さは、基板
300の上に成長するフィールド酸化物層の厚さに依存
して変わる。本明細書においては2つのマスクとそれに
対応してフッ素注入領域が示されているが、これ以外の
数のマスク、あるいはフッ素注入のドーズ量と深さの範
囲は、本発明により選択することができる。
【0019】図8において第2マスク302を除去し
て、基板300のフッ素注入領域312とフッ素注入領
域313をその後従来の熱酸化プロセスにより酸化し
て、異なる厚さのゲート酸化物領域320、ゲート酸化
物領域325を形成する。このゲート酸化物領域320
とゲート酸化物領域325をその後パターン化してエッ
チングして図9に示すデバイスを得る。このゲート酸化
物領域320、ゲート酸化物領域325の厚さは、20
Åないし1,000Åの範囲であり、好ましくは50Å
から500Åの範囲であり、そしてフッ素の量は、1×
109原子/cm2から5×1014原子/cm2の範囲で
あり、好ましくは5×1010原子/cm2から7×10
13原子/cm2の範囲である。さらにこれ以外のプロセ
ス、たとえばソース/ドレーン領域の形成、さらに別の
層の堆積が集積回路デバイスを形成するために行われ
る。
て、基板300のフッ素注入領域312とフッ素注入領
域313をその後従来の熱酸化プロセスにより酸化し
て、異なる厚さのゲート酸化物領域320、ゲート酸化
物領域325を形成する。このゲート酸化物領域320
とゲート酸化物領域325をその後パターン化してエッ
チングして図9に示すデバイスを得る。このゲート酸化
物領域320、ゲート酸化物領域325の厚さは、20
Åないし1,000Åの範囲であり、好ましくは50Å
から500Åの範囲であり、そしてフッ素の量は、1×
109原子/cm2から5×1014原子/cm2の範囲で
あり、好ましくは5×1010原子/cm2から7×10
13原子/cm2の範囲である。さらにこれ以外のプロセ
ス、たとえばソース/ドレーン領域の形成、さらに別の
層の堆積が集積回路デバイスを形成するために行われ
る。
【0020】本発明は、異なる厚さを有するゲート酸化
物層、あるいは他の酸化物層を生成する従来の方法を改
善する。従来の方法は、何回もの酸化ステップを用いて
不要な酸化物を酸化物ステップの間でウエットケミカル
エッチングを用いて除去している。これらの従来のプロ
セスでは、酸化物層の厚さを制御することが難しく、そ
して所望の厚さの間の差を調節することが困難であっ
た。別のアプローチは、1回の酸化ステップを用いて窒
素注入により選択された領域の酸化を遅らせることであ
る。本発明は、これら従来の酸化プロセスの欠点を改善
し、異なる厚さを有するゲート酸化物を形成することが
できる。
物層、あるいは他の酸化物層を生成する従来の方法を改
善する。従来の方法は、何回もの酸化ステップを用いて
不要な酸化物を酸化物ステップの間でウエットケミカル
エッチングを用いて除去している。これらの従来のプロ
セスでは、酸化物層の厚さを制御することが難しく、そ
して所望の厚さの間の差を調節することが困難であっ
た。別のアプローチは、1回の酸化ステップを用いて窒
素注入により選択された領域の酸化を遅らせることであ
る。本発明は、これら従来の酸化プロセスの欠点を改善
し、異なる厚さを有するゲート酸化物を形成することが
できる。
【0021】本発明の具体的実施例を示す。(100)
方位で125mmの直径を有するシリコンウエハを公称
1015原子/cm2のレベルのボロンでドーピングし、
P導電型の基板を得た。このウエハを次の表1に示すよ
うな5×1012原子/cm2から7×1015原子/cm2
の注入レベルでF+を注入した。この例の注入エネルギ
ーは、10〜50KeVの間であった。
方位で125mmの直径を有するシリコンウエハを公称
1015原子/cm2のレベルのボロンでドーピングし、
P導電型の基板を得た。このウエハを次の表1に示すよ
うな5×1012原子/cm2から7×1015原子/cm2
の注入レベルでF+を注入した。この例の注入エネルギ
ーは、10〜50KeVの間であった。
【0022】 表 1 ---------------------------------------------------------------------- 注入元素 ドーピングレベル ゲート酸化物の厚さ (イオン/cm2) (Å) ---------------------------------------------------------------------- フッ素 7×1015 162.86 フッ素 7×1015 163.17 フッ素 5×1015 169.29 フッ素 5×1015 169.19 フッ素 1×1015 134.21 フッ素 1×1015 134.45 コントロール コントロール 129.94 コントロール コントロール 130.13 シリコン 1×1015 131.81 シリコン 1×1015 132.17 シリコン 5×1015 133.12 シリコン 5×1015 132.96 ----------------------------------------------------------------------
【0023】フッ素を様々なレベルで注入したウエハ
を、上記の導電型を形成するために、ボロンを注入した
だけのコントロールウエハとともに2つのプロセスのう
ちの一方のプロセスで酸化した。第1のプロセスは、未
注入ウエハ上に850℃で98%の酸素と2%のHCl
の雰囲気を有し、125Åの酸化物層を成長するために
用いられた従来のプロセスである。第2のプロセスは、
750℃の温度で100%の酸素雰囲気を用いた。
を、上記の導電型を形成するために、ボロンを注入した
だけのコントロールウエハとともに2つのプロセスのう
ちの一方のプロセスで酸化した。第1のプロセスは、未
注入ウエハ上に850℃で98%の酸素と2%のHCl
の雰囲気を有し、125Åの酸化物層を成長するために
用いられた従来のプロセスである。第2のプロセスは、
750℃の温度で100%の酸素雰囲気を用いた。
【0024】表1の結果からフッ素を注入したウエハ
は、コントロールウエハよりも成長速度が明らかに速か
った。実際、フッ素が注入されたウエハは、コントロー
ルウエハよりも40Å以上の酸化物の厚さが得られた。
更にまたフッ素を注入したウエハは、シリコンイオンを
注入したウエハよりも遙かに大きな酸化物成長速度が得
られた。これらの結果の意味しているところは、フッ素
ドーパントは、シリコン製基板の格子間にドーパントが
存在するだけでは酸化物の予測できない成長の助けにな
る。
は、コントロールウエハよりも成長速度が明らかに速か
った。実際、フッ素が注入されたウエハは、コントロー
ルウエハよりも40Å以上の酸化物の厚さが得られた。
更にまたフッ素を注入したウエハは、シリコンイオンを
注入したウエハよりも遙かに大きな酸化物成長速度が得
られた。これらの結果の意味しているところは、フッ素
ドーパントは、シリコン製基板の格子間にドーパントが
存在するだけでは酸化物の予測できない成長の助けにな
る。
【0025】これらの条件の下で行われた最大の差は、
F+の20KeVと1×1015原子/cm2のドーズ量で
あり、その成長の割合は、28%であった。Secon
dary Ion Mass Spectroscop
y(SIMS)によるフッ素のプロファイルは、高い注
入エネルギーにおいて、特に注入されたドーズ量の1%
だけが酸化物層内に存在している。かくして、これらの
結果に基づいてドーズ量、エネルギー量および酸素条件
の最適化は、最大900%の酸化物の差が得られた。こ
れらの本発明の技術は、さらに窒化物の注入とともに用
いて、窒素注入領域における酸化物成長を阻止するのに
用いられ、そしてさらに酸化物の成長の差を広げること
ができる。
F+の20KeVと1×1015原子/cm2のドーズ量で
あり、その成長の割合は、28%であった。Secon
dary Ion Mass Spectroscop
y(SIMS)によるフッ素のプロファイルは、高い注
入エネルギーにおいて、特に注入されたドーズ量の1%
だけが酸化物層内に存在している。かくして、これらの
結果に基づいてドーズ量、エネルギー量および酸素条件
の最適化は、最大900%の酸化物の差が得られた。こ
れらの本発明の技術は、さらに窒化物の注入とともに用
いて、窒素注入領域における酸化物成長を阻止するのに
用いられ、そしてさらに酸化物の成長の差を広げること
ができる。
【図面の簡単な説明】
【図1】本発明の製造実施例による製造プロセスの中間
段階における半導体ウエハの断面図
段階における半導体ウエハの断面図
【図2】図1に示した半導体ウエハをその後の処理段階
における断面図
における断面図
【図3】本発明の第2実施例による製造プロセスの中間
段階における半導体ウエハの断面図
段階における半導体ウエハの断面図
【図4】図3に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図5】図4に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図6】本発明の第3実施例により、ゲート酸化物層の
厚さを変化させる半導体ウエハの製造段階の断面図
厚さを変化させる半導体ウエハの製造段階の断面図
【図7】図6に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図8】図7に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図9】図8に示した半導体ウエハのその後の処理段階
における断面図
における断面図
100,200,300 基板 110,210 パターン化層 112,212,312 フッ素注入領域 115,215,315 矢印 120,220 フィールド酸化物領域 125,225 ゲート酸化物層 211 第2パターン化層 217 注入領域 301 第1マスク 302 第2マスク 313 フッ素注入領域 320 ゲート酸化物領域 325 ゲート酸化物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/088 (71)出願人 596077259 600 Mountain Avenue, Murray Hill, New Je rsey 07974−0636U.S.A. (72)発明者 ダニエル ジョセフ マッキー アメリカ合衆国、18103 ペンシルバニア、 アレンタウン、ヘッジロウ ドライブ 4858 (72)発明者 チャールズ ウォルター ピアース アメリカ合衆国、18049 ペンシルバニア、 エマウス、サウス 12th ストリート 410
Claims (45)
- 【請求項1】 (A) フッ素を材料層内に注入する
ステップと(B) 前記材料層を熱処理して、酸化物層
を形成するステップと、を有することを特徴とするある
材料層の上に酸化物を形成する方法。 - 【請求項2】 前記フッ素は、イオン注入により注入さ
れることを特徴とする請求項1記載の方法。 - 【請求項3】 前記フッ素の注入量は、1×1011原子
/cm2から5×1016原子/cm2の範囲であることを
特徴とする請求項2記載の方法。 - 【請求項4】 前記フッ素の注入量は、5×1012原子
/cm2から7×1015原子/cm2の範囲であることを
特徴とする請求項2記載の方法。 - 【請求項5】 前記フッ素の注入エネルギーは、1Ke
Vから1MeVの範囲であることを特徴とする請求項2
記載の方法。 - 【請求項6】 前記フッ素の注入エネルギーは、10K
eVから50KeVの範囲であることを特徴とする請求
項2記載の方法。 - 【請求項7】 前記材料層は、シリコン製基板であるこ
とを特徴とする請求項1記載の方法。 - 【請求項8】 前記(B)のステップは、ドライ乾燥雰
囲気またはウエット雰囲気で行われる熱酸化プロセスで
あることを特徴とする請求項1記載の方法。 - 【請求項9】 前記材料層の複数の領域に、異なる量の
フッ素が注入され、その結果、複数の異なる厚さの酸化
物層が形成されることを特徴とする請求項1記載の方
法。 - 【請求項10】 (A) パターン化層を有する基板
を用意するステップと、 (B) 前記パターン化層の開口を介して、前記基板内
にフッ素を注入するステップと、 (C) 前記パターン化層を除去するステップと、 (D) 前記基板を熱処理して、酸化物層を形成するス
テップと、を有することを特徴とする基板上に酸化物層
を選択的に形成する方法。 - 【請求項11】 前記フッ素は、イオン注入により注入
されることを特徴とする請求項10記載の方法。 - 【請求項12】 前記フッ素の注入量は、1×1011原
子/cm2から5×1016原子/cm2の範囲であること
を特徴とする請求項11記載の方法。 - 【請求項13】 前記フッ素の注入量は、5×1012原
子/cm2から7×1015原子/cm2の範囲であること
を特徴とする請求項11記載の方法。 - 【請求項14】 前記フッ素の注入エネルギーは、1K
eVから1MeVの範囲であることを特徴とする請求項
11記載の方法。 - 【請求項15】 前記フッ素の注入エネルギーは、10
KeVから50KeVの範囲であることを特徴とする請
求項11記載の方法。 - 【請求項16】 前記材料層は、シリコン製基板である
ことを特徴とする請求項10記載の方法。 - 【請求項17】 前記熱処理は、ドライ乾燥雰囲気また
はウエット雰囲気で行われる熱酸化プロセスであること
を特徴とする請求項10記載の方法。 - 【請求項18】 前記酸化物は、絶縁領域であることを
特徴とする請求項10記載の方法。 - 【請求項19】 前記酸化物は、ゲート酸化物層である
ことを特徴とする請求項10記載の方法。 - 【請求項20】 前記材料層の複数の領域に、異なる量
のフッ素が注入され、 その結果、複数の異なる厚さの酸化物層が形成されるこ
とを特徴とする請求項10記載の方法。 - 【請求項21】 (A) 第1パターン化層を有する
基板を用意するステップと、 (B) 前記第1パターン化層の開口を介して、前記基
板内にフッ素を注入するステップと、 (C) 前記第1パターン化層を除去するステップと、 (D) 前記基板を熱処理して、絶縁領域を形成するス
テップと、 (E) 前記基板を熱処理して、ゲート酸化物層を形成
するステップと、を有することを特徴とする基板上に絶
縁領域とゲート酸化物層とを形成する方法。 - 【請求項22】 前記フッ素は、イオン注入により注入
されることを特徴とする請求項21記載の方法。 - 【請求項23】 前記フッ素の注入量は、1×1011原
子/cm2から5×1016原子/cm2の範囲であること
を特徴とする請求項22記載の方法。 - 【請求項24】 前記フッ素の注入量は、5×1012原
子/cm2から7×1015原子/cm2の範囲であること
を特徴とする請求項22記載の方法。 - 【請求項25】 前記フッ素の注入エネルギーは、1K
eVから1MeVの範囲であることを特徴とする請求項
22記載の方法。 - 【請求項26】 前記フッ素の注入エネルギーは、10
KeVから50KeVの範囲であることを特徴とする請
求項22記載の方法。 - 【請求項27】 前記材料層は、シリコン製基板である
ことを特徴とする請求項21記載の方法。 - 【請求項28】 (F) 前記絶縁領域を形成した
後、前記基板上に第2パターン化層を形成するステップ
と、 (G) フッ素を前記基板内に注入するステップと、 (H) ゲート酸化物層を形成するステップと、をさら
に有することを特徴とする請求項21記載の方法。 - 【請求項29】 前記フッ素の注入量は、5×1012原
子/cm2から7×1015原子/cm2の範囲であること
を特徴とする請求項28記載の方法。 - 【請求項30】 前記フッ素の注入エネルギーは、10
KeVから50KeVの範囲であることを特徴とする請
求項29記載の方法。 - 【請求項31】 前記ゲート酸化物層は、異なる厚さの
複数のゲート酸化物層を有し、 前記複数のゲート酸化物層は、異なるレベルのフッ素が
注入されていることを特徴とする請求項29記載の方
法。 - 【請求項32】 前記ゲート酸化物層は、異なる厚さの
複数のゲート酸化物層を有し、 前記複数のゲート酸化物層は、異なるレベルのフッ素が
注入されていることを特徴とする請求項21記載の方
法。 - 【請求項33】 前記熱処理は、ドライ乾燥雰囲気また
はウエット雰囲気で行われる熱酸化プロセスであること
を特徴とする請求項21記載の方法。 - 【請求項34】 (I) 前記基板を1回目の熱処
理をして絶縁領域を形成するステップと、 (J) 前記基板をその後熱処理してゲート酸化物層を
形成するステップとをさらに有することを特徴とする請
求項21記載の方法。 - 【請求項35】 (A) 第1パターン化層を有する
基板を用意するステップと、 (B) 前記第1パターン化層の開口を介して、前記基
板内にフッ素を注入するステップと、 (C) 前記第1パターン化層を除去するステップと、 (D) 前記基板上に第2パターン化層を形成するステ
ップと、 (E) 前記第2パターン化層の開口を介して、前記基
板内にフッ素を注入するステップと、 (F) 前記第2パターン化層を除去するステップと、 (G) 前記基板を熱処理して、フッ素が注入された領
域に絶縁領域とゲート酸化物層を同時に成長させるステ
ップとを有することを特徴とする絶縁領域とゲート酸化
物層を基板上に形成する方法。 - 【請求項36】 前記第1パターン層は、前記絶縁領域
を形成することを特徴とする請求項35記載の方法。 - 【請求項37】 前記フッ素は、イオン注入により注入
されることを特徴とする請求項35記載の方法。 - 【請求項38】 記フッ素の注入量は、1×1011原子
/cm2から5×1016原子/cm2の範囲であることを
特徴とする請求項37記載の方法。 - 【請求項39】 前記フッ素の注入量は、5×1012原
子/cm2から7×1015原子/cm2の範囲であること
を特徴とする請求項37記載の方法。 - 【請求項40】 前記フッ素の注入エネルギーは、1K
eVから1MeVの範囲であることを特徴とする請求項
37記載の方法。 - 【請求項41】 前記フッ素の注入エネルギーは、10
KeVから50KeVの範囲であることを特徴とする請
求項37記載の方法。 - 【請求項42】 前記基板は、シリコン製基板であるこ
とを特徴とする請求項35記載の方法。 - 【請求項43】 前記熱処理は、ドライ乾燥雰囲気また
はウエット雰囲気で行われる熱酸化プロセスであること
を特徴とする請求項35記載の方法。 - 【請求項44】 (A) フッ素を前記材料層に第1
レベルで注入するステップと、 (B) フッ素を前記材料層に第2レベルで注入するス
テップと、 (C) 前記材料層を熱処理して、酸化物層を形成する
ステップとを有し、 前記酸化物層は、異なる厚さの前記材料層酸化すること
により形成されることを特徴とする材料層の上に異なる
厚さの酸化物層を形成する方法。 - 【請求項45】 前記第1レベルは、前記第2レベルよ
りも高いことを特徴とする請求項45記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/311,631 US6358865B2 (en) | 1999-05-14 | 1999-05-14 | Oxidation of silicon using fluorine implant |
US09/311631 | 1999-05-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000353699A true JP2000353699A (ja) | 2000-12-19 |
Family
ID=23207764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000142467A Pending JP2000353699A (ja) | 1999-05-14 | 2000-05-15 | ある材料層の上に酸化物を形成する方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6358865B2 (ja) |
EP (1) | EP1052686A3 (ja) |
JP (1) | JP2000353699A (ja) |
KR (1) | KR20010020828A (ja) |
TW (1) | TW463240B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6764959B2 (en) * | 2001-08-02 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Thermal compensation method for forming semiconductor integrated circuit microelectronic fabrication |
US6664120B1 (en) * | 2001-12-17 | 2003-12-16 | Cypress Semiconductor Corp. | Method and structure for determining a concentration profile of an impurity within a semiconductor layer |
US6544853B1 (en) * | 2002-01-18 | 2003-04-08 | Infineon Technologies Ag | Reduction of negative bias temperature instability using fluorine implantation |
US6780730B2 (en) * | 2002-01-31 | 2004-08-24 | Infineon Technologies Ag | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation |
US20040110429A1 (en) * | 2002-07-26 | 2004-06-10 | Eberhard Wizgall | Integrated intake manifold and heat exchanger |
US6703322B2 (en) * | 2002-08-05 | 2004-03-09 | Macronix International Co. Ltd. | Method of forming multiple oxide layers with different thicknesses in a linear nitrogen doping process |
TWI223408B (en) * | 2003-05-09 | 2004-11-01 | Nanya Technology Corp | Trench type capacitor formation method |
US20080254642A1 (en) * | 2007-04-16 | 2008-10-16 | United Microelectronics Corp. | Method of fabricating gate dielectric layer |
US20090065820A1 (en) * | 2007-09-06 | 2009-03-12 | Lu-Yang Kao | Method and structure for simultaneously fabricating selective film and spacer |
US8232605B2 (en) * | 2008-12-17 | 2012-07-31 | United Microelectronics Corp. | Method for gate leakage reduction and Vt shift control and complementary metal-oxide-semiconductor device |
US8394688B2 (en) | 2011-06-27 | 2013-03-12 | United Microelectronics Corp. | Process for forming repair layer and MOS transistor having repair layer |
US8741784B2 (en) | 2011-09-20 | 2014-06-03 | United Microelectronics Corp. | Process for fabricating semiconductor device and method of fabricating metal oxide semiconductor device |
US9634083B2 (en) | 2012-12-10 | 2017-04-25 | United Microelectronics Corp. | Semiconductor structure and process thereof |
US11202721B2 (en) * | 2017-09-29 | 2021-12-21 | Johnson & Johnson Consumer Inc. | Extensible dressings |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07240409A (ja) * | 1994-02-28 | 1995-09-12 | Fuji Electric Co Ltd | 炭化珪素半導体素子の製造方法 |
JPH09237784A (ja) * | 1996-02-29 | 1997-09-09 | Sanyo Electric Co Ltd | 素子分離方法 |
JPH1064898A (ja) * | 1996-08-16 | 1998-03-06 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5585068A (en) * | 1978-12-21 | 1980-06-26 | Sony Corp | Preparation of semiconductor device |
JPS62177930A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体基板の高速酸化法 |
US4743563A (en) * | 1987-05-26 | 1988-05-10 | Motorola, Inc. | Process of controlling surface doping |
JPH03163876A (ja) * | 1989-11-22 | 1991-07-15 | Hitachi Ltd | 半導体装置 |
JPH0574762A (ja) * | 1991-09-17 | 1993-03-26 | Oki Electric Ind Co Ltd | 絶縁膜形成方法 |
JP3453764B2 (ja) * | 1992-02-04 | 2003-10-06 | 富士通株式会社 | 半導体装置の製造方法 |
US5614421A (en) * | 1994-03-11 | 1997-03-25 | United Microelectronics Corp. | Method of fabricating junction termination extension structure for high-voltage diode devices |
KR0136935B1 (ko) * | 1994-04-21 | 1998-04-24 | 문정환 | 메모리 소자의 제조방법 |
KR0136932B1 (ko) * | 1994-07-30 | 1998-04-24 | 문정환 | 반도체 소자 및 그의 제조방법 |
US5480828A (en) * | 1994-09-30 | 1996-01-02 | Taiwan Semiconductor Manufacturing Corp. Ltd. | Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process |
JPH0955380A (ja) * | 1995-08-11 | 1997-02-25 | Ricoh Co Ltd | Mos型半導体装置の製造方法 |
US5672521A (en) * | 1995-11-21 | 1997-09-30 | Advanced Micro Devices, Inc. | Method of forming multiple gate oxide thicknesses on a wafer substrate |
US5937310A (en) * | 1996-04-29 | 1999-08-10 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
US5902128A (en) * | 1996-10-17 | 1999-05-11 | Micron Technology, Inc. | Process to improve the flow of oxide during field oxidation by fluorine doping |
KR100273281B1 (ko) * | 1998-02-27 | 2000-12-15 | 김영환 | 반도체 소자의 절연막 형성 방법 |
-
1999
- 1999-05-14 US US09/311,631 patent/US6358865B2/en not_active Expired - Lifetime
-
2000
- 2000-05-03 EP EP00303690A patent/EP1052686A3/en not_active Withdrawn
- 2000-05-10 KR KR1020000024883A patent/KR20010020828A/ko not_active Application Discontinuation
- 2000-05-12 TW TW089109148A patent/TW463240B/zh not_active IP Right Cessation
- 2000-05-15 JP JP2000142467A patent/JP2000353699A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07240409A (ja) * | 1994-02-28 | 1995-09-12 | Fuji Electric Co Ltd | 炭化珪素半導体素子の製造方法 |
JPH09237784A (ja) * | 1996-02-29 | 1997-09-09 | Sanyo Electric Co Ltd | 素子分離方法 |
JPH1064898A (ja) * | 1996-08-16 | 1998-03-06 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP1052686A2 (en) | 2000-11-15 |
TW463240B (en) | 2001-11-11 |
US20020001972A1 (en) | 2002-01-03 |
US6358865B2 (en) | 2002-03-19 |
KR20010020828A (ko) | 2001-03-15 |
EP1052686A3 (en) | 2001-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6593173B1 (en) | Low defect density, thin-layer, SOI substrates | |
US5196367A (en) | Modified field isolation process with no channel-stop implant encroachment | |
JP2000353699A (ja) | ある材料層の上に酸化物を形成する方法 | |
KR100718823B1 (ko) | 실리콘-게르마늄 트랜지스터 및 관련 방법들 | |
US4471524A (en) | Method for manufacturing an insulated gate field effect transistor device | |
JP2001326352A (ja) | ゲート酸化物の上側表面の窒化物形成により向上した信頼性を有する薄いゲート酸化物を形成してゲート酸化物の上側表面に窒素原子のバリヤを形成する方法及びその結果得られる製品 | |
JP2877104B2 (ja) | 半導体装置の製造方法 | |
KR100398041B1 (ko) | 반도체 소자의 에피 채널 형성 방법 | |
JPS63244776A (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 | |
TW478067B (en) | Semiconductor device and its manufacture method | |
JP2000357689A (ja) | 酸化物領域を有する集積回路デバイス | |
US6605846B2 (en) | Shallow junction formation | |
TW594914B (en) | Fabrication method for shallow trench isolation region | |
US6486064B1 (en) | Shallow junction formation | |
KR100508661B1 (ko) | 반도체 소자의 제조 방법 | |
WO1983004342A1 (en) | Method for manufacturing a semiconductor device | |
JP2004080028A (ja) | Mosトランジスタの製造方法 | |
KR100579973B1 (ko) | 반도체 소자의 제조 방법 | |
JPH0316150A (ja) | 半導体素子の製造方法 | |
KR100720405B1 (ko) | 반도체 소자의 제조방법 | |
JPH05175190A (ja) | 半導体装置の製造方法 | |
JPH07263436A (ja) | シリコン基板の酸化方法 | |
KR100824661B1 (ko) | 반도체 소자의 제조방법 | |
KR930001556B1 (ko) | 반도체 소자의 격리산화막 형성방법 | |
JPS6247122A (ja) | 半導体装置の製造方法 |