JP2000235365A - 表示装置の駆動回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ＴＦＴ液晶等の表示装置を多階調表示するた
めにデジタル映像データのビット数が増加しても素子数
の低減によりチップサイズを縮小することができ、テス
トコストを低減することができる表示装置の駆動回路を
提供する。 【解決手段】 表示装置の駆動回路には、複数の電圧を
発生する階調電圧発生回路６と、前記デジタル映像デー
タの最上位から１又は２以上のビットからなりビット数
が前記デジタル映像データのそれより少ない上位ビット
に関連付けて階調電圧発生回路６から供給された複数の
電圧から１の電圧を選択して出力する階調電圧選択回路
７及び８と、この階調電圧選択回路７及び８から出力さ
れた電圧のインピーダンス変換を行う演算増幅器と、前
記デジタル映像データの前記上位ビットを除いた下位ビ
ットに関連付けて前記演算増幅器から出力された電圧に
電圧上昇又は電圧降下を生じさせる電圧調整手段と、が
設けられている。
めにデジタル映像データのビット数が増加しても素子数
の低減によりチップサイズを縮小することができ、テス
トコストを低減することができる表示装置の駆動回路を
提供する。 【解決手段】 表示装置の駆動回路には、複数の電圧を
発生する階調電圧発生回路６と、前記デジタル映像デー
タの最上位から１又は２以上のビットからなりビット数
が前記デジタル映像データのそれより少ない上位ビット
に関連付けて階調電圧発生回路６から供給された複数の
電圧から１の電圧を選択して出力する階調電圧選択回路
７及び８と、この階調電圧選択回路７及び８から出力さ
れた電圧のインピーダンス変換を行う演算増幅器と、前
記デジタル映像データの前記上位ビットを除いた下位ビ
ットに関連付けて前記演算増幅器から出力された電圧に
電圧上昇又は電圧降下を生じさせる電圧調整手段と、が
設けられている。
Description
【０００１】
【発明の属する技術分野】本発明はＴＦＴ液晶表示装置
等に使用される表示装置の駆動回路に関し、特に、多階
調表示が可能な表示装置の駆動回路に関する。
等に使用される表示装置の駆動回路に関し、特に、多階
調表示が可能な表示装置の駆動回路に関する。
【０００２】
【従来の技術】近時、液晶表示装置の開発が盛んに行わ
れ、これに使用される駆動回路の開発も行われている。
例えば、S. Saito及びK. Kitamura（NEC Corp., Kanaga
wa, Japan）により「Society for Information Display
(SID) International symposium digest of technical
papers, volume XXVI（１９９５年発行）」の２５７乃
至２６０ページ目及びＦｉｇ．１に２４０出力６ビット
デジタル映像データの駆動回路が記載されている。図１
１は上記の文献に記載された従来の表示装置の駆動回路
を示すブロック図である。
れ、これに使用される駆動回路の開発も行われている。
例えば、S. Saito及びK. Kitamura（NEC Corp., Kanaga
wa, Japan）により「Society for Information Display
(SID) International symposium digest of technical
papers, volume XXVI（１９９５年発行）」の２５７乃
至２６０ページ目及びＦｉｇ．１に２４０出力６ビット
デジタル映像データの駆動回路が記載されている。図１
１は上記の文献に記載された従来の表示装置の駆動回路
を示すブロック図である。
【０００３】従来の駆動回路には、スタートパルス信号
ＳＰ、スタートパルス信号の入出力方向を切替える切替
信号Ｒ／Ｌ及びクロック信号ＣＬＫが入力される８０ビ
ットシフトレジスタ回路５１が設けられている。なお、
スタートパルス信号ＳＰは、切替信号Ｒ／Ｌに基づいて
端子ＳＰＲ及びＳＰＬのいずれか１方に入力され、他方
から隣接する駆動回路に出力される。このシフトレジス
タ回路５１には、６ビット３出力分のデータＤ００乃至
Ｄ０５、Ｄ１０乃至Ｄ１５及びＤ２０乃至Ｄ２５が順次
格納されるデータレジスタ回路５２が接続されている。
このデータレジスタ回路５２には、ラッチ信号ＳＴＢが
入力されるデータラッチ回路５３が接続されている。ま
た、９値の階調電源電圧Ｖ０乃至Ｖ８を分圧して階調電
圧を出力する階調電圧発生回路５６が設けられており、
データラッチ回路５３から転送された映像データに関連
付けて階調電圧発生回路５６から出力された６４階調値
の階調電圧の中から１の階調電圧を選択して出力する階
調電圧選択回路５４が設けられている。階調電圧選択回
路には、６４個のＲＯＭデコーダが備えられている。更
に、オペレーショナルアンプを内蔵し、階調電圧選択回
路５４から出力された信号のインピーダンス変換を行う
増幅器５５が設けられている。
ＳＰ、スタートパルス信号の入出力方向を切替える切替
信号Ｒ／Ｌ及びクロック信号ＣＬＫが入力される８０ビ
ットシフトレジスタ回路５１が設けられている。なお、
スタートパルス信号ＳＰは、切替信号Ｒ／Ｌに基づいて
端子ＳＰＲ及びＳＰＬのいずれか１方に入力され、他方
から隣接する駆動回路に出力される。このシフトレジス
タ回路５１には、６ビット３出力分のデータＤ００乃至
Ｄ０５、Ｄ１０乃至Ｄ１５及びＤ２０乃至Ｄ２５が順次
格納されるデータレジスタ回路５２が接続されている。
このデータレジスタ回路５２には、ラッチ信号ＳＴＢが
入力されるデータラッチ回路５３が接続されている。ま
た、９値の階調電源電圧Ｖ０乃至Ｖ８を分圧して階調電
圧を出力する階調電圧発生回路５６が設けられており、
データラッチ回路５３から転送された映像データに関連
付けて階調電圧発生回路５６から出力された６４階調値
の階調電圧の中から１の階調電圧を選択して出力する階
調電圧選択回路５４が設けられている。階調電圧選択回
路には、６４個のＲＯＭデコーダが備えられている。更
に、オペレーショナルアンプを内蔵し、階調電圧選択回
路５４から出力された信号のインピーダンス変換を行う
増幅器５５が設けられている。
【０００４】階調電圧発生回路５６においては、外部か
ら入力される９値の階調電源電圧が抵抗により分圧され
て６４値の階調電圧が生成されているが、このような分
圧方法は、一般に「抵抗ストリング法」とよばれてい
る。
ら入力される９値の階調電源電圧が抵抗により分圧され
て６４値の階調電圧が生成されているが、このような分
圧方法は、一般に「抵抗ストリング法」とよばれてい
る。
【０００５】また、階調電圧選択回路５４は、例えばエ
ンハンスメント型トランジスタ及びディプレション型ト
ランジスタから構成されている。
ンハンスメント型トランジスタ及びディプレション型ト
ランジスタから構成されている。
【０００６】このように構成された従来の駆動回路にお
いては、スタートパルス信号ＳＰがシフトレジスタ回路
５１に入力されると、６ビット３出力分のデジタル映像
データＤ００乃至Ｄ０５、Ｄ１０乃至Ｄ１５及びＤ２０
乃至Ｄ２５が順次データレジスタ回路５２に格納され
る。
いては、スタートパルス信号ＳＰがシフトレジスタ回路
５１に入力されると、６ビット３出力分のデジタル映像
データＤ００乃至Ｄ０５、Ｄ１０乃至Ｄ１５及びＤ２０
乃至Ｄ２５が順次データレジスタ回路５２に格納され
る。
【０００７】次に、ラッチ信号ＳＴＢがデータラッチ回
路５３に入力されると、データレジスタ回路５２の内部
に格納されていたデジタル映像データが一斉にデータラ
ッチ回路５３に転送され保持される。
路５３に入力されると、データレジスタ回路５２の内部
に格納されていたデジタル映像データが一斉にデータラ
ッチ回路５３に転送され保持される。
【０００８】また、階調電圧発生回路５６からは、階調
電圧選択回路５４に６４値の階調電圧が供給されてお
り、データラッチ回路５３にデジタル映像データが転送
されると、このデジタル映像データに関連付けて６４値
のうちから１の階調電圧が階調電圧選択回路５４により
選択されて出力される。
電圧選択回路５４に６４値の階調電圧が供給されてお
り、データラッチ回路５３にデジタル映像データが転送
されると、このデジタル映像データに関連付けて６４値
のうちから１の階調電圧が階調電圧選択回路５４により
選択されて出力される。
【０００９】そして、階調電圧選択回路５４から出力さ
れた電圧は、増幅器５５に内蔵されているオペレーショ
ナルアンプによってインピーダンス変換され、液晶表示
装置内の液晶に印加される。
れた電圧は、増幅器５５に内蔵されているオペレーショ
ナルアンプによってインピーダンス変換され、液晶表示
装置内の液晶に印加される。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来の駆動回路によれば、６ビット（６４階調）用の階
調は問題を生じさせることなく実現可能であるが、それ
以上の階調を実現する際には、以下のような種々の問題
点がある。
従来の駆動回路によれば、６ビット（６４階調）用の階
調は問題を生じさせることなく実現可能であるが、それ
以上の階調を実現する際には、以下のような種々の問題
点がある。
【００１１】先ず、抵抗ストリング法では、階調数の増
加に伴い、階調電圧選択回路５４のチップサイズが著し
く増加する。例えば、６４階調用の駆動回路（ドライ
バ）では、１出力当たり６４個のＲＯＭデコーダが階調
電圧選択回路に必要とされるが、２５６階調用のドライ
バでは、２５６個もの６４個の４倍のＲＯＭデコーダが
必要とされるため、半導体集積回路で実現させるために
は、素子面積が６４階調用の４倍に増大し、著しくチッ
プサイズが増大する。
加に伴い、階調電圧選択回路５４のチップサイズが著し
く増加する。例えば、６４階調用の駆動回路（ドライ
バ）では、１出力当たり６４個のＲＯＭデコーダが階調
電圧選択回路に必要とされるが、２５６階調用のドライ
バでは、２５６個もの６４個の４倍のＲＯＭデコーダが
必要とされるため、半導体集積回路で実現させるために
は、素子面積が６４階調用の４倍に増大し、著しくチッ
プサイズが増大する。
【００１２】また、６４階調用の駆動回路では、階調電
圧選択回路５４にＲＯＭデコーダは６４個あり、全デコ
ーダの動作を確認する必要がある。また、２５６階調用
の駆動回路においても同様に２５６個のデコーダの動作
を確認する必要がある。このため、テスト時間も４倍に
なり、半導体集積回路の検査工程におけるテスト時間が
増大し、テストコストが増大する。
圧選択回路５４にＲＯＭデコーダは６４個あり、全デコ
ーダの動作を確認する必要がある。また、２５６階調用
の駆動回路においても同様に２５６個のデコーダの動作
を確認する必要がある。このため、テスト時間も４倍に
なり、半導体集積回路の検査工程におけるテスト時間が
増大し、テストコストが増大する。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ＴＦＴ液晶等の表示装置を多階調表示する
ためにデジタル映像データのビット数が増加しても素子
数の低減によりチップサイズを縮小することができ、テ
ストコストを低減することができる表示装置の駆動回路
を提供することを目的とする。
のであって、ＴＦＴ液晶等の表示装置を多階調表示する
ためにデジタル映像データのビット数が増加しても素子
数の低減によりチップサイズを縮小することができ、テ
ストコストを低減することができる表示装置の駆動回路
を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る表示装置の
駆動回路は、入力されたデジタル映像データに関連付け
て複数の階調を表示する表示装置の駆動回路において、
複数の電圧を発生する階調電圧発生回路と、前記デジタ
ル映像データの最上位から１又は２以上のビットからな
りビット数が前記デジタル映像データのそれより少ない
上位ビットに関連付けて前記階調電圧発生回路から供給
された複数の電圧から１の電圧を選択して出力する階調
電圧選択回路と、この階調電圧選択回路から出力された
電圧のインピーダンス変換を行う演算増幅器と、前記デ
ジタル映像データの前記上位ビットを除いた下位ビット
に関連付けて前記演算増幅器から出力された電圧に電圧
上昇又は電圧降下を生じさせる電圧調整手段と、を有す
ることを特徴とする。
駆動回路は、入力されたデジタル映像データに関連付け
て複数の階調を表示する表示装置の駆動回路において、
複数の電圧を発生する階調電圧発生回路と、前記デジタ
ル映像データの最上位から１又は２以上のビットからな
りビット数が前記デジタル映像データのそれより少ない
上位ビットに関連付けて前記階調電圧発生回路から供給
された複数の電圧から１の電圧を選択して出力する階調
電圧選択回路と、この階調電圧選択回路から出力された
電圧のインピーダンス変換を行う演算増幅器と、前記デ
ジタル映像データの前記上位ビットを除いた下位ビット
に関連付けて前記演算増幅器から出力された電圧に電圧
上昇又は電圧降下を生じさせる電圧調整手段と、を有す
ることを特徴とする。
【００１５】本発明においては、階調電圧選択回路に供
給される上位ビットはその最上位から１又は２以上のビ
ットからなり、上位ビットのビット数はデジタル映像デ
ータのビット数より少ないので、デジタル映像データの
全ビットが供給される場合と比してその素子数が低減さ
れる。また、電圧調節手段には下位ビットが供給される
ため、そのための素子が必要となるが、その数は階調電
圧選択回路において低減されるものと比して極めて小さ
いものである。従って、全体としてチップ面積が縮小さ
れると共に、機能テストの回数が低減される。
給される上位ビットはその最上位から１又は２以上のビ
ットからなり、上位ビットのビット数はデジタル映像デ
ータのビット数より少ないので、デジタル映像データの
全ビットが供給される場合と比してその素子数が低減さ
れる。また、電圧調節手段には下位ビットが供給される
ため、そのための素子が必要となるが、その数は階調電
圧選択回路において低減されるものと比して極めて小さ
いものである。従って、全体としてチップ面積が縮小さ
れると共に、機能テストの回数が低減される。
【００１６】本発明においては、前記電圧調整手段は、
前記演算増幅器の出力端に接続された抵抗と、この抵抗
に接続された能動素子と、前記下位ビットに関連付けて
前記能動素子の動作を制御する制御回路と、を有するこ
とができる。
前記演算増幅器の出力端に接続された抵抗と、この抵抗
に接続された能動素子と、前記下位ビットに関連付けて
前記能動素子の動作を制御する制御回路と、を有するこ
とができる。
【００１７】また、前記能動素子は、前記抵抗にドレイ
ンが接続されソースに電源電圧が供給され前記制御回路
によりゲート電圧が制御される第１のトランジスタと、
前記抵抗にドレインが接続され接地にソースが接続され
前記制御回路によりゲート電圧が制御される第２のトラ
ンジスタと、を有することができる。
ンが接続されソースに電源電圧が供給され前記制御回路
によりゲート電圧が制御される第１のトランジスタと、
前記抵抗にドレインが接続され接地にソースが接続され
前記制御回路によりゲート電圧が制御される第２のトラ
ンジスタと、を有することができる。
【００１８】更に、前記抵抗は、アナログスイッチであ
ってもよい。
ってもよい。
【００１９】更にまた、隣接する階調間の電圧幅が等し
くない場合、前記階調電圧選択回路は、前記デジタル映
像データの全ビットに関連付けて前記階調電圧発生回路
から供給された複数の電圧から１の電圧を選択して出力
し、前記電圧調整手段は、前記演算増幅器から出力され
た電圧をそのまま出力することができる。
くない場合、前記階調電圧選択回路は、前記デジタル映
像データの全ビットに関連付けて前記階調電圧発生回路
から供給された複数の電圧から１の電圧を選択して出力
し、前記電圧調整手段は、前記演算増幅器から出力され
た電圧をそのまま出力することができる。
【００２０】本発明に係る他の表示装置の駆動回路は、
入力されたデジタル映像データに関連付けて複数の階調
を表示する表示装置の駆動回路において、複数の電圧を
発生する階調電圧発生回路と、前記デジタル映像データ
の最上位から１又は２以上のビットからなりビット数が
前記デジタル映像データのそれより少ない上位ビットに
関連付けて前記階調電圧発生回路から供給された複数の
電圧から２以上の電圧を選択して出力する階調電圧選択
回路と、前記デジタル映像データの前記上位ビットを除
いた下位ビットに関連付けて前記階調電圧選択回路から
出力された２以上の電圧を分圧して１の電圧を出力する
分圧手段と、この分圧手段から出力された電圧のインピ
ーダンス変換を行う演算増幅器と、を有することを特徴
とする。
入力されたデジタル映像データに関連付けて複数の階調
を表示する表示装置の駆動回路において、複数の電圧を
発生する階調電圧発生回路と、前記デジタル映像データ
の最上位から１又は２以上のビットからなりビット数が
前記デジタル映像データのそれより少ない上位ビットに
関連付けて前記階調電圧発生回路から供給された複数の
電圧から２以上の電圧を選択して出力する階調電圧選択
回路と、前記デジタル映像データの前記上位ビットを除
いた下位ビットに関連付けて前記階調電圧選択回路から
出力された２以上の電圧を分圧して１の電圧を出力する
分圧手段と、この分圧手段から出力された電圧のインピ
ーダンス変換を行う演算増幅器と、を有することを特徴
とする。
【００２１】なお、隣接する階調間の電圧幅が等しくな
い場合、前記階調電圧選択回路は、前記デジタル映像デ
ータの全ビットに関連付けて前記階調電圧発生回路から
供給された複数の電圧から１の電圧を選択して出力する
ことができる。
い場合、前記階調電圧選択回路は、前記デジタル映像デ
ータの全ビットに関連付けて前記階調電圧発生回路から
供給された複数の電圧から１の電圧を選択して出力する
ことができる。
【００２２】また、前記階調電圧発生回路は、外部から
電圧が入力される複数の入力端子と、これらの入力端子
に入力された電圧をその数よりも多数の電圧に分圧する
分圧手段と、を有してもよい。
電圧が入力される複数の入力端子と、これらの入力端子
に入力された電圧をその数よりも多数の電圧に分圧する
分圧手段と、を有してもよい。
【００２３】更に、前記階調電圧発生回路から出力され
る電圧は、正極性の電圧及び負極性の電圧であってもよ
い。
る電圧は、正極性の電圧及び負極性の電圧であってもよ
い。
【００２４】更にまた、前記デジタル映像データのビッ
ト数をＮとしたとき、前記上位ビットは、前記デジタル
映像データの最上位から（Ｎ−ｍ）個のビットからな
り、前記下位ビットは、前記デジタル映像データの最下
位からｍ個のビットからなってもよい。
ト数をＮとしたとき、前記上位ビットは、前記デジタル
映像データの最上位から（Ｎ−ｍ）個のビットからな
り、前記下位ビットは、前記デジタル映像データの最下
位からｍ個のビットからなってもよい。
【００２５】
【発明の実施の形態】以下、本発明の実施例に係る表示
装置の駆動回路について、添付の図面を参照して具体的
に説明する。本発明の第１の実施例には、８ビットのデ
ジタル映像データが入力される。図１は本発明の第１の
実施例に係る駆動回路を示すブロック図である。
装置の駆動回路について、添付の図面を参照して具体的
に説明する。本発明の第１の実施例には、８ビットのデ
ジタル映像データが入力される。図１は本発明の第１の
実施例に係る駆動回路を示すブロック図である。
【００２６】第１の実施例には、スタートパルス信号Ｓ
Ｐ及びクロック信号ＣＬＫが入力されクロック信号ＣＬ
Ｋに同期してシフトするシフトレジスタ回路１が設けら
れている。また、デジタル映像データＤ００乃至Ｄ０
７、Ｄ１０乃至Ｄ１７及びＤ２０乃至Ｄ２７を一時的に
格納するデータバッファ回路４及びこれらのデータが格
納されるデータレジスタ回路２が設けられている。デー
タレジスタ回路２には、１６個のレジスタ２ａが設けら
れている。更に、デジタル映像データをラッチするデー
タラッチ回路３及びこのデータラッチ回路３の動作を制
御するラッチ制御回路５が設けられている。このラッチ
制御回路５には、ラッチ信号ＳＴＢ及び極性信号ＰＯＬ
が入力される。
Ｐ及びクロック信号ＣＬＫが入力されクロック信号ＣＬ
Ｋに同期してシフトするシフトレジスタ回路１が設けら
れている。また、デジタル映像データＤ００乃至Ｄ０
７、Ｄ１０乃至Ｄ１７及びＤ２０乃至Ｄ２７を一時的に
格納するデータバッファ回路４及びこれらのデータが格
納されるデータレジスタ回路２が設けられている。デー
タレジスタ回路２には、１６個のレジスタ２ａが設けら
れている。更に、デジタル映像データをラッチするデー
タラッチ回路３及びこのデータラッチ回路３の動作を制
御するラッチ制御回路５が設けられている。このラッチ
制御回路５には、ラッチ信号ＳＴＢ及び極性信号ＰＯＬ
が入力される。
【００２７】なお、図１において、データバッファ回路
４から延びデータレジスタ回路２に接続されていない信
号線は、隣接するデータレジスタ回路（図示せず）に接
続されている。
４から延びデータレジスタ回路２に接続されていない信
号線は、隣接するデータレジスタ回路（図示せず）に接
続されている。
【００２８】また、１０階調値の階調電源電圧Ｖ０乃至
Ｖ９を分圧して正極性及び負極性の２種の１２８値の階
調電圧を出力する階調電圧発生回路６が設けられてい
る。そして、データラッチ回路３から転送されたデジタ
ル映像データの上位７ビットに関連付けて階調電圧発生
回路６から出力された１２８階調の階調電圧の中から１
の階調電圧を選択して出力する第１階調電圧選択回路７
及び第２階調電圧選択回路８が設けられている。なお、
第１階調電圧選択回路７には、正極性の階調電圧が入力
され、第２階調電圧選択回路８には、負極性の階調電圧
が入力される。更に、オペレーショナルアンプを内蔵し
第１階調電圧選択回路７及び第２階調電圧選択回路８か
ら出力された信号のインピーダンス変換を行う第１出力
回路９及び第２出力回路１０が設けられている。なお、
第１階調電圧選択回路７及び第２階調電圧選択回路８と
第１出力回路９及び第２出力回路１０との間には、それ
らの接続を選択するためのアナログスイッチが設けられ
ている。第１出力回路９及び第２出力回路１０には、ラ
ッチ制御回路５からラッチ制御信号ＳＴＢ及び極性信号
ＰＯＬが入力されると共に、データラッチ回路３からデ
ジタル映像データの最下位ビットが入力される。
Ｖ９を分圧して正極性及び負極性の２種の１２８値の階
調電圧を出力する階調電圧発生回路６が設けられてい
る。そして、データラッチ回路３から転送されたデジタ
ル映像データの上位７ビットに関連付けて階調電圧発生
回路６から出力された１２８階調の階調電圧の中から１
の階調電圧を選択して出力する第１階調電圧選択回路７
及び第２階調電圧選択回路８が設けられている。なお、
第１階調電圧選択回路７には、正極性の階調電圧が入力
され、第２階調電圧選択回路８には、負極性の階調電圧
が入力される。更に、オペレーショナルアンプを内蔵し
第１階調電圧選択回路７及び第２階調電圧選択回路８か
ら出力された信号のインピーダンス変換を行う第１出力
回路９及び第２出力回路１０が設けられている。なお、
第１階調電圧選択回路７及び第２階調電圧選択回路８と
第１出力回路９及び第２出力回路１０との間には、それ
らの接続を選択するためのアナログスイッチが設けられ
ている。第１出力回路９及び第２出力回路１０には、ラ
ッチ制御回路５からラッチ制御信号ＳＴＢ及び極性信号
ＰＯＬが入力されると共に、データラッチ回路３からデ
ジタル映像データの最下位ビットが入力される。
【００２９】図２は階調電圧発生回路６を示す回路図で
ある。階調電圧発生回路６においては、１２７個の抵抗
＋Ｒ１、＋Ｒ２、＋Ｒ３、・・・、＋Ｒ１２５、＋Ｒ１
２６、＋Ｒ１２７が相互に直列に接続され、１２７個の
抵抗−Ｒ１、−Ｒ２、−Ｒ３、・・・、−Ｒ１２５、−
Ｒ１２６、−Ｒ１２７が相互に直列に接続されている。
正極性の階調電圧に関しては、階調電源電圧ＶＸ０が抵
抗＋Ｒ１側の末端に入力され、この末端から階調電圧＋
Ｖ０が出力される。また、階調電源電圧ＶＸ４が抵抗＋
Ｒ１２７側の末端に入力され、この末端から階調電圧＋
Ｖ２５４が出力される。また、各抵抗間の接続点から階
調電圧＋Ｖ２乃至＋Ｖ２５２が抵抗＋Ｒ１側から順に夫
々出力される。なお、階調電源電圧ＶＸ１乃至ＶＸ３
は、抵抗＋Ｒ１と抵抗＋Ｒ１２７との間の任意の抵抗間
の接続点に入力される。
ある。階調電圧発生回路６においては、１２７個の抵抗
＋Ｒ１、＋Ｒ２、＋Ｒ３、・・・、＋Ｒ１２５、＋Ｒ１
２６、＋Ｒ１２７が相互に直列に接続され、１２７個の
抵抗−Ｒ１、−Ｒ２、−Ｒ３、・・・、−Ｒ１２５、−
Ｒ１２６、−Ｒ１２７が相互に直列に接続されている。
正極性の階調電圧に関しては、階調電源電圧ＶＸ０が抵
抗＋Ｒ１側の末端に入力され、この末端から階調電圧＋
Ｖ０が出力される。また、階調電源電圧ＶＸ４が抵抗＋
Ｒ１２７側の末端に入力され、この末端から階調電圧＋
Ｖ２５４が出力される。また、各抵抗間の接続点から階
調電圧＋Ｖ２乃至＋Ｖ２５２が抵抗＋Ｒ１側から順に夫
々出力される。なお、階調電源電圧ＶＸ１乃至ＶＸ３
は、抵抗＋Ｒ１と抵抗＋Ｒ１２７との間の任意の抵抗間
の接続点に入力される。
【００３０】負極性の階調電圧に関しては、階調電源電
圧ＶＸ５が抵抗−Ｒ１２７側の末端に入力され、この末
端から階調電圧−Ｖ２５４が出力される。また、階調電
源電圧ＶＸ９が抵抗−Ｒ１側の末端に入力され、この末
端から階調電圧−Ｖ０が出力される。また、各抵抗間の
接続点から階調電圧−Ｖ２乃至−Ｖ２５２が抵抗−Ｒ１
側から順に夫々出力される。なお、階調電源電圧ＶＸ６
乃至ＶＸ８は、抵抗−Ｒ１と抵抗−Ｒ１２７との間の任
意の抵抗間の接続点に入力される。
圧ＶＸ５が抵抗−Ｒ１２７側の末端に入力され、この末
端から階調電圧−Ｖ２５４が出力される。また、階調電
源電圧ＶＸ９が抵抗−Ｒ１側の末端に入力され、この末
端から階調電圧−Ｖ０が出力される。また、各抵抗間の
接続点から階調電圧−Ｖ２乃至−Ｖ２５２が抵抗−Ｒ１
側から順に夫々出力される。なお、階調電源電圧ＶＸ６
乃至ＶＸ８は、抵抗−Ｒ１と抵抗−Ｒ１２７との間の任
意の抵抗間の接続点に入力される。
【００３１】このように構成された階調電圧発生回路６
においては、階調電源電圧ＶＸ０乃至ＶＸ４が抵抗＋Ｒ
１乃至＋Ｒ１２７により分圧され、１２８個の正極性の
階調電圧＋Ｖ０乃至＋Ｖ２５４が出力される。同様に、
階調電源電圧ＶＸ５乃至ＶＸ９が抵抗−Ｒ１乃至−Ｒ１
２７により分圧され、１２８個の負極性の階調電圧−Ｖ
０乃至−Ｖ２５４が出力される。従って、１２８×２値
の階調電圧が発生されることになる。そして、１２８値
の正極性の階調電圧が第１階調電圧選択回路７に供給さ
れ、１２８値の負極性の階調電圧が第２階調電圧選択回
路８に供給される。
においては、階調電源電圧ＶＸ０乃至ＶＸ４が抵抗＋Ｒ
１乃至＋Ｒ１２７により分圧され、１２８個の正極性の
階調電圧＋Ｖ０乃至＋Ｖ２５４が出力される。同様に、
階調電源電圧ＶＸ５乃至ＶＸ９が抵抗−Ｒ１乃至−Ｒ１
２７により分圧され、１２８個の負極性の階調電圧−Ｖ
０乃至−Ｖ２５４が出力される。従って、１２８×２値
の階調電圧が発生されることになる。そして、１２８値
の正極性の階調電圧が第１階調電圧選択回路７に供給さ
れ、１２８値の負極性の階調電圧が第２階調電圧選択回
路８に供給される。
【００３２】図３（ａ）は第１階調電圧選択回路７を示
す回路図であり、図３（ｂ）は第２階調電圧選択回路８
を示す回路図である。第１階調電圧選択回路７において
は、その出力端に１２８個のスイッチ＋ＳＷ０乃至＋Ｓ
Ｗ１２７が相互に並列に接続されている。各スイッチ＋
ＳＷ０乃至＋ＳＷ１２７に夫々階調電圧＋Ｖ０乃至＋Ｖ
２５４が入力される。そして、これらのスイッチ＋ＳＷ
０乃至＋ＳＷ１２７のうち１のスイッチがデジタル映像
データの上位７ビットに基づいてオンされ、１の階調電
圧が選択されて出力される。つまり、１２８階調値のな
かから１階調値の電圧値が選択されて出力される。ま
た、第２階調電圧選択回路８においては、その出力端に
１２８個のスイッチ−ＳＷ０乃至−ＳＷ１２７が相互に
並列に接続されている。各スイッチ−ＳＷ０乃至−ＳＷ
１２７に夫々階調電圧−Ｖ０乃至−Ｖ２５４が入力され
る。そして、これらのスイッチ−ＳＷ０乃至−ＳＷ１２
７のうち１のスイッチがデジタル映像データの上位７ビ
ットに基づいてオンされ、１の階調電圧が選択されて出
力される。つまり、１２８階調値のなかから１階調値の
電圧値が選択されて出力される。
す回路図であり、図３（ｂ）は第２階調電圧選択回路８
を示す回路図である。第１階調電圧選択回路７において
は、その出力端に１２８個のスイッチ＋ＳＷ０乃至＋Ｓ
Ｗ１２７が相互に並列に接続されている。各スイッチ＋
ＳＷ０乃至＋ＳＷ１２７に夫々階調電圧＋Ｖ０乃至＋Ｖ
２５４が入力される。そして、これらのスイッチ＋ＳＷ
０乃至＋ＳＷ１２７のうち１のスイッチがデジタル映像
データの上位７ビットに基づいてオンされ、１の階調電
圧が選択されて出力される。つまり、１２８階調値のな
かから１階調値の電圧値が選択されて出力される。ま
た、第２階調電圧選択回路８においては、その出力端に
１２８個のスイッチ−ＳＷ０乃至−ＳＷ１２７が相互に
並列に接続されている。各スイッチ−ＳＷ０乃至−ＳＷ
１２７に夫々階調電圧−Ｖ０乃至−Ｖ２５４が入力され
る。そして、これらのスイッチ−ＳＷ０乃至−ＳＷ１２
７のうち１のスイッチがデジタル映像データの上位７ビ
ットに基づいてオンされ、１の階調電圧が選択されて出
力される。つまり、１２８階調値のなかから１階調値の
電圧値が選択されて出力される。
【００３３】図４は階調電圧選択回路におけるスイッチ
の構成を示す回路図である。階調電圧選択回路には、例
えば１２８行１４列からなるアレイ状にトランジスタが
配列される。なお、図４において、トランジスタのチャ
ネル部分に楕円が描かれているものはデプレッション型
のトランジスタであり、楕円が描かれていないものはエ
ンハンスメント型のトランジスタである。例えば、図中
の左から１４列目においては、デプレッション型トラン
ジスタとエンハンスメント型トランジスタとが１個ずつ
交互に配置され、１３列目においては、１４列目のもの
とデプレッション型トランジスタ及びエンハンスメント
型トランジスタが入れ替わったものとなっている。ま
た、図中の左から１２列目においては、デプレッション
型トランジスタとエンハンスメント型トランジスタとが
２個ずつ交互に配置され、１１列目においては、１２列
目のものとデプレッション型トランジスタ及びエンハン
スメント型トランジスタが入れ替わったものとなってい
る。そして、デプレッション型トランジスタ及びエンハ
ンスメント型トランジスタは、左から１０列目では４個
ずつ交互に配置され、８列目では８個ずつ交互に配置さ
れ、６列目では１６個ずつ交互に配置され、４列目では
３２個ずつ交互に配置され、２列目では６４個ずつ配置
されている。また、左から奇数列目においては、その右
側に位置する偶数列目のものとデプレッション型トラン
ジスタ及びエンハンスメント型トランジスタが入れ替わ
ったものとなっている。
の構成を示す回路図である。階調電圧選択回路には、例
えば１２８行１４列からなるアレイ状にトランジスタが
配列される。なお、図４において、トランジスタのチャ
ネル部分に楕円が描かれているものはデプレッション型
のトランジスタであり、楕円が描かれていないものはエ
ンハンスメント型のトランジスタである。例えば、図中
の左から１４列目においては、デプレッション型トラン
ジスタとエンハンスメント型トランジスタとが１個ずつ
交互に配置され、１３列目においては、１４列目のもの
とデプレッション型トランジスタ及びエンハンスメント
型トランジスタが入れ替わったものとなっている。ま
た、図中の左から１２列目においては、デプレッション
型トランジスタとエンハンスメント型トランジスタとが
２個ずつ交互に配置され、１１列目においては、１２列
目のものとデプレッション型トランジスタ及びエンハン
スメント型トランジスタが入れ替わったものとなってい
る。そして、デプレッション型トランジスタ及びエンハ
ンスメント型トランジスタは、左から１０列目では４個
ずつ交互に配置され、８列目では８個ずつ交互に配置さ
れ、６列目では１６個ずつ交互に配置され、４列目では
３２個ずつ交互に配置され、２列目では６４個ずつ配置
されている。また、左から奇数列目においては、その右
側に位置する偶数列目のものとデプレッション型トラン
ジスタ及びエンハンスメント型トランジスタが入れ替わ
ったものとなっている。
【００３４】また、偶数列目に位置するトランジスタの
ゲートには、夫々インバータＩＶ１乃至ＩＶ７が接続さ
れており、これらのインバータＩＶ１乃至ＩＶ７を介し
て奇数列目に位置するトランジスタのゲートとデータラ
ッチ回路３に接続されている。そして、７組の奇数列及
び偶数列対に夫々１ビットのデジタル映像データが入力
される。
ゲートには、夫々インバータＩＶ１乃至ＩＶ７が接続さ
れており、これらのインバータＩＶ１乃至ＩＶ７を介し
て奇数列目に位置するトランジスタのゲートとデータラ
ッチ回路３に接続されている。そして、７組の奇数列及
び偶数列対に夫々１ビットのデジタル映像データが入力
される。
【００３５】階調電圧選択回路におけるスイッチをこの
ようなＲＯＭ型デコーダで構成するとチップサイズを極
めて小さいものとすることが可能である。
ようなＲＯＭ型デコーダで構成するとチップサイズを極
めて小さいものとすることが可能である。
【００３６】なお、液晶共通電圧に対して高位側の電圧
を出力する場合には、Ｐチャネルエンハンスメント型ト
ランジスタ及びＰチャネルディプレション型トランジス
タによりＲＯＭ型デコーダが構成され、液晶共通電圧に
対して低位側の電圧を出力する場合には、Ｎチャネルエ
ンハンスメント型トランジスタ及びＮチャネルディプレ
ション型トランジスタによりＲＯＭ型デコーダが構成さ
れる。本実施例においては、前者が第１階調電圧選択回
路７に該当し、後者が第２階調電圧選択回路８に該当す
る。
を出力する場合には、Ｐチャネルエンハンスメント型ト
ランジスタ及びＰチャネルディプレション型トランジス
タによりＲＯＭ型デコーダが構成され、液晶共通電圧に
対して低位側の電圧を出力する場合には、Ｎチャネルエ
ンハンスメント型トランジスタ及びＮチャネルディプレ
ション型トランジスタによりＲＯＭ型デコーダが構成さ
れる。本実施例においては、前者が第１階調電圧選択回
路７に該当し、後者が第２階調電圧選択回路８に該当す
る。
【００３７】図５は出力回路９及び１０を示すブロック
図である。出力回路９及び１０には、階調電圧選択回路
からの出力信号を増幅しインピーダンス変換するオペレ
ーショナルアンプ（演算増幅器）１１が設けられてい
る。このオペレーショナルアンプ１１と表示装置に接続
される出力端子との間には、アナログスイッチ等の抵抗
１２が接続されている。また、この抵抗１２と出力端子
との間にドレインが接続されたトランジスタＭ１及びＭ
２が設けられている。トランジスタＭ１のソースには電
源電圧ＶＤＤが供給されており、トランジスタＭ２のソ
ースは接地ＧＮＤに接続されている。更に、トランジス
タＭ１及びＭ２のゲートに接続されたＬＳＢ制御回路１
３が設けられている。ＬＳＢ制御回路１３には、デジタ
ル映像データの最下位ビット（１ビット）、極性信号Ｐ
ＯＬ及びラッチ信号ＳＴＢが入力される。トランジスタ
Ｍ１及びＭ２並びにＬＳＢ制御回路１３から出力オフセ
ット制御回路１４が構成されている。
図である。出力回路９及び１０には、階調電圧選択回路
からの出力信号を増幅しインピーダンス変換するオペレ
ーショナルアンプ（演算増幅器）１１が設けられてい
る。このオペレーショナルアンプ１１と表示装置に接続
される出力端子との間には、アナログスイッチ等の抵抗
１２が接続されている。また、この抵抗１２と出力端子
との間にドレインが接続されたトランジスタＭ１及びＭ
２が設けられている。トランジスタＭ１のソースには電
源電圧ＶＤＤが供給されており、トランジスタＭ２のソ
ースは接地ＧＮＤに接続されている。更に、トランジス
タＭ１及びＭ２のゲートに接続されたＬＳＢ制御回路１
３が設けられている。ＬＳＢ制御回路１３には、デジタ
ル映像データの最下位ビット（１ビット）、極性信号Ｐ
ＯＬ及びラッチ信号ＳＴＢが入力される。トランジスタ
Ｍ１及びＭ２並びにＬＳＢ制御回路１３から出力オフセ
ット制御回路１４が構成されている。
【００３８】このように構成された出力回路は、デジタ
ル映像データの最下位ビットにより制御される。そし
て、デジタル映像データの上位７ビットによって選択さ
れた電圧が、そのままの電圧で出力されるか、又はオフ
セット電圧を加えられて出力される。
ル映像データの最下位ビットにより制御される。そし
て、デジタル映像データの上位７ビットによって選択さ
れた電圧が、そのままの電圧で出力されるか、又はオフ
セット電圧を加えられて出力される。
【００３９】即ち、デジタル映像データの最下位ビット
に関連付けてトランジスタＭ１及びＭ２のオン／オフが
ＬＳＢ制御回路１３により切替えられる。そして、トラ
ンジスタＭ１及びＭ２が両方ともオフ状態のときには、
オペレーショナルアンプ１１からの出力電圧がそのまま
出力端子から表示装置に印加されるが、トランジスタＭ
１又はＭ２がオン状態のときには、そのオン状態となっ
ているトランジスタＭ１又はＭ２を流れる定常電流Ｉｍ
が発生する。このときのアナログスイッチ等の抵抗１２
の抵抗値をＲｍとすると、電圧降下によりΔＶ＝Ｉｍ×
Ｒｍのオフセット電圧が発生し、この電圧がオペレーシ
ョナルアンプ１１からの出力電圧に加えられて出力端子
から表示装置に印加される。なお、このΔＶが液晶の中
間調領域（図７のＩＩ領域）の１階調分となるように、
定常電流Ｉｍ及びアナログ抵抗Ｒｍは設定されている。
に関連付けてトランジスタＭ１及びＭ２のオン／オフが
ＬＳＢ制御回路１３により切替えられる。そして、トラ
ンジスタＭ１及びＭ２が両方ともオフ状態のときには、
オペレーショナルアンプ１１からの出力電圧がそのまま
出力端子から表示装置に印加されるが、トランジスタＭ
１又はＭ２がオン状態のときには、そのオン状態となっ
ているトランジスタＭ１又はＭ２を流れる定常電流Ｉｍ
が発生する。このときのアナログスイッチ等の抵抗１２
の抵抗値をＲｍとすると、電圧降下によりΔＶ＝Ｉｍ×
Ｒｍのオフセット電圧が発生し、この電圧がオペレーシ
ョナルアンプ１１からの出力電圧に加えられて出力端子
から表示装置に印加される。なお、このΔＶが液晶の中
間調領域（図７のＩＩ領域）の１階調分となるように、
定常電流Ｉｍ及びアナログ抵抗Ｒｍは設定されている。
【００４０】次に、このように構成された第１の実施例
に係る駆動回路の動作について説明する。
に係る駆動回路の動作について説明する。
【００４１】スタートパルス信号ＳＰがシフトレジスタ
回路１に入力されると、データバッファ回路４に格納さ
れていたデジタル映像データ８ビット３出力のデジタル
映像データＤ００乃至Ｄ０７、Ｄ１０乃至Ｄ１７及びＤ
２０乃至Ｄ２７が順次データレジスタ回路２に格納され
る。
回路１に入力されると、データバッファ回路４に格納さ
れていたデジタル映像データ８ビット３出力のデジタル
映像データＤ００乃至Ｄ０７、Ｄ１０乃至Ｄ１７及びＤ
２０乃至Ｄ２７が順次データレジスタ回路２に格納され
る。
【００４２】次に、ラッチ信号ＳＴＢがラッチ制御回路
５からデータラッチ回路３に入力されると、データレジ
スタ回路２の内部に格納されていたデジタル映像データ
が一斉にデータラッチ回路３に転送され保持される。
５からデータラッチ回路３に入力されると、データレジ
スタ回路２の内部に格納されていたデジタル映像データ
が一斉にデータラッチ回路３に転送され保持される。
【００４３】また、階調電圧発生回路６からは、１０階
調値の階調電源電圧ＶＸ０乃至ＶＸ９が分圧されて１２
８階調値の階調電圧が第１階調電圧選択回路７及び第２
階調電圧選択回路８に供給されている。そして、データ
ラッチ回路３にデジタル映像データが転送されると、こ
のデジタル映像データの上位７ビットに関連付けて第１
階調電圧選択回路７により正極性の１２８階調値の中か
ら１階調値が選択されて出力される。同様に、第２階調
電圧選択回路８により負極性の１２８階調値の中から１
階調値が選択されて出力される。
調値の階調電源電圧ＶＸ０乃至ＶＸ９が分圧されて１２
８階調値の階調電圧が第１階調電圧選択回路７及び第２
階調電圧選択回路８に供給されている。そして、データ
ラッチ回路３にデジタル映像データが転送されると、こ
のデジタル映像データの上位７ビットに関連付けて第１
階調電圧選択回路７により正極性の１２８階調値の中か
ら１階調値が選択されて出力される。同様に、第２階調
電圧選択回路８により負極性の１２８階調値の中から１
階調値が選択されて出力される。
【００４４】そして、ＴＦＴ液晶をドット反転駆動させ
る場合には、極性信号ＰＯＬが０（ロウ）のとき、第１
出力回路９に第２階調電圧選択回路８からの負極性の電
圧が入力され、第２出力回路１０に第１階調電圧選択回
路７からの正極性の電圧が入力される。一方、極性信号
ＰＯＬが１（ハイ）のときには、第１出力回路９に第１
階調電圧選択回路７からの正極性の電圧が入力され、第
２出力回路１０に第２階調電圧選択回路８からの負極性
の電圧が入力される。
る場合には、極性信号ＰＯＬが０（ロウ）のとき、第１
出力回路９に第２階調電圧選択回路８からの負極性の電
圧が入力され、第２出力回路１０に第１階調電圧選択回
路７からの正極性の電圧が入力される。一方、極性信号
ＰＯＬが１（ハイ）のときには、第１出力回路９に第１
階調電圧選択回路７からの正極性の電圧が入力され、第
２出力回路１０に第２階調電圧選択回路８からの負極性
の電圧が入力される。
【００４５】図６は第１の実施例における第１出力回路
９の動作を示すフローチャートである。第１出力回路９
においては、最下位ビットＬＳＢが０（ロウ）のとき
は、極性信号ＰＯＬに依存することなくトランジスタＭ
１及びＭ２は両方ともオフ状態となる。このとき、アナ
ログスイッチ等の抵抗１２における電圧降下は、定常的
な電流が流れないため発生しないので、オペレーショナ
ルアンプ１１からの出力電圧がそのまま出力端子から表
示装置に印加される。
９の動作を示すフローチャートである。第１出力回路９
においては、最下位ビットＬＳＢが０（ロウ）のとき
は、極性信号ＰＯＬに依存することなくトランジスタＭ
１及びＭ２は両方ともオフ状態となる。このとき、アナ
ログスイッチ等の抵抗１２における電圧降下は、定常的
な電流が流れないため発生しないので、オペレーショナ
ルアンプ１１からの出力電圧がそのまま出力端子から表
示装置に印加される。
【００４６】一方、最下位データＬＳＢが１（ハイ）の
ときには、極性信号ＰＯＬによってトランジスタＭ１及
びＭ２のいずれか１方がオン状態となる。具体的には、
極性信号ＰＯＬが０（ロウ）となると、第２階調電圧選
択回路８からの負極性側の電圧が第１出力回路９のオペ
レーショナルアンプ１１に印加されると共に、トランジ
スタＭ１がオン状態となり、トランジスタＭ２はオフ状
態のままである。従って、トランジスタＭ１には定常電
流Ｉｍ１が定常的に流れ、トランジスタＭ１のソースに
は電源電圧ＶＤＤが供給されているので、抵抗１２にお
いてΔＶｎ＝Ｉｍ１×Ｒｍの電圧上昇が発生する。
ときには、極性信号ＰＯＬによってトランジスタＭ１及
びＭ２のいずれか１方がオン状態となる。具体的には、
極性信号ＰＯＬが０（ロウ）となると、第２階調電圧選
択回路８からの負極性側の電圧が第１出力回路９のオペ
レーショナルアンプ１１に印加されると共に、トランジ
スタＭ１がオン状態となり、トランジスタＭ２はオフ状
態のままである。従って、トランジスタＭ１には定常電
流Ｉｍ１が定常的に流れ、トランジスタＭ１のソースに
は電源電圧ＶＤＤが供給されているので、抵抗１２にお
いてΔＶｎ＝Ｉｍ１×Ｒｍの電圧上昇が発生する。
【００４７】その後、最下位データＬＳＢが１（ハイ）
のまま、極性信号ＰＯＬが１（ハイ）となると、第１階
調電圧選択回路７からの正極性側の電圧が第１出力回路
９のオペレーショナルアンプ１１に印加されると共に、
トランジスタＭ１がオフ状態となり、トランジスタＭ２
がオン状態となる。従って、トランジスタＭ２には定常
電流Ｉｍ２が定常的に流れ、トランジスタＭ２のソース
は接地ＧＮＤに接続されているので、抵抗１２において
ΔＶｐ＝Ｉｍ２×Ｒｍの電圧降下が発生する。
のまま、極性信号ＰＯＬが１（ハイ）となると、第１階
調電圧選択回路７からの正極性側の電圧が第１出力回路
９のオペレーショナルアンプ１１に印加されると共に、
トランジスタＭ１がオフ状態となり、トランジスタＭ２
がオン状態となる。従って、トランジスタＭ２には定常
電流Ｉｍ２が定常的に流れ、トランジスタＭ２のソース
は接地ＧＮＤに接続されているので、抵抗１２において
ΔＶｐ＝Ｉｍ２×Ｒｍの電圧降下が発生する。
【００４８】以上は第１出力回路９の動作であるが、第
２出力回路１０は第１出力回路９の動作に対し逆の動作
を行う。例えば、最下位データＬＳＢが１（ハイ）のと
きに極性信号ＰＯＬが０（ロウ）となると、第１階調電
圧選択回路７からの正極性側の電圧が第２出力回路１０
のオペレーショナルアンプ１１に印加されると共に、ト
ランジスタＭ２がオン状態となり、トランジスタＭ１は
オフ状態のままである。従って、トランジスタＭ２には
定常電流Ｉｍ２が定常的に流れ、トランジスタＭ２のソ
ースは接地ＧＮＤに接続されているので、抵抗１２にお
いてΔＶｐ＝Ｉｍ２×Ｒｍの電圧降下が発生する。
２出力回路１０は第１出力回路９の動作に対し逆の動作
を行う。例えば、最下位データＬＳＢが１（ハイ）のと
きに極性信号ＰＯＬが０（ロウ）となると、第１階調電
圧選択回路７からの正極性側の電圧が第２出力回路１０
のオペレーショナルアンプ１１に印加されると共に、ト
ランジスタＭ２がオン状態となり、トランジスタＭ１は
オフ状態のままである。従って、トランジスタＭ２には
定常電流Ｉｍ２が定常的に流れ、トランジスタＭ２のソ
ースは接地ＧＮＤに接続されているので、抵抗１２にお
いてΔＶｐ＝Ｉｍ２×Ｒｍの電圧降下が発生する。
【００４９】このようにして、第１階調電圧選択回路７
及び第２階調電圧選択回路８から出力された電圧は、出
力回路９及び１０に内蔵されているオペレーショナルア
ンプ１１によってインピーダンス変換され、液晶表示装
置内の液晶に印加される。
及び第２階調電圧選択回路８から出力された電圧は、出
力回路９及び１０に内蔵されているオペレーショナルア
ンプ１１によってインピーダンス変換され、液晶表示装
置内の液晶に印加される。
【００５０】従って、第１出力回路９からは、極性信号
ＰＯＬが０（ロウ）のときに負極性の電圧が出力され、
極性信号ＰＯＬが１（ハイ）のときに正極性の電圧が出
力される。一方、第２の出力回路１０からは、極性信号
ＰＯＬが０（ロウ）のときに正極性の電圧が出力され、
極性信号ＰＯＬが１（ハイ）のときに負極性の電圧が出
力される。下記表１にデジタル映像データと出力電圧と
の関係を示す。
ＰＯＬが０（ロウ）のときに負極性の電圧が出力され、
極性信号ＰＯＬが１（ハイ）のときに正極性の電圧が出
力される。一方、第２の出力回路１０からは、極性信号
ＰＯＬが０（ロウ）のときに正極性の電圧が出力され、
極性信号ＰＯＬが１（ハイ）のときに負極性の電圧が出
力される。下記表１にデジタル映像データと出力電圧と
の関係を示す。
【００５１】
【表１】
【００５２】図７は横軸に出力電圧をとり、縦軸に透過
率をとって両者の関係を示すグラフ図である。また、図
８（ａ）は横軸に階調数をとり、縦軸に出力電圧をとっ
て液晶表示装置に白色又は黒色が表示されるときの階調
数と出力電圧との関係を示すグラフ図であり、図８
（ｂ）は横軸に階調数をとり、縦軸に出力電圧をとって
液晶表示装置に中間色（灰色）が表示されるときの階調
数と出力電圧との関係を示すグラフ図である。
率をとって両者の関係を示すグラフ図である。また、図
８（ａ）は横軸に階調数をとり、縦軸に出力電圧をとっ
て液晶表示装置に白色又は黒色が表示されるときの階調
数と出力電圧との関係を示すグラフ図であり、図８
（ｂ）は横軸に階調数をとり、縦軸に出力電圧をとって
液晶表示装置に中間色（灰色）が表示されるときの階調
数と出力電圧との関係を示すグラフ図である。
【００５３】図７に示すように、透過率は出力電圧の上
昇に伴って減少する。また、表１並びに図８（ａ）及び
（ｂ）に示すように、階調数が相違していれば、出力電
圧も相違する。従って、本実施例のように、デジタル映
像データを上位７ビットと下位１ビットに分割し、上位
７ビットを抵抗ストリング方式、下位１ビットをオフセ
ット方式とすることにより、表示装置の多階調表示が可
能になる。
昇に伴って減少する。また、表１並びに図８（ａ）及び
（ｂ）に示すように、階調数が相違していれば、出力電
圧も相違する。従って、本実施例のように、デジタル映
像データを上位７ビットと下位１ビットに分割し、上位
７ビットを抵抗ストリング方式、下位１ビットをオフセ
ット方式とすることにより、表示装置の多階調表示が可
能になる。
【００５４】このように、本実施例によれば、デジタル
映像データの上位７ビットを抵抗ストリング方式、下位
１ビットをオフセット方式としているので、上位７ビッ
トにより制御される階調電圧選択回路７及び８内の素子
数は、２×７×１２８＝１７９２個で済む。また、下位
１ビットにより制御されるＬＳＢ制御回路１３の素子数
は少なくとも３０個あれば十分である。一方、従来の８
ビットの抵抗ストリング方式では、１出力当たり階調電
圧選択回路には、２×８×２５６＝４０９６個の素子が
必要である。従って、階調電圧選択回路のみを比較した
場合には、２３０４個の素子が低減され、ＬＳＢ制御回
路１３の素子数を考慮しても、全体で２２７４個の素子
が低減される。これにより、大幅な素子数の低減が実現
され、チップサイズの縮小化が可能となる。
映像データの上位７ビットを抵抗ストリング方式、下位
１ビットをオフセット方式としているので、上位７ビッ
トにより制御される階調電圧選択回路７及び８内の素子
数は、２×７×１２８＝１７９２個で済む。また、下位
１ビットにより制御されるＬＳＢ制御回路１３の素子数
は少なくとも３０個あれば十分である。一方、従来の８
ビットの抵抗ストリング方式では、１出力当たり階調電
圧選択回路には、２×８×２５６＝４０９６個の素子が
必要である。従って、階調電圧選択回路のみを比較した
場合には、２３０４個の素子が低減され、ＬＳＢ制御回
路１３の素子数を考慮しても、全体で２２７４個の素子
が低減される。これにより、大幅な素子数の低減が実現
され、チップサイズの縮小化が可能となる。
【００５５】また、従来の８ビットの抵抗ストリング方
式では、２５６個のＲＯＭデコーダの動作を確認する必
要があるため、２５６回の機能テストが必要とされる。
これに対し、上位７ビットを抵抗ストリング方式、下位
１ビットをオフセット方式とした本実施例においては、
階調電圧選択回路について１２８個のＲＯＭデコーダの
動作を確認すればよいので、１２８回の機能テストが必
要とされる。また、下位１ビットのオフセット方式の確
認は３回で済むため、少なくとも１３１回の機能テスト
を実施すればよい。このように、本実施例によれば、テ
スト回数の激減が可能であるため、テストコストを著し
く低減することができる。
式では、２５６個のＲＯＭデコーダの動作を確認する必
要があるため、２５６回の機能テストが必要とされる。
これに対し、上位７ビットを抵抗ストリング方式、下位
１ビットをオフセット方式とした本実施例においては、
階調電圧選択回路について１２８個のＲＯＭデコーダの
動作を確認すればよいので、１２８回の機能テストが必
要とされる。また、下位１ビットのオフセット方式の確
認は３回で済むため、少なくとも１３１回の機能テスト
を実施すればよい。このように、本実施例によれば、テ
スト回数の激減が可能であるため、テストコストを著し
く低減することができる。
【００５６】なお、抵抗１２には、アナログスイッチだ
けでなく、他の拡散抵抗及び多結晶シリコン抵抗等を使
用することもできる。
けでなく、他の拡散抵抗及び多結晶シリコン抵抗等を使
用することもできる。
【００５７】次に、本発明の第２の実施例について説明
する。図９は本発明の第２の実施例に係る駆動回路を示
すブロック図である。なお、図９に示す第２の実施例に
おいて、図１に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
する。図９は本発明の第２の実施例に係る駆動回路を示
すブロック図である。なお、図９に示す第２の実施例に
おいて、図１に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
【００５８】第２の実施例には、正極性用の第１階調電
圧選択回路７に接続されたオペレーショナルアンプ（演
算増幅器）２１及び負極性用の第２階調電圧選択回路８
に接続されたオペレーショナルアンプ（演算増幅器）２
２が設けられている。更に、オペレーショナルアンプ２
１及び２２の出力端には、アナログスイッチを介して出
力オフセット制御回路２３及び２４が接続されている。
この出力オフセット回路２３及び２４は、第１実施例に
おける出力オフセット回路１４と同様の構成を有する。
そして、その先にＴＦＴ液晶表示パネル等の表示装置に
接続される出力端子が設けられている。
圧選択回路７に接続されたオペレーショナルアンプ（演
算増幅器）２１及び負極性用の第２階調電圧選択回路８
に接続されたオペレーショナルアンプ（演算増幅器）２
２が設けられている。更に、オペレーショナルアンプ２
１及び２２の出力端には、アナログスイッチを介して出
力オフセット制御回路２３及び２４が接続されている。
この出力オフセット回路２３及び２４は、第１実施例に
おける出力オフセット回路１４と同様の構成を有する。
そして、その先にＴＦＴ液晶表示パネル等の表示装置に
接続される出力端子が設けられている。
【００５９】このように構成された第２の実施例におい
ては、第１階調電圧選択回路７及び第２階調電圧選択回
路８と出力オフセット制御回路２３及び２４との接続を
切替えるアナログスイッチが、第１の実施例において出
力回路内に設けられた抵抗１２と同様に機能する。即
ち、このアナログスイッチによる電圧上昇及び電圧降下
を利用して階調が調節される。このため、第１の実施例
では、抵抗１２の構造は抵抗成分となりうればどのよう
なものでもよいが、第２の実施例ではアナログスイッチ
がなければ、ドット反転駆動は行われないことになる。
ては、第１階調電圧選択回路７及び第２階調電圧選択回
路８と出力オフセット制御回路２３及び２４との接続を
切替えるアナログスイッチが、第１の実施例において出
力回路内に設けられた抵抗１２と同様に機能する。即
ち、このアナログスイッチによる電圧上昇及び電圧降下
を利用して階調が調節される。このため、第１の実施例
では、抵抗１２の構造は抵抗成分となりうればどのよう
なものでもよいが、第２の実施例ではアナログスイッチ
がなければ、ドット反転駆動は行われないことになる。
【００６０】このように、第１の実施例では、出力電圧
にオフセットを生じさせるために専用の拡散抵抗又はポ
リシリ抵抗等が必要であるが、第２の実施例には、オペ
レーショナルアンプ２１及び２２の出力端にアナログス
イッチが接続されてているので、そのような専用の抵抗
は不要である。このため、第２の実施例においては、第
１の実施例と比して回路の簡素化が可能となる。
にオフセットを生じさせるために専用の拡散抵抗又はポ
リシリ抵抗等が必要であるが、第２の実施例には、オペ
レーショナルアンプ２１及び２２の出力端にアナログス
イッチが接続されてているので、そのような専用の抵抗
は不要である。このため、第２の実施例においては、第
１の実施例と比して回路の簡素化が可能となる。
【００６１】次に、本発明の第３の実施例について説明
する。第３の実施例は、ライン反転用の駆動回路であ
る。図１０は本発明の第３の実施例に係る駆動回路を示
すブロック図である。なお、図１０に示す第３の実施例
において、図１に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
する。第３の実施例は、ライン反転用の駆動回路であ
る。図１０は本発明の第３の実施例に係る駆動回路を示
すブロック図である。なお、図１０に示す第３の実施例
において、図１に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
【００６２】第３の実施例には、デジタル映像データを
ラッチするデータラッチ回路３６及びこのデータラッチ
回路３６の動作を制御するラッチ制御回路３７が設けら
れている。本実施例はライン反転用であり、極性信号は
不要であるため、このラッチ制御回路３７には、ラッチ
信号ＳＴＢのみが入力される。
ラッチするデータラッチ回路３６及びこのデータラッチ
回路３６の動作を制御するラッチ制御回路３７が設けら
れている。本実施例はライン反転用であり、極性信号は
不要であるため、このラッチ制御回路３７には、ラッチ
信号ＳＴＢのみが入力される。
【００６３】また、９階調値の階調電源電圧Ｖ０乃至Ｖ
８を分圧して正極性又は負極性のいずれかの１２８値の
階調電圧を出力する階調電圧発生回路３５が設けられて
いる。その構成は、図２に示す第１の実施例における階
調電圧発生回路６と同様のものであるが、正極性用又は
負極性用のいずれか１方の抵抗ストリングが設けられて
いる。そして、この階調電圧発生回路３５から１２８値
の階調電圧が発生される。
８を分圧して正極性又は負極性のいずれかの１２８値の
階調電圧を出力する階調電圧発生回路３５が設けられて
いる。その構成は、図２に示す第１の実施例における階
調電圧発生回路６と同様のものであるが、正極性用又は
負極性用のいずれか１方の抵抗ストリングが設けられて
いる。そして、この階調電圧発生回路３５から１２８値
の階調電圧が発生される。
【００６４】更に、データラッチ回路３６から転送され
たデジタル映像データに関連付けて階調電圧発生回路３
５から出力された１２８階調の階調電圧の中から１の階
調電圧を選択して出力する第１階調電圧選択回路３１及
び第２階調電圧選択回路３２が設けられている。第１階
調電圧選択回路３１及び第２階調電圧選択回路３２に
は、Ｐチャネル型トランジスタ及びＮチャネル型トラン
ジスタから構成されるトランスファゲート型のアナログ
スイッチが配置されている。
たデジタル映像データに関連付けて階調電圧発生回路３
５から出力された１２８階調の階調電圧の中から１の階
調電圧を選択して出力する第１階調電圧選択回路３１及
び第２階調電圧選択回路３２が設けられている。第１階
調電圧選択回路３１及び第２階調電圧選択回路３２に
は、Ｐチャネル型トランジスタ及びＮチャネル型トラン
ジスタから構成されるトランスファゲート型のアナログ
スイッチが配置されている。
【００６５】そして、第１階調電圧選択回路３１から出
力された電圧のインピーダンス変換を行う第１出力回路
３３及び第２階調電圧選択回路３２から出力された信号
のインピーダンス変換を行う第２出力回路３４が設けら
れている。第１出力回路３３及び第２出力回路３４の構
成は、第１の実施例における出力回路と同様の構成を有
するが、その内部のＬＳＢ制御回路には、デジタル映像
データの最下位ビットＬＳＢ及びラッチ信号ＳＴＢのみ
が入力される。
力された電圧のインピーダンス変換を行う第１出力回路
３３及び第２階調電圧選択回路３２から出力された信号
のインピーダンス変換を行う第２出力回路３４が設けら
れている。第１出力回路３３及び第２出力回路３４の構
成は、第１の実施例における出力回路と同様の構成を有
するが、その内部のＬＳＢ制御回路には、デジタル映像
データの最下位ビットＬＳＢ及びラッチ信号ＳＴＢのみ
が入力される。
【００６６】このように構成された第３の実施例におい
ては、階調電圧選択回路３１及び３２により正極及び負
極の区別なく両極性とも選択可能であるので、ＴＦＴ液
晶パネルがライン反転駆動される。
ては、階調電圧選択回路３１及び３２により正極及び負
極の区別なく両極性とも選択可能であるので、ＴＦＴ液
晶パネルがライン反転駆動される。
【００６７】なお、第１乃至第３の実施例においては、
全ての出力電圧に関して抵抗ストリング法に出力電圧に
オフセットを生じさせる方法が採用されているが、図８
（ａ）に示すように、図７の領域Ｉ及びＩＩＩにおいて
オフセットによる十分な効果が得られにくい。
全ての出力電圧に関して抵抗ストリング法に出力電圧に
オフセットを生じさせる方法が採用されているが、図８
（ａ）に示すように、図７の領域Ｉ及びＩＩＩにおいて
オフセットによる十分な効果が得られにくい。
【００６８】そこで、領域Ｉ及びＩＩＩにおいては、８
ビットの抵抗ストリング法のみを採用し、領域ＩＩにお
いて抵抗ストリング法に出力電圧にオフセットを生じさ
せる方法を採用することが好ましい。具体的には、０階
調から３１階調までの階調（領域Ｉ）及び２２４階調か
ら２５５階調までの階調（領域ＩＩＩ）において８ビッ
トの抵抗ストリング法のみを採用する。また、３２階調
から２２３階調までの階調（領域ＩＩ）において７ビッ
トの抵抗ストリング法に最下位ビットに関連付けてオフ
セットを生じさせる方法を採用する。
ビットの抵抗ストリング法のみを採用し、領域ＩＩにお
いて抵抗ストリング法に出力電圧にオフセットを生じさ
せる方法を採用することが好ましい。具体的には、０階
調から３１階調までの階調（領域Ｉ）及び２２４階調か
ら２５５階調までの階調（領域ＩＩＩ）において８ビッ
トの抵抗ストリング法のみを採用する。また、３２階調
から２２３階調までの階調（領域ＩＩ）において７ビッ
トの抵抗ストリング法に最下位ビットに関連付けてオフ
セットを生じさせる方法を採用する。
【００６９】このように出力電圧を調節するには、例え
ば、図１において階調電圧発生回路からの出力信号を１
６０（１２８＋３２）値とし、データラッチ回路から出
力される最下位ビットが階調電圧選択回路にも入力され
るようにし、データラッチ回路内にデジタル映像データ
に関連付けて８ビットの最下位ビットをハイ又はロウに
固定する手段を設ければよい。
ば、図１において階調電圧発生回路からの出力信号を１
６０（１２８＋３２）値とし、データラッチ回路から出
力される最下位ビットが階調電圧選択回路にも入力され
るようにし、データラッチ回路内にデジタル映像データ
に関連付けて８ビットの最下位ビットをハイ又はロウに
固定する手段を設ければよい。
【００７０】また、電圧の調整を行う方法は、前述のオ
ペレーショナルアンプから出力された電圧にオフセット
を生じさせる方法に限定されるものではない。例えば、
階調電圧選択回路とオペレーショナルアンプとの間にス
イッチキャパシタを設けるＣ−ＤＡＣ法を採用すること
も可能である。この場合にも、デジタル映像データに応
じて抵抗ストリング法のみを採用するような構成とする
ことができる。
ペレーショナルアンプから出力された電圧にオフセット
を生じさせる方法に限定されるものではない。例えば、
階調電圧選択回路とオペレーショナルアンプとの間にス
イッチキャパシタを設けるＣ−ＤＡＣ法を採用すること
も可能である。この場合にも、デジタル映像データに応
じて抵抗ストリング法のみを採用するような構成とする
ことができる。
【００７１】
【発明の効果】以上詳述したように、本発明によれば、
階調電圧選択回路に供給される上位ビットのビット数が
デジタル映像データのビット数より少ないので、デジタ
ル映像データの全ビットが供給される場合と比して、そ
の素子数を低減することができる。また、電圧調節手段
には下位ビットが供給されるため、そのための素子が必
要となるが、その数は階調電圧選択回路において低減さ
れるものと比して極めて小さいものである。従って、全
体としてチップ面積を縮小することができ、また、機能
テストの回数の低減によりテストコストを低減すること
ができる。
階調電圧選択回路に供給される上位ビットのビット数が
デジタル映像データのビット数より少ないので、デジタ
ル映像データの全ビットが供給される場合と比して、そ
の素子数を低減することができる。また、電圧調節手段
には下位ビットが供給されるため、そのための素子が必
要となるが、その数は階調電圧選択回路において低減さ
れるものと比して極めて小さいものである。従って、全
体としてチップ面積を縮小することができ、また、機能
テストの回数の低減によりテストコストを低減すること
ができる。
【００７２】更に、前記デジタル映像データが予め設定
されたものと一致する場合には、抵抗ストリング法のみ
を採用するような構成とすることにより、より一層適切
な階調を表示させることができる。
されたものと一致する場合には、抵抗ストリング法のみ
を採用するような構成とすることにより、より一層適切
な階調を表示させることができる。
【図１】本発明の第１の実施例に係る駆動回路を示すブ
ロック図である。
ロック図である。
【図２】階調電圧発生回路６を示す回路図である。
【図３】（ａ）は第１階調電圧選択回路７を示す回路図
であり、図３（ｂ）は第２階調電圧選択回路８を示す回
路図である。
であり、図３（ｂ）は第２階調電圧選択回路８を示す回
路図である。
【図４】階調電圧選択回路におけるスイッチの構成を示
す回路図である。
す回路図である。
【図５】出力回路９及び１０を示すブロック図である。
【図６】第１の実施例における第１出力回路９の動作を
示すフローチャートである。
示すフローチャートである。
【図７】出力電圧と透過率との関係を示すグラフ図であ
る。
る。
【図８】（ａ）は液晶表示装置に白色又は黒色が表示さ
れるときの階調数と出力電圧との関係を示すグラフ図で
あり、（ｂ）は液晶表示装置に中間色（灰色）が表示さ
れるときの階調数と出力電圧との関係を示すグラフ図で
ある。
れるときの階調数と出力電圧との関係を示すグラフ図で
あり、（ｂ）は液晶表示装置に中間色（灰色）が表示さ
れるときの階調数と出力電圧との関係を示すグラフ図で
ある。
【図９】本発明の第２の実施例に係る駆動回路を示すブ
ロック図である。
ロック図である。
【図１０】本発明の第３の実施例に係る駆動回路を示す
ブロック図である。
ブロック図である。
【図１１】従来の表示装置の駆動回路を示すブロック図
である。
である。
１、５１；シフトレジスタ回路 ２、５２；データレジスタ回路 ３、３６、５３；データラッチ回路 ４；データバッファ回路 ５、３７；ラッチ制御回路 ６、５６；階調電圧発生回路 ７、８、３１、３２、５４；階調電圧選択回路 ９、１０、３３、３４；出力回路 １１、２１、２２；オペレーショナルアンプ １２；抵抗 １３；ＬＳＢ制御回路 １４、２３、２４；出力オフセット制御回路 ５５；増幅器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｆターム(参考） 2H092 JA24 JA41 NA30 PA06 2H093 NA51 NC15 NC22 NC26 ND06 ND49 ND56 ND60 5C006 AA02 AA16 AC11 AC21 AF83 BB16 BC12 BF03 BF04 BF24 FA43 FA51 5C080 AA10 BB05 DD25 DD28 EE29 FF11 GG11 JJ02 JJ03 JJ04 JJ05 5C094 AA15 AA43 AA44 BA03 BA43 CA19 CA25 DB02 DB04 GA10
Claims (10)
- 【請求項１】 入力されたデジタル映像データに関連付
けて複数の階調を表示する表示装置の駆動回路におい
て、複数の電圧を発生する階調電圧発生回路と、前記デ
ジタル映像データの最上位から１又は２以上のビットか
らなりビット数が前記デジタル映像データのそれより少
ない上位ビットに関連付けて前記階調電圧発生回路から
供給された複数の電圧から１の電圧を選択して出力する
階調電圧選択回路と、この階調電圧選択回路から出力さ
れた電圧のインピーダンス変換を行う演算増幅器と、前
記デジタル映像データの前記上位ビットを除いた下位ビ
ットに関連付けて前記演算増幅器から出力された電圧に
電圧上昇又は電圧降下を生じさせる電圧調整手段と、を
有することを特徴とする表示装置の駆動回路。 - 【請求項２】 前記電圧調整手段は、前記演算増幅器の
出力端に接続された抵抗と、この抵抗に接続された能動
素子と、前記下位ビットに関連付けて前記能動素子の動
作を制御する制御回路と、を有することを特徴とする請
求項１に記載の表示装置の駆動回路。 - 【請求項３】 前記能動素子は、前記抵抗にドレインが
接続されソースに電源電圧が供給され前記制御回路によ
りゲート電圧が制御される第１のトランジスタと、前記
抵抗にドレインが接続され接地にソースが接続され前記
制御回路によりゲート電圧が制御される第２のトランジ
スタと、を有することを特徴とする請求項１又は２に記
載の表示装置の駆動回路。 - 【請求項４】 前記抵抗は、アナログスイッチであるこ
とを特徴とする請求項１乃至３のいずれか１項に記載の
表示装置の駆動回路。 - 【請求項５】 隣接する階調間の電圧幅が等しくない場
合、前記階調電圧選択回路は、前記デジタル映像データ
の全ビットに関連付けて前記階調電圧発生回路から供給
された複数の電圧から１の電圧を選択して出力し、前記
電圧調整手段は、前記演算増幅器から出力された電圧を
そのまま出力することを特徴とする請求項１乃至４のい
ずれか１項に記載の表示装置の駆動回路。 - 【請求項６】 入力されたデジタル映像データに関連付
けて複数の階調を表示する表示装置の駆動回路におい
て、複数の電圧を発生する階調電圧発生回路と、前記デ
ジタル映像データの最上位から１又は２以上のビットか
らなりビット数が前記デジタル映像データのそれより少
ない上位ビットに関連付けて前記階調電圧発生回路から
供給された複数の電圧から２以上の電圧を選択して出力
する階調電圧選択回路と、前記デジタル映像データの前
記上位ビットを除いた下位ビットに関連付けて前記階調
電圧選択回路から出力された２以上の電圧を分圧して１
の電圧を出力する分圧手段と、この分圧手段から出力さ
れた電圧のインピーダンス変換を行う演算増幅器と、を
有することを特徴とする表示装置の駆動回路。 - 【請求項７】 隣接する階調間の電圧幅が等しくない場
合、前記階調電圧選択回路は、前記デジタル映像データ
の全ビットに関連付けて前記階調電圧発生回路から供給
された複数の電圧から１の電圧を選択して出力すること
を特徴とする請求項６に記載の表示装置の駆動回路。 - 【請求項８】 前記階調電圧発生回路は、外部から電圧
が入力される複数の入力端子と、これらの入力端子に入
力された電圧をその数よりも多数の電圧に分圧する分圧
手段と、を有することを特徴とする請求項１乃至７のい
ずれか１項に記載の表示装置の駆動回路。 - 【請求項９】 前記階調電圧発生回路から出力される電
圧は、正極性の電圧及び負極性の電圧であることを特徴
とする請求項１乃至８のいずれか１項に記載の表示装置
の駆動回路。 - 【請求項１０】 前記デジタル映像データのビット数を
Ｎとしたとき、前記上位ビットは、前記デジタル映像デ
ータの最上位から（Ｎ−ｍ）個のビットからなり、前記
下位ビットは、前記デジタル映像データの最下位からｍ
個のビットからなることを特徴とする請求項１乃至９の
いずれか１項に記載の表示装置の駆動回路。
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