JP2000213908A - 静電容量検出装置およびその検査方法並びに指紋照合装置 - Google Patents

静電容量検出装置およびその検査方法並びに指紋照合装置

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JP2000213908A JP11105312A JP10531299A JP2000213908A JP 2000213908 A JP2000213908 A JP 2000213908A JP 11105312 A JP11105312 A JP 11105312A JP 10531299 A JP10531299 A JP 10531299A JP 2000213908 A JP2000213908 A JP 2000213908A
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charge
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electrode
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元康 矢野
Hitoshi Takeda
仁 竹田
Takeshi Koyama
武志 小山
Keiichi Shinozaki
圭一 篠崎
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Sony Corp
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Abstract

(57)【要約】 【課題】 静電容量Ｃｓの検出方法として、電流チャー
ジ法を用いた場合は、検出セルの素子特性のバラツキに
よってＳ／Ｎが劣化するなどの課題があり、電圧チャー
ジ法を用いる場合は、列センス線の寄生容量が非常に大
きいので、静電容量Ｃｓにチャージした電荷を取り出す
ためには何らかの工夫が必要である。 【解決手段】 検出電極１１およびこの検出電極１１と
列センス線…，１３ｍ−１，１３ｍ，１３ｍ＋１，…と
の間に接続されたセル選択スイッチＳｒを有する単位セ
ル１０をアレイ状に配置し、検出電極１１に対して検出
回路…，１５ｍ−１，１５ｍ，１５ｍ＋１，…から一定
のチャージ電圧Ｖｃで電荷をチャージした後列センス線
…，１３ｍ−１，１３ｍ，１３ｍ＋１，…を仮想接地
し、この列センス線を介して検出電極１１と指の表面と
の間に指紋の凹凸に応じて形成される静電容量Ｃｓを検
出するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、静電容量検出装置
およびその検査方法並びに指紋照合装置に関し、特に指
紋検出装置として用いて好適な静電容量検出装置および
その検査方法、並びに当該検出装置を用いた指紋照合装
置に関する。
【０００２】
【従来の技術】指紋検出装置として、半導体の表面にア
レイ状に検出電極を配置し、図１７に示すように、これ
ら検出電極１０１を覆うオーバーコート１０２の上に指
を載せたときに、検出電極１０１と指の表面との間に指
紋の凹凸に応じて形成される静電容量Ｃｓを検出するこ
とによって指紋の模様（指紋パターン）を採取する方法
が知られている（例えば、米国特許第５３２５４４２号
参照）。
【０００３】検出電極１０１と指の表面との間に形成さ
れる静電容量Ｃｓは、指紋の尾根の部分では検出電極１
０１との間距離が短くなるため容量値が大きくなり、指
紋の谷の部分では検出電極１０１との間の距離が長くな
るため容量値が小さくなることから、その静電容量Ｃｓ
を検出することによって指紋の模様を採取できるのであ
る。この静電容量Ｃｓを検出する方法として、電流チャ
ージ法と電圧チャージ法の２つの方法が考えられる。
【０００４】前者の電流チャージ法は、検出電極１０１
から一定の時間Ｔｃの間一定の電流Ｉｃを流した後、即
ち検出電極１０１に一定の電荷ΔＱをチャージした後、
この検出電極１０１の電圧変化ΔＶを検出する方法であ
る。この電圧変化ΔＶと静電容量Ｃｓとは、次式（１）
から明らかなように、反比例の関係にある。 ΔＶ＝ΔＱ／Ｃｓ＝ＩｃＴｃ／Ｃｓ ……（１）
【０００５】後者の電圧チャージ法は、検出電極１０１
に一定の電圧ΔＶｃで電荷をチャージした後、その電荷
ΔＱを検出する方法である。この電荷ΔＱと静電容量Ｃ
ｓとは、次式（２）から明らかなように、比例の関係に
ある。 ΔＱ＝ＣｓΔＶｃ ……（２）
【０００６】図１８に、電流チャージ法を用いた指紋検
出装置の従来例の回路構成を示す。同図において、アレ
イ状に配置された検出電極１０１に対して、行駆動線１
１１および列センス線１１２がマトリクス状に配線され
ている。電源線１１３と列センス線１１２との間には、
ソースフォロワのＮｃｈＭＯＳトランジスタＱ１と行を
選択するＮｃｈＭＯＳトランジスタＱ２とが直列に接続
されている。そして、ＭＯＳトランジスタＱ1 のゲート
が検出電極１０１に、ＭＯＳトランジスタＱ２のゲート
が行駆動線１１１にそれぞれ接続されている。
【０００７】また、電源線１１１とグランドとの間に
は、ＰｃｈＭＯＳトランジスタＱ３とチャージ用電流源
Ｉｃとが直列に接続されている。そして、ＭＯＳトラン
ジスタＱ３のゲートが、リセット線１１４に接続されて
いる。また、ＭＯＳトランジスタＱ３とチャージ用電流
源Ｉｃとの共通接続点Ｐが、ＮｃｈＭＯＳトランジスタ
Ｑ４を介して検出電極１０１に接続されている。そし
て、ＭＯＳトランジスタＱ４のゲートが、チャージ制御
線１１５に接続されている。
【０００８】上述した構成の回路が、検出電極１０１ご
と、即ち単位セルごとに設けられている。ここで、この
回路動作について、図１９のタイミングチャートを用い
て説明する。
【０００９】先ず、行駆動線１１１を介して高レベル
（以下、“Ｈ”レベルと記す）の行駆動信号ＲＡＤが与
えられることでＭＯＳトランジスタＱ２がオン状態とな
り、続いてチャージ制御線１１５を介して“Ｈ”レベル
のチャージ制御信号ＣＥＮが与えられることでＭＯＳト
ランジスタＱ４がオン状態となる。これにより、行の選
択が行われる。
【００１０】この行選択と同時に、リセット制御線１１
４を介して低レベル（以下、“Ｌ”レベルと記す）のリ
セット信号ＸＲＳＴが与えられることで、ＭＯＳトラン
ジスタＱ３がオン状態となる。これにより、検出電極１
０１の電圧（以下、検出電圧と称す）Ｖｓが基準電圧で
ある電源電圧ＶＤＤにリセットされる。その後、リセッ
ト信号ＸＲＳＴが“Ｈ”レベルに遷移することで、ＭＯ
ＳトランジスタＱ３がオフ状態となる。これにより、検
出電極１０１に対して電流源Ｉｃによる電荷のチャージ
がＭＯＳトランジスタＱ４を通して開始される。
【００１１】一定時間Ｔｃの経過後、チャージ制御信号
ＣＥＮが“Ｌ”レベルに遷移することで、ＭＯＳトラン
ジスタＱ４がオフ状態となる。これにより、検出電極１
０１に対する電荷のチャージが終了する。このときの検
出電圧Ｖｓのリセット時からの変化分ΔＶは、式（１）
で与えられる。この検出電圧Ｖｓは、ソースフォロワの
ＭＯＳトランジスタＱ１および行を選択するＮｃｈＭＯ
ＳトランジスタＱ２を介して列センス線１１２に読み出
され、この列センス線１１２を通して外部に出力され
る。
【００１２】
【発明が解決しようとする課題】上述したように、電流
チャージ法を用いた従来の指紋検出装置では、一定の電
荷ΔＱのチャージによって発生した検出電極１０１の電
圧Ｖｓを検出することにより、検出電極１０１と指の表
面との間に形成された静電容量Ｃｓを検出することがで
きるのであるが、検出電圧Ｖｓを複数のトランジスタ、
本例の場合にはＭＯＳトランジスタＱ１，Ｑ２を介して
出力する構成となっているので、これらトランジスタの
閾値Ｖｔｈやオン抵抗などの特性のセルごとのバラツキ
が検出信号のＳ／Ｎを劣化させるという課題がある。
【００１３】また、各検出電極１０１の検出電圧Ｖｓを
効率良くセンスするためには、同じ電流値を持った複数
のチャージ用電流源Ｉｃが必要（本例の場合には、各セ
ルごとに用意している）となることから、これらの電流
源Ｉｃの電流値のバラツキもＳ／Ｎの劣化の一因とな
る。
【００１４】さらに、検出電極１０１の電荷を保持した
まま電圧Ｖｓを取り出さなければならないことから、ソ
ースフォロワ回路（本例の場合には、ＭＯＳトランジス
タＱ１）を使う必要があり、当該ＭＯＳトランジスタＱ
１のゲートを検出電極１０１に接続することになるた
め、例えば帯電した指が載せられた場合などにゲート部
が静電破壊されることが懸念される。
【００１５】一方、電圧チャージ法の場合には、列を選
択するためのスイッチング素子が行数分の個数だけ各列
センス線に接続されていることから、センスしなければ
ならない静電容量Ｃｓに対して、これを取り出すための
列センス線の寄生容量Ｃｓｌｐが非常に大きいので、静
電容量Ｃｓにチャージした電荷を取り出すためには、何
らかの工夫が必要となる。
【００１６】一例として、図１７に示す構成において、
検出電極１０１の大きさを８０μｍ×８０μｍ、オーバ
ーコート１０２の材料をＳｉＮ、その厚さを１．０μｍ
とした場合に、ＳｉＮの比誘電率を７．５と仮定する
と、静電容量Ｃｓの最大値Ｃｓ(MAX) は、４２５〔ｆ
Ｆ〕となる。
【００１７】これに対して、検出行数を１２８、接続さ
れるスイッチング素子の寄生容量を５〔ｆＦ〕、配線の
寄生容量を０．４〔ｐＦ／ｍｍ〕とすると、列センス線
の寄生容量Ｃｓｌｐは、 Ｃｓｌｐ＝１２８×０．００５＋０．０８×１２８×０．４ ＝４．７４〔ｐＦ〕 となる。したがって、列センス線には、検出すべき容量
Ｃｓの１０倍以上（Ｃｓｌｐ／Ｃｓ＞１０）の寄生容量
Ｃｓｌｐが付いてしまうことになる。
【００１８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電圧チャージ法を用
いることで電流チャージ法の課題を解決し、しかも静電
容量にチャージした電荷を簡単な回路構成にて確実に取
り出すことが可能な静電容量検出装置およびその検査方
法、並びに当該検出装置を指紋検出装置として用いた指
紋照合装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明による静電容量検
出装置は、検出電極およびこの検出電極とセンス線との
間に接続されたスイッチング素子を有してアレイ状に配
置された単位セルと、このセルの検出電極に対して一定
の電圧で電荷をチャージし、かつその電荷をディスチャ
ージする充放電回路と、検出電極に対する電荷のチャー
ジ後センス線を仮想接地し、このセンス線を介して検出
電極の電荷を検出することによってこの検出電極との間
に形成される静電容量を検出する検出回路とを備えた構
成となっている。
【００２０】上記構成の静電容量検出装置において、単
位セルの検出電極に対して、充放電回路は一定の電圧で
電荷をチャージする。そのチャージ後、検出回路はセン
ス線を仮想接地する。この仮想接地により、センス線を
通して検出回路によって検出される検出電圧は、セルご
とに検出電極に接続されたスイッチング素子の特性に依
存せず、バラツキが少なくなる。そして、検出回路はこ
のバラツキの少ない検出電圧を、検出電極との間に形成
される静電容量の検出結果として出力する。
【００２１】本発明による他の静電容量検出装置は、検
出電極およびこの検出電極とセンス線との間に接続され
たスイッチング素子を有してアレイ状に配置された単位
セルと、このセルの検出電極に対して電荷をチャージ
し、その電荷に基づく電圧を検出することによってこの
検出電極との間に形成される静電容量を検出する検出手
段と、検出電極とほぼ等しい寄生容量を持つダミー電極
とを備え、検出電極の寄生容量の電荷をダミー電極の寄
生容量の電荷でキャンセルする構成となっている。
【００２２】上記構成の静電容量検出装置において、検
出電極は対基板等との間に寄生容量を持つ。そして、検
出電極に対して電荷をチャージしたときに、検出電極と
の間に形成される静電容量のみならず、検出電極の寄生
容量にも電荷がチャージされる。この検出電極の寄生容
量の電荷は、静電容量を感知したときのＤＣオフセット
となる。これに対して、検出電極とほぼ等しい寄生容量
を持つダミー電極を設けたことで、このダミー電極の寄
生容量にも検出電極の寄生容量と同程度の電荷がチャー
ジされる。したがって、ダミー電極の寄生容量の電荷を
利用することで、検出電極の寄生容量の電荷をキャンセ
ルできる。その結果、検出電極の寄生容量に起因するＤ
Ｃオフセットが生じなくなる。
【００２３】本発明による静電容量検出装置の検査方法
では、上記構成の各静電容量検出装置において、検出電
極上に例えば指が載せられていない場合に、検出電極と
の間に静電容量が形成されないことに着目し、検出電極
に一定の電圧で電荷をチャージした後、この検出電極と
基板との間の寄生容量の電荷を読み出し、この読み出し
た寄生容量の電荷に基づいてスイッチング素子の良否を
確認するようにする。なお、ダミー電極を持つ静電容量
検出装置に場合には、スイッチング素子の良否を確認す
る際に、ダミー電極の寄生容量に基づくキャンセル機能
を停止させるようにする。
【００２４】検出電極上に例えば指が載せられていない
場合において、検出電極に一定の電圧で電荷をチャージ
すると、検出電極と基板との間の寄生容量にのみ電荷が
蓄えられる。そのチャージ後、この寄生容量の電荷を読
み出す。これにより、検出電極上に指を載せなくても、
寄生容量の電荷を読み出すことによってスイッチング素
子の良否、即ちスイッチング素子が正常に動作している
か否かを確認することができる。ダミー電極を持つ静電
容量検出装置に場合には、キャンセル機能を停止させる
ことで、ダミー電極の寄生容量の影響を受けることな
く、スイッチング素子の良否を確認できる。
【００２５】本発明による指紋照合装置は、上記構成の
各静電容量検出装置を指紋検出手段として用いている。
そして、予め登録された指紋のパターン情報を格納する
格納手段と、指紋検出手段によって検出された指紋情報
を格納手段に格納されている登録パターン情報と比較
し、その比較結果を指紋照合結果として出力する比較手
段とを備えた構成となっている。
【００２６】上記構成の指紋照合装置において、先ず、
照合対象となる指紋のパターン情報を登録情報として格
納手段に予め格納しておく。そして、比較手段は、検出
された指紋情報を予め登録してあるパターン情報と比較
し、一致する場合には、検出された指紋が予め登録され
ている指紋であると判断し、その旨の照合結果を出力す
る。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１実施形態に係る静電容量検出装置を示す全体構成図で
あり、ここでは、指紋検出装置として用いた場合を例に
採って示している。
【００２８】図１において、検出電極１１が半導体の表
面にアレイ状に配置されており、これら検出電極１１に
対して行選択線…，１２ｎ−１，１２ｎ，１２ｎ＋１，
…および列センス線…，１３ｍ−１，１３ｍ，１３ｍ＋
１，…がマトリクス状に配線されている。そして、各検
出電極１１と列センス線…，１３ｍ−１，１３ｍ，１３
ｍ＋１，…との間にセル選択スイッチ（例えば、Ｎｃｈ
ＭＯＳトランジスタ）Ｓｒが接続されて検出電極１１と
共に単位セル１０を構成している。
【００２９】セル選択スイッチＳｒのゲートは、行選択
線…，１２ｎ−１，１２ｎ，１２ｎ＋１，…に接続され
ている。行選択線…，１２ｎ−１，１２ｎ，１２ｎ＋
１，…の各一端は、行駆動回路１４の各行の出力端に接
続されている。列センス線…，１３ｍ−１，１３ｍ，１
３ｍ＋１，…の各一端は、検出回路…，１５ｍ−１，１
５ｍ，１５ｍ＋１，…の各回路入力端に接続されてい
る。これら検出回路…，１５ｍ−１，１５ｍ，１５ｍ＋
１，…の具体的な構成が、本発明の特徴とする部分であ
る。
【００３０】すなわち、検出回路…，１５ｍ−１，１５
ｍ，１５ｍ＋１，…は、各々、回路入力端である逆相
（−）入力端が列センス線…，１３ｍ−１，１３ｍ，１
３ｍ＋１，…の各一端に接続され、正相（＋）入力端が
電圧供給線１６に接続されたオペアンプＯＰと、このオ
ペアンプＯＰの逆相入力端と出力端との間に接続された
帰還容量Ｃｆと、この帰還容量Ｃｆに対して並列に接続
されたバイパススイッチ（例えば、ＮｃｈＭＯＳトラン
ジスタ）Ｓｂとを有する構成となっている。
【００３１】この検出回路…，１５ｍ−１，１５ｍ，１
５ｍ＋１，…において、バイパススイッチＳｂのゲート
が制御線１７に接続されている。電圧供給線１６には、
切り替えスイッチＳＷを介して一定のチャージ電圧Ｖｃ
又は所定の基準電圧Ｖｒｅｆが択一的に与えられる。切
り替えスイッチＳＷの切り替え制御は、タイミングコン
トローラ（図示せず）から与えられるスイッチ切り替え
信号Ｓ１，Ｓ２（図２を参照）によって行われる。ま
た、制御線１７には、当該タイミングコントローラから
検出回路制御信号Ｓｃｎｔが与えられる。
【００３２】検出回路…，１５ｍ−１，１５ｍ，１５ｍ
＋１，…の各出力端、即ちオペアンプＯＰの出力端に
は、サンプル＆ホールド回路…，１８ｍ−１，１８ｍ，
１８ｍ＋１，…の各入力端が接続されている。これらサ
ンプル＆ホールド回路…，１８ｍ−１，１８ｍ，１８ｍ
＋１，…の各々は、検出回路…，１５ｍ−１，１５ｍ，
１５ｍ＋１，…の各出力端と出力信号線１９との間に直
列に接続された例えばＮｃｈＭＯＳトランジスタＳｓ，
Ｓｃと、これらの共通接続点Ｑとグランドとの間に接続
されたホールド容量Ｃｈとを有する構成となっている。
【００３３】このサンプル＆ホールド回路…，１８ｍ−
１，１８ｍ，１８ｍ＋１，…において、ＭＯＳトランジ
スタＳｓは、そのゲートがロード線２０に接続されてサ
ンプリングスイッチとして機能する。ロード線２０に
は、先述したタイミングコントローラからロード信号Ｌ
ｄが与えられる。また、ＭＯＳトランジスタＳｃは、そ
のゲートに列駆動回路２１から列選択信号…，Ｃｍ−
１，Ｃｍ，Ｃｍ＋１，…が与えられることで列選択スイ
ッチとして機能する。出力信号線１９の一端と出力端子
２２との間には、出力バッファ２３が接続されている。
【００３４】次に、上記構成の第１実施形態に係る静電
容量検出装置の全体の動作について説明する。
【００３５】先ず、行駆動回路１４による行方向の走査
によって行選択線…，１２ｎ−１，１２ｎ，１２ｎ＋
１，…に順に行駆動信号…，Ｒｎ−１，Ｒｎ，Ｒｎ＋
１，…が与えられることで、セル選択スイッチＳｒが行
単位でオン状態となり、対応する行の検出電極１１を選
択する。すると、選択された行の各検出電極１１に蓄積
されている電荷が各セル選択スイッチＳｒおよび列セン
ス線…，１３ｍ−１，１３ｍ，１３ｍ＋１，…を通して
検出回路…，１５ｍ−１，１５ｍ，１５ｍ＋１，…に供
給される。
【００３６】検出回路…，１５ｍ−１，１５ｍ，１５ｍ
＋１，…は、選択された行の各検出電極１１に蓄積され
ていた電荷を、それに比例した電圧に変換してサンプル
＆ホールド回路…，１８ｍ−１，１８ｍ，１８ｍ＋１，
…に供給する。サンプル＆ホールド回路…，１８ｍ−
１，１８ｍ，１８ｍ＋１，…の各々は、サンプリングス
イッチＳｓがそのゲートにロード信号Ｌｄが与えられて
オン状態となることで、検出回路…，１５ｍ−１，１５
ｍ，１５ｍ＋１，…の各出力電圧をホールド容量Ｃｈに
ホールドする。ここまでは、全ての列が同時に動作す
る。
【００３７】各列のサンプル＆ホールド回路…，１８ｍ
−１，１８ｍ，１８ｍ＋１，…にホールドされた電圧
は、列駆動回路２１から列方向の走査によって列駆動信
号…，Ｃｍ−１，Ｃｍ，Ｃｍ＋１，…が順に出力され、
列選択スイッチＳｃが順次オン→オフされることで、出
力信号線１９および出力バッファ２３を経由して出力端
子２２からシリアルに出力される。以上の動作を行駆動
回路１４によって選択された行について順次行うことに
より、全ての検出電極１１の電荷を電圧に変換して順次
出力することができる。
【００３８】ここで、本発明のポイントとなる検出回路
…，１５ｍ−１，１５ｍ，１５ｍ＋１，…の動作につい
て、ｍ列の検出回路１５ｍの場合を例に採って、図２お
よび図３を用いて説明する。図２は、選択されている一
つの検出電極１１から出力端子２２までの経路を抜き出
した動作原理説明のための等価回路図である。また、図
３は、この動作原理を説明するためのタイミングチャー
トである。
【００３９】先ず、時刻ｔ１で“Ｈ”レベルの検出回路
制御信号Ｓｃｎｔが与えられることで、バイパススイッ
チＳｂがオン状態となる。これにより、検出回路１５ｍ
がボルテージフォロア回路構成となる。すなわち、入力
抵抗が非常に大きく、かつ出力抵抗がほぼ０に近く、そ
して電圧増幅度Ａｖ＝１の非反転増幅回路として動作す
る。
【００４０】次に、時刻ｔ２で行駆動回路１４から
“Ｈ”レベルの行駆動信号ＲＡＤ（…，Ｒｎ−１，Ｒ
ｎ，Ｒｎ＋１，…）が与えられることで、セル選択スイ
ッチＳｒがオン状態となって検出電極１１と列センス線
１３ｍとを接続する。このとき同時に、“Ｈ”レベルの
スイッチ切り替え信号Ｓ１が与えられることで、切り替
えスイッチＳＷがチャージ電圧Ｖｃを選択し、オペアン
プＯＰにその正相入力として与える。
【００４１】このとき、オペアンプＯＰはボルテージフ
ォロア動作をすることから、バイパススイッチＳｂを介
してオペアンプＯＰの出力端に接続される列センス線１
３ｍの電圧Ｖｓｌ、およびセル選択スイッチＳｒを介し
て列センス線１３ｍに接続される検出電極１１の電圧Ｖ
ｓはチャージ電圧Ｖｃとなる。これにより、検出電極１
１と指の表面（指紋）との間に形成される静電容量Ｃｓ
および検出電極１１と基板との間の寄生容量Ｃｓｐに、
それらの容量値に比例した電荷が蓄えられることにな
る。
【００４２】次に、時刻ｔ３で行駆動信号ＲＡＤ（…，
Ｒｎ−１，Ｒｎ，Ｒｎ＋１，…）が“Ｌ”レベルに遷移
することで、セル選択スイッチＳｒがオフ状態となる。
このとき、セル選択スイッチＳｒがオフ状態となっても
検出電極１１に蓄えられている電荷は保持されるので、
検出電極１１の電圧Ｖｓは変化せず、チャージ電圧Ｖｃ
のままである。
【００４３】次に、時刻ｔ４でスイッチ切り替え信号Ｓ
１が“Ｌ”レベルに遷移し、次いで時刻ｔ５でスイッチ
切り替えスイッチＳ２が“Ｈ”レベルに遷移すること
で、切り替えスイッチＳＷは基準電圧Ｖｒｅｆをオペア
ンプＯＰにその正相入力として与える。すると今度は、
列センス線１３ｍの電圧Ｖｓｌが基準電圧Ｖｒｅｆに変
化する。
【００４４】このとき、セル選択スイッチＳｒがオフ状
態にあり、検出電極１１は列センス線１３ｍと切り離さ
れているので、検出電極‐指紋間の静電容量Ｃｓおよび
対基板間の寄生容量Ｃｓｐに蓄えられた電荷は保持さ
れ、したがって検出電極１１の電圧Ｖｓは変化せず、チ
ャージ電圧Ｖｃのままである。
【００４５】次に、時刻ｔ６で検出回路制御信号Ｓｃｎ
ｔが“Ｌ”レベルに遷移することにより、バイパススイ
ッチＳｂがオフ状態となる。このとき、オペアンプＯＰ
は帰還容量Ｃｆによって負帰還がかかっており、列セン
ス線１３ｍは基準電圧Ｖｒｅｆに仮想接地される。
【００４６】次に、時刻ｔ７で行駆動信号ＲＡＤが再び
“Ｈ”レベルに遷移すると、セル選択スイッチＳｒがオ
ン状態となる。これにより、その電圧Ｖｓがチャージ電
圧Ｖｃであった検出電極１１が、基準電圧Ｖｒｅｆに仮
想接地された列センス線１３ｍに接続されるので、検出
電極１１の電圧Ｖｃがチャージ電圧Ｖｃから基準電圧Ｖ
ｒｅｆに変化する。その結果、この電圧変化に応じた電
荷が静電容量Ｃｓおよび寄生容量Ｃｓｐから流れ出して
帰還容量Ｃｆに蓄えられる。
【００４７】このとき、検出電極１１から流れ出す電荷
ΔＱは、ΔＱ＝（Ｃｓ＋Ｃｓｐ）×（Ｖｃ−Ｖｒｅｆ）
となる。この電荷ΔＱが帰還容量Ｃｆに蓄えられるの
で、オペアンプＯＰの出力電圧Ｖｓｎｓは、 Ｖｓｎｓ＝Ｖｒｅｆ−（Ｃｓ＋Ｃｓｐ）×（Ｖｃ−Ｖｒｅｆ）／Ｃｆ ……（３） となる。また、Ｖｃ−Ｖｒｅｆ＝ΔＶｃとすると、 Ｖｓｎｓ＝Ｖｒｅｆ−ΔＶｃＣｓ／Ｃｆ−ΔＶｃＣｓｐ／Ｃｆ …（４） となる。
【００４８】検出回路…，１５ｍ−１，１５ｍ，１５ｍ
＋１，…の各出力電圧Ｖｓｎｓは、各列ごとに設けられ
ているサンプル＆ホールド回路…，１８ｍ−１，１８
ｍ，１８ｍ＋１，…において、時刻ｔ８で“Ｈ”レベル
のロード信号Ｌｄが与えられ、サンプリングスイッチＳ
ｓがオン状態となることで、ホールド容量Ｃｈにホール
ドされる。その後、列駆動回路２１による走査によって
列選択スイッチＳｃが順次オン→オフされることによ
り、出力信号線１９にシリアルに出力される。
【００４９】ここで、例えば図４に示すように、指紋の
尾根の部分が近接している検出電極１１ｒが選択された
場合には、静電容量Ｃｓの容量値が大きくなるので低い
電圧Ｖｓを出力し、また指紋の谷の部分が近接している
検出電極１１ｖが選択された場合には、静電容量Ｃｓの
容量値が小さくなるので、尾根が近接している場合より
も高い電圧Ｖｓが出力される。
【００５０】このようにして、アレイ状に配置された検
出電極１１を覆うオーバーコート２４の上に指を載せた
際に、検出電極１１と指の表面との間に指紋の凹凸に応
じて形成される静電容量Ｃｓを、検出電極１１に一定の
チャージ電圧Ｖｃで電荷をチャージした後その電荷を検
出する電圧チャージ法を用いて検出することにより、指
紋の凹凸（模様／パターン）に応じた出力電圧Ｖｓｎｓ
を導出できる。
【００５１】上述したように、第１実施形態に係る静電
容量検出装置においては、検出電極１１に一定のチャー
ジ電圧Ｖｃで電荷をチャージした後、列センス線…，１
３ｍ−１，１３ｍ，１３ｍ＋１，…を仮想接地するよう
にしたことにより、出力電圧Ｖｓｎｓはセルごとに検出
電極１１に接続されたセル選択スイッチＳｒの特性に依
存せず、しかも基準電圧Ｖｒｅｆやチャージ電圧Ｖｃを
各検出電極１１に正確に分配できるので、検出電極１１
ごとの出力電圧のバラツキが少なくなり、良好なＳ／Ｎ
で指紋の凹凸に応じた電圧を取り出すことができる。
【００５２】また、列センス線…，１３ｍ−１，１３
ｍ，１３ｍ＋１，…を、検出電極１１にチャージ電圧Ｖ
ｃで電荷をチャージし、かつディスチャージする際のチ
ャージ／ディスチャージ線を兼ねるとともに、その充放
電回路を検出回路…，１５ｍ−１，１５ｍ，１５ｍ＋
１，…と兼用した構成を採っていることから、周辺回路
を簡略化できることになるので、素子密度や配線密度が
低く、高い歩留りが期待できる。ただし、この兼用した
回路構成に限定されるものではなく、基本的な考え方と
しては、充放電回路およびそのチャージ／ディスチャー
ジ線を専用に設けた回路構成を採ることも可能である。
【００５３】さらに、検出電極１１にチャージした電荷
を検出する構成であることから、図１から明らかなよう
に、検出電極１１にはセル選択スイッチＳｒであるＭＯ
Ｓトランジスタのソース（又は、ドレイン）を接続すれ
ば良い。これにより、セル選択スイッチＳｒでは、ソー
ス（又は、ドレイン）とバックゲート（ウェル）との間
に寄生ダイオードが存在し、これが静電保護素子として
作用するため、静電強度に強い検出回路とすることがで
きる。
【００５４】特に、セル選択スイッチＳｒとして、図５
に示すように、ＣＭＯＳトランジスタＳｒｐ，Ｓｒｎを
用いることにより、検出電極１１と電源ＶＤＤとの間お
よび検出電極１１とグランドとの間にそれぞれ寄生のダ
イオードＤｐ，Ｄｎが挿入されることになり、この寄生
ダイオードＤｐ，Ｄｎが共に静電保護素子として作用す
るために、静電破壊に対してより強い検出装置を構成で
きる。
【００５５】さらに、図６に示すように、ＣＭＯＳデバ
イスの検出電極１１側のソース（又は、ドレイン）の面
積を大きくすることにより、列センス線…，１３ｍ−
１，１３ｍ，１３ｍ＋１，…の寄生容量Ｃｓｌｐの容量
値を大きくすることなく、寄生ダイオードＤｐ，Ｄｎの
サイズを大きくできるので、静電強度をさらに強くする
ことができる。
【００５６】図６において、シリコン基板３１のウェル
（接地）３２の基板表面側には、例えばドレイン領域と
なる拡散領域３３とソース領域となる拡散領域３４とが
形成され、両拡散領域３３，３４間のチャネルの上方に
ゲート電極３５が配されている。
【００５７】ここで、ソース領域３４はドレイン領域３
３に比べてその面積が格段に大きくなるように形成され
ている。そして、このソース領域３４とウェル３２との
間にダイオードＤが寄生し、この寄生ダイオードＤが静
電破壊からＭＯＳトランジスタを保護する静電保護素子
として機能する。
【００５８】ドレイン領域３３にはシリコン酸化膜３６
を通してドレイン電極３７が電気的に接続され、ソース
電極３４にはシリコン酸化膜３６を通してソース電極３
８が接続されている。ゲート電極３５は行駆動線…，１
２ｎ−１，１２ｎ，１２ｎ＋１，…に接続され、ドレイ
ン電極は列センス線…，１３ｍ−１，１３ｍ，１３ｍ＋
１，…に接続されている。
【００５９】このＭＯＳトランジスタ構造の上には、層
間絶縁膜３９を介して検出電極１１が形成されている。
この検出電極１１には、層間絶縁膜３９を通してソース
電極３８が電気的に接続されている。そして、検出電極
１１の上は、オーバーコート２４によって覆われてい
る。
【００６０】ところで、先に記した式（４）からわかる
ように、取り出したい信号はΔＶｃＣｓ／Ｃｆである
が、必ずΔＶｃＣｓｐ／ＣｐのＤＣオフセットが生ず
る。基準電圧Ｖｒｅｆを除いた出力電圧に対する信号成
分の割合Ｒｓｎは、 Ｒｓｎ＝（ΔＶｃＣｓ／Ｃｆ）／｛（ΔＶｃＣｓ／Ｃｆ） ＋（ΔＶｃＣｓｐ／Ｃｆ）｝ ＝Ｃｓ／（Ｃｓ＋Ｃｓｐ） ……（５） となる。したがって、出力のゲインを上げるためにΔＶ
ｃを大きくしたり、検出回路…，１５ｍ−１，１５ｍ，
１５ｍ＋１，…の帰還容量Ｃｆを小さくしても、検出回
路…，１５ｍ−１，１５ｍ，１５ｍ＋１，…が出力でき
る信号は、検出回路…，１５ｍ−１，１５ｍ，１５ｍ＋
１，…のダイナミックレンジをＶＤＲとすると、ＶＤＲ
×Ｃｓ／（Ｃｓ＋Ｃｓｐ）で制限され、これ以上の感度
を得ることはできない。
【００６１】一例として、オーバーコート２４の材料を
ＳｉＮ、その厚さを２．０μｍ、検出電極１１‐基板間
の層間膜の材料をＳｉＯ2 、その厚さを１．６μｍと
し、ＳｉＮの比誘電率ε0 を７．５、ＳｉＯ2 の比誘電
率ε0 を３．９と仮定すると、このときの出力電圧（基
準電圧Ｖｒｅｆを除いた）に対する信号成分の割合Ｒｓ
ｎは、 Ｒｓｎ＝（７．５／２）／（７．５／２＋３．９／１．
６）＝０．６０６ となり、検出回路…，１５ｍ−１，１５ｍ，１５ｍ＋
１，…のダイナミックレンジＶＤＲの６０％程度しか信
号を出力できない。
【００６２】実際には、指とオーバーコート２４の間に
は空気層や非導電性の革質が存在するので、出力電圧
（基準電圧Ｖｒｅｆを除いた）に対する信号成分の割合
Ｒｓｎは、さらに小さな値となる。また、センサー（検
出電極１１の集合）表面の強度を向上させるためにオー
バーコート２４の膜厚を厚くすると、出力電圧に対する
信号成分の割合Ｒｓｎはさらに小さくなってしまうた
め、センサー表面の強化の向上にも限界が生ずる。
【００６３】この検出電極１１の寄生容量Ｃｓｐに起因
するＤＣオフセットの問題を解決するようにしたのが、
本発明の第２実施形態に係る静電容量検出装置である。
図７は、本発明の第２実施形態に係る静電容量検出装置
を示す全体構成図であり、ここでは、第１実施形態の場
合と同様に、指紋検出装置として用いた場合を例に採っ
て示している。
【００６４】図７において、検出電極４１が半導体の表
面にアレイ状に配置されており、これら検出電極４１に
対して行選択線…，４２ｎ−１，４２ｎ，４２ｎ＋１，
…および列センス線…，４３ｍ−１，４３ｍ，４３ｍ＋
１，…がマトリクス状に配線されている。そして、各検
出電極４１と列センス線…，４３ｍ−１，４３ｍ，４３
ｍ＋１，…との間にセル選択スイッチ（例えば、Ｎｃｈ
ＭＯＳトランジスタ）Ｓｒが接続されて検出電極４１と
共に単位セル４０を構成している。
【００６５】この単位セル４０がアレイ状に配置される
ことで、センサー部４４を構成している。このセンサー
部４４において、単位セル４０のセル選択スイッチＳｒ
のゲートは、行選択線…，４２ｎ−１，４２ｎ，４２ｎ
＋１，…に接続されている。行選択線…，４２ｎ−１，
４２ｎ，４２ｎ＋１，…の各一端は、行駆動回路４５の
各行の出力端に接続されている。
【００６６】センサー部４４の領域外において、例えば
単位セル４０の各列に対応してダミー電極…，４６ｍ−
１，４６ｍ，４６ｍ＋１，…が半導体の表面に配置され
ている。これらダミー電極…，４６ｍ−１，４６ｍ，４
６ｍ＋１，…は、対基板等との寄生容量が単位セル４０
の検出電極４１の寄生容量とほぼ等しくなるように形成
されている。寄生容量は、電極の形状や面積等によって
決まる。
【００６７】ダミー電極…，４６ｍ−１，４６ｍ，４６
ｍ＋１，…と、列センス線…，４３ｍ−１，４３ｍ，４
３ｍ＋１，…との間には選択スイッチ（例えば、Ｎｃｈ
ＭＯＳトランジスタ）…，ＳＡｍ−１，ＳＡｍ，ＳＡｍ
＋１，…がそれぞれ接続されている。これら選択スイッ
チ…，ＳＡｍ−１，ＳＡｍ，ＳＡｍ＋１，…の各ゲート
には、タイミングコントローラ（図示せず）からスイッ
チ制御信号Ｓ３が与えられる。
【００６８】また、ダミー電極…，４６ｍ−１，４６
ｍ，４６ｍ＋１，…の各々とチャージ電圧供給線４７と
の間にはチャージスイッチ（例えば、ＮｃｈＭＯＳトラ
ンジスタ）…，ＳＢｍ−１，ＳＢｍ，ＳＢｍ＋１，…が
接続されている。そして、このチャージ電圧供給線４７
によって供給されるチャージ電圧Ｖｃｄが、チャージス
イッチ…，ＳＢｍ−１，ＳＢｍ，ＳＢｍ＋１，…によっ
てダミー電極…，４６ｍ−１，４６ｍ，４６ｍ＋１，…
に選択的に与えられる。チャージスイッチ…，ＳＢｍ−
１，ＳＢｍ，ＳＢｍ＋１，…の各ゲートには、先述した
タイミングコントローラからスイッチ制御信号Ｓ１が与
えられる。
【００６９】列センス線…，４３ｍ−１，４３ｍ，４３
ｍ＋１，…の各一端には、検出回路…，４８ｍ−１，４
８ｍ，４８ｍ＋１，…の各回路入力端が接続されてい
る。これら検出回路…，４８ｍ−１，４８ｍ，４８ｍ＋
１，…は各々、逆相入力端が列センス線…，４３ｍ−
１，４３ｍ，４３ｍ＋１，…の各一端に接続されたオペ
アンプＯＰ１と、このオペアンプＯＰ１の逆相入力端と
出力端との間に接続された帰還容量Ｃｆ１と、この帰還
容量Ｃｆ１に対して並列接続されたバイパススイッチ
（例えば、ＮｃｈＭＯＳトランジスタ）Ｓｂとを有する
構成となっている。
【００７０】この検出回路…，４８ｍ−１，４８ｍ，４
８ｍ＋１，…において、バイパススイッチＳｂのゲート
が制御線４９に接続されている。この制御線４９は、先
述したタイミングコントローラから与えられる検出回路
制御信号Ｓｃｎｔを、検出回路…，４８ｍ−１，４８
ｍ，４８ｍ＋１，…の各バイパススイッチＳｂのゲート
に伝送する。
【００７１】また、オペアンプＯＰ１の正相入力端とチ
ャージ電圧供給線５０との間には選択スイッチ（例え
ば、ＮｃｈＭＯＳトランジスタ）…，ＳＣｍ−１，ＳＣ
ｍ，ＳＣｍ＋１，…が接続されている。そして、このチ
ャージ電圧供給線５０によって供給されるチャージ電圧
Ｖｃが、選択スイッチ…，ＳＣｍ−１，ＳＣｍ，ＳＣｍ
＋１，…によってオペアンプＯＰ１の正相入力端に選択
的に与えられる。選択スイッチ…，ＳＣｍ−１，ＳＣ
ｍ，ＳＣｍ＋１，…の各ゲートには、チャージスイッチ
…，ＳＢｍ−１，ＳＢｍ，ＳＢｍ＋１，…と同じスイッ
チ制御信号Ｓ１が、先述したタイミングコントローラか
ら与えられる。
【００７２】さらに、オペアンプＯＰ１の正相入力端と
基準電圧供給線５１との間には選択スイッチ（例えば、
ＮｃｈＭＯＳトランジスタ）…，ＳＤｍ−１，ＳＤｍ，
ＳＤｍ＋１，…が接続されている。そして、この基準電
圧供給線５１によって供給される基準電圧Ｖｒｅｆが、
選択スイッチ…，ＳＤｍ−１，ＳＤｍ，ＳＤｍ＋１，…
によってオペアンプＯＰ１の正相入力端に選択的に与え
られる。選択スイッチ…，ＳＤｍ−１，ＳＤｍ，ＳＤｍ
＋１，…の各ゲートには、先述したタイミングコントロ
ーラからスイッチ制御信号Ｓ２が与えられる。
【００７３】検出回路…，４８ｍ−１，４８ｍ，４８ｍ
＋１，…の各出力端（オペアンプＯＰ１の出力端）に
は、サンプル＆ホールド回路…，５２ｍ−１，５２ｍ，
５２ｍ＋１，…の各入力端が接続されている。これらサ
ンプル＆ホールド回路…，５２ｍ−１，５２ｍ，５２ｍ
＋１，…の各々は、検出回路…，４８ｍ−１，４８ｍ，
４８ｍ＋１，…の各出力端と出力信号線５３との間に直
列に接続された例えばＮｃｈＭＯＳトランジスタＳｓ，
Ｓｃと、これらの共通接続点Ｑとグランドとの間に接続
されたホールド容量Ｃｈ１とを有する構成となってい
る。
【００７４】このサンプル＆ホールド回路…，５２ｍ−
１，５２ｍ，５２ｍ＋１，…において、ＭＯＳトランジ
スタＳｓは、そのゲートがロード線５４に接続されてサ
ンプリングスイッチとして機能する。ロード線５４に
は、先述したタイミングコントローラからロード信号Ｌ
ｄが与えられる。また、ＭＯＳトランジスタＳｃは、そ
のゲートに列駆動回路２１から列選択信号…，Ｃｍ−
１，Ｃｍ，Ｃｍ＋１，…が与えられることで列選択スイ
ッチとして機能する。
【００７５】出力信号線５３の一端と出力端子５６との
間には、出力アンプ５７および出力バッファ５８が縦続
接続されている。出力アンプ５７は、所定の基準電圧Ｖ
ｏｓを正相入力、サンプル＆ホールド回路…，５２ｍ−
１，５２ｍ，５２ｍ＋１，…および出力信号線５３を介
して供給される検出回路…，４８ｍ−１，４８ｍ，４８
ｍ＋１，…の各検出出力Ｖｓｎｓを逆相入力としてい
る。
【００７６】ここで、出力アンプ５７のゲインをＡとす
ると、検出回路…，４８ｍ−１，４８ｍ，４８ｍ＋１，
…における各オペアンプＯＰ１の正相入力として基準電
圧Ｖｒｅｆが与えられたときに、基準電圧Ｖｒｅｆ、基
準電圧Ｖｏｓ、基準電圧Ｖｏｓと出力ダイナミックレン
ジの最小値（又は最大値）との差Ｖｓｗｇおよび出力ア
ンプ５７のゲインＡを、 ｜Ｖｒｅｆ−Ｖｏｓ｜＝Ｖｓｗｇ／Ａ ……（６） なる条件を満足するように設定するものとする。
【００７７】図８に、サンプル＆ホールド回路…，５２
ｍ−１，５２ｍ，５２ｍ＋１，…から出力端子５６まで
の経路における具体的な回路構成の一例を示す。本具体
例では、出力アンプ５７と出力バッファ５８の間にサン
プル＆ホールド回路５９が配置された構成となってい
る。ただし、このサンプル＆ホールド回路５９は必須の
ものではなく、必要に応じて配置するようにすれば良
い。
【００７８】図８において、出力アンプ５７は、基準電
圧Ｖｏｓを正相入力とし、サンプル＆ホールド回路…，
５２ｍ−１，５２ｍ，５２ｍ＋１，…を介して供給され
る検出回路…，４８ｍ−１，４８ｍ，４８ｍ＋１，…の
各検出出力Ｖｓｎｓを逆相入力とするオペアンプＯＰ２
と、このオペアンプＯＰ２の逆相入力端と出力端との間
に接続された帰還容量Ｃｆ２と、この帰還容量Ｃｆ２に
対して並列に接続されたバイパススイッチ（例えば、Ｎ
ｃｈＭＯＳトランジスタ）Ｓｔとを有する構成となって
いる。
【００７９】この出力アンプ５７において、バイパスス
イッチＳｔのゲートには、先述したタイミングコントロ
ーラからリセットパルスＲＰが与えられる。出力アンプ
５７のゲインＡは、サンプル＆ホールド回路…，５２ｍ
−１，５２ｍ，５２ｍ＋１，…のホールド容量Ｃｈ１と
帰還容量Ｃｆ２の比で与えられる。すなわち、出力アン
プ５７のゲインＡは、Ａ＝Ｃｈ１／Ｃｆ２となる。
【００８０】サンプル＆ホールド回路５９は、出力アン
プ５７の出力端、即ちオペアンプＯＰ２の出力端に入力
端が接続されたサンプリングスイッチ（例えば、Ｎｃｈ
ＭＯＳトランジスタ）Ｓｕと、このサンプリングスイッ
チＳｕの出力端とグランドとの間に接続されたホールド
容量Ｃｈ２とを有する構成となっている。サンプリング
スイッチＳｕのゲートには、先述したタイミングコント
ローラからサンプリングパルスＳＰが与えられる。
【００８１】出力バッファ５８は、サンプル＆ホールド
回路５９におけるホールド容量Ｃｈ２のホールド出力を
正相入力とし、逆相入力端と出力端とが短絡されたオペ
アンプＯＰ３によって構成されている。
【００８２】次に、上記構成の第２実施形態に係る静電
容量検出装置の全体の動作について説明する。
【００８３】先ず、行駆動回路４５による行方向の走査
によって行選択線…，４２ｎ−１，４２ｎ，４２ｎ＋
１，…に順に行駆動信号…，Ｒｎ−１，Ｒｎ，Ｒｎ＋
１，…が与えられることで、セル選択スイッチＳｒが行
単位でオン状態となり、対応する行の検出電極４１を選
択する。すると、選択された行の各検出電極４１に蓄積
されている電荷が各セル選択スイッチＳｒおよび列セン
ス線…，４３ｍ−１，４３ｍ，４３ｍ＋１，…を通して
検出回路…，４８ｍ−１，４８ｍ，４８ｍ＋１，…に供
給される。
【００８４】検出回路…，４８ｍ−１，４８ｍ，４８ｍ
＋１，…は、選択された行の各検出電極４１に蓄積され
ていた電荷を、それに比例した電圧に変換してサンプル
＆ホールド回路…，５２ｍ−１，５２ｍ，５２ｍ＋１，
…に供給する。サンプル＆ホールド回路…，５２ｍ−
１，５２ｍ，５２ｍ＋１，…の各々は、サンプリングス
イッチＳｓがそのゲートにロード信号Ｌｄが与えられて
オン状態となることで、検出回路…，４８ｍ−１，４８
ｍ，４８ｍ＋１，…の各出力電圧をホールド容量Ｃｈ１
にホールドする。ここまでは、全ての列が同時に動作す
る。
【００８５】各列のサンプル＆ホールド回路…，５２ｍ
−１，５２ｍ，５２ｍ＋１，…にホールドされた電圧
は、列駆動回路５５から列方向の走査によって列駆動信
号…，Ｃｍ−１，Ｃｍ，Ｃｍ＋１，…が順に出力され、
列選択スイッチＳｃが順次オン→オフされることで、出
力信号線５３、出力アンプ５７および出力バッファ５８
を経由して出力端子５６からシリアルに出力される。以
上の動作を行駆動回路４５によって選択された行につい
て順次行うことにより、全ての検出電極４１の電荷を電
圧に変換して順次出力することができる。
【００８６】ここで、本発明のポイントとなる検出回路
…，４８ｍ−１，４８ｍ，４８ｍ＋１，…の動作につい
て、ｍ列の検出回路４８ｍの場合を例に採って、図９お
よび図１０を用いて説明する。図９は、選択されている
一つの検出電極４１から出力端子５６までの経路を抜き
出した動作原理説明のための等価回路図である。また、
図１０は、この動作原理を説明するためのタイミングチ
ャートである。
【００８７】先ず、時刻ｔ１で“Ｈ”レベルの検出回路
制御信号Ｓｃｎｔが与えられることで、バイパススイッ
チＳｂがオン状態となる。これにより、検出回路４８ｍ
がボルテージフォロア回路構成となる。すなわち、入力
抵抗が非常に大きく、かつ出力抵抗がほぼ０に近く、そ
して電圧増幅度Ａｖ＝１の非反転増幅回路として動作す
る。
【００８８】このとき同時に、行駆動回路４５から
“Ｈ”レベルの行駆動信号Ｒｎが出力されることで、ｎ
行目の各単位セル４０のセル選択スイッチＳｒがオン状
態となって検出電極４１と列センス線４３ｍとを接続す
る。さらに、“Ｈ”レベルのスイッチ制御信号Ｓ１が与
えられることで、選択スイッチＳＣｍがオン状態とな
り、チャージ電圧供給線５０によって供給されるチャー
ジ電圧Ｖｃを、オペアンプＯＰ１にその正相入力として
与える。
【００８９】このとき、オペアンプＯＰはボルテージフ
ォロア動作をすることから、バイパススイッチＳｂを介
してオペアンプＯＰ１の出力端に接続される列センス線
４３ｍの電圧Ｖｓｌ、およびセル選択スイッチＳｒを介
して列センス線４３ｍに接続される検出電極４１の電圧
Ｖｓはチャージ電圧Ｖｃとなる。これにより、検出電極
４１と指の表面（指紋）との間に形成される静電容量Ｃ
ｓおよび検出電極４１と基板との間の寄生容量Ｃｓｐ
に、それらの容量値に比例した電荷が蓄えられることに
なる。
【００９０】また同時に、“Ｈ”レベルのスイッチ制御
信号Ｓ１が与えられることで、チャージスイッチＳＢｍ
がオン状態となり、チャージ電圧供給線４７によって供
給されるチャージ電圧Ｖｃｄを、ダミー電極４６ｍに印
加する。このときの各電圧については、 Ｖｃ−Ｖｒｅｆ＝−（Ｖｃｄ−Ｖｒｅｆ）＝ΔＶｃ ……（７） なる条件を満足するように設定しておく。
【００９１】次に、時刻ｔ２で行駆動信号Ｒｎが“Ｌ”
レベルに遷移することで、セル選択スイッチＳｒがオフ
状態となる。このとき、セル選択スイッチＳｒがオフ状
態となっても検出電極４１に蓄えられている電荷は保持
されるので、検出電極４１の電圧Ｖｓは変化せず、チャ
ージ電圧Ｖｃのままである。このとき同時に、スイッチ
制御信号Ｓ１も“Ｌ”レベルに遷移することで、チャー
ジスイッチＳＢｍおよび選択スイッチＳＣｍもオフ状態
となる。
【００９２】次に、時刻ｔ３でスイッチ制御信号Ｓ２が
“Ｈ”レベルに遷移することで、選択スイッチＳＤｍが
オン状態となり、基準電圧供給線５１によって供給され
る基準電圧Ｖｒｅｆを、オペアンプＯＰ１にその正相入
力として与える。すると今度は、列センス線４３ｍの電
圧Ｖｓｌが基準電圧Ｖｒｅｆに変化する。
【００９３】このとき、セル選択スイッチＳｒがオフ状
態にあり、検出電極４１は列センス線４３ｍと切り離さ
れているので、検出電極‐指紋間の静電容量Ｃｓおよび
対基板間の寄生容量Ｃｓｐに蓄えられた電荷は保持さ
れ、したがって検出電極４１の電圧Ｖｓは変化せず、チ
ャージ電圧Ｖｃのままである。
【００９４】次に、時刻ｔ４で検出回路制御信号Ｓｃｎ
ｔが“Ｌ”レベルに遷移することにより、検出回路４８
ｍの各バイパススイッチＳｂがオフ状態となる。このと
き、オペアンプＯＰ１は帰還容量Ｃｆ１によって負帰還
がかかっているので、列センス線４３ｍは基準電圧Ｖｒ
ｅｆに仮想接地される。
【００９５】次に、時刻ｔ５で行駆動信号Ｒｎが再び
“Ｈ”レベルに遷移すると、セル選択スイッチＳｒがオ
ン状態となる。これにより、その電圧Ｖｓがチャージ電
圧Ｖｃであった検出電極４１が、基準電圧Ｖｒｅｆに仮
想接地された列センス線４３ｍに接続されるので、検出
電極４１の電圧Ｖｓがチャージ電圧Ｖｃから基準電圧Ｖ
ｒｅｆに変化する。また同時に、スイッチ制御信号Ｓ３
が“Ｈ”レベルに遷移すると、選択スイッチＳＡｍがオ
ン状態となり、ダミー電極４６ｍの電圧Ｖｄｍｙは、チ
ャージ電圧Ｖｃｄから基準電圧Ｖｒｅｆに変化し、この
電圧変化に応じた電荷が検出電極４１およびダミー電極
４６ｍから流れ出して、検出回路４８ｍの帰還容量Ｃｆ
１に蓄えられる。
【００９６】このとき、検出電極４１から流れ出す電荷
ΔＱｓは、 ΔＱｓ＝（Ｃｓ＋Ｃｓｐ）×（Ｖｃ−Ｖｒｅｆ） となり、Ｖｃ−Ｖｒｅｆ＝ΔＶｃとすると、 ΔＱｓ＝（Ｃｓ＋Ｃｓｐ）×ΔＶｃ ……（８） となる。
【００９７】また、ダミー電極４６ｍから流れ出す電荷
ΔＱｄは、 ΔＱｄ＝Ｃｓｐ×（Ｖｃｄ−Ｖｒｅｆ） となり、−（Ｖｃｄ−Ｖｒｅｆ）＝ΔＶｃとすると、 ΔＱｄ＝Ｃｓｐ×ΔＶｃ ……（９） となる。
【００９８】これらの電荷（ΔＱｓ＋ΔＱｄ）が帰還容
量Ｃｆ１に蓄えられるので、オペアンプＯＰ１の出力電
圧Ｖｓｎｓは、 Ｖｓｎｓ＝Ｖｒｅｆ−（ΔＱｓ＋ΔＱｄ）／Ｃｆ１ ＝Ｖｒｅｆ−｛（Ｃｓ＋Ｃｓｐ） ×ΔＶｃ−Ｃｓｐ×ΔＶｃ｝／Ｃｆ１ ＝Ｖｒｅｆ−ΔＶｃ×Ｃｓ／Ｃｆ１ ……（10） となる。
【００９９】このように、検出電極４１とほぼ等しい寄
生容量Ｃｓｐを持つダミー電極４６ｍを設け、検出電極
４１とダミー電極４６ｍにそれぞれ式（７）の条件を満
足するチャージ電圧Ｖｃ，Ｖｃｄを与えることにより、
両電極４１，４６ｍの寄生容量Ｃｓｐの各電荷を相殺で
きるので、検出電極４１の寄生容量Ｃｓｐに起因するＤ
Ｃオフセットが無い信号を得ることができる。
【０１００】そして、各列の検出回路…，４８ｍ−１，
４８ｍ，４８ｍ＋１，…から出力された各電圧Ｖｓｎｓ
は、各列ごとに設けられているサンプル＆ホールド回路
…，５２ｍ−１，５２ｍ，５２ｍ＋１，…において、時
刻ｔ６で“Ｈ”レベルのロード信号Ｌｄが与えられ、サ
ンプリングスイッチＳｓがオン状態となることで、ホー
ルド容量Ｃｈ１に保持される。その後、列駆動回路５５
による走査によって列選択スイッチＳｃが順次オン→オ
フされることにより、出力信号線５３にシリアルに出力
される。
【０１０１】次に、検出回路…，４８ｍ−１，４８ｍ，
４８ｍ＋１，…で得た各電圧Ｖｓｎｓをシリアルに出力
する際の動作について、図１１のタイミングチャートを
用いて説明する。先ず、ｍ列目のサンプル＆ホールド回
路５２ｍのホールド電圧を読み出す手順について説明す
る。
【０１０２】ある行の水平走査の開始前の状態では、列
駆動回路５５からは列選択信号…，Ｃｍ−１，Ｃｍ，Ｃ
ｍ＋１，…が出力されないことから、サンプル＆ホール
ド回路…，５２ｍ−１，５２ｍ，５２ｍ＋１，…の全て
の列選択スイッチ（出力スイッチ）Ｓｃがオフ状態にあ
る。
【０１０３】この状態において、時刻ｔｍ１でリセット
パルスＲＰが“Ｈ”レベルに遷移すると、出力アンプ５
７のバイパススイッチＳｔがオン状態となる。これによ
り、出力アンプ５７の帰還容量Ｃｆ２の電荷が０にリセ
ットされる。このとき、出力アンプ５７の出力電圧Ｖｐ
ｓ、オペアンプＯＰ２の正相入力に与えられている基準
電圧Ｖｏｓになる。
【０１０４】次に、リセットパルスＲＰが“Ｌ”レベル
に遷移（時刻ｔｍ２）した後、時刻ｔｍ３で列駆動回路
５５からｍ列目を選択するための列選択信号Ｃｍが出力
されると、ｍ列目のサンプル＆ホールド回路５２ｍの列
選択スイッチＳｃ（ｍ）がオン状態となる。このとき、
列選択スイッチＳｃ（ｍ）の出力アンプ５７側は基準電
圧Ｖｏｓに仮想接地されているので、サンプル＆ホール
ド回路５２ｍのホールド容量Ｃｈ１の電荷が、出力アン
プ５７の帰還容量Ｃｆ２に流れ込む。
【０１０５】したがって、ｍ列目のサンプル＆ホールド
回路５２ｍのホールド電圧、即ち検出回路４８ｍの出力
電圧をＶｓｎｓ（ｍ）とすると、出力アンプ５７の出力
電圧Ｖｐｓは、 Ｖｐｓ＝Ｖｏｓ−（Ｖｓｎｓ（ｍ）−Ｖｏｓ）×（Ｃｈ１／Ｃｆ２） となる。 ……（11）
【０１０６】次に、時刻ｔｍ４でｍ列目の列選択信号Ｃ
ｍが消滅（“Ｌ”レベルに遷移）することで、サンプル
＆ホールド回路…，５２ｍ−１，５２ｍ，５２ｍ＋１，
…の全ての列選択スイッチＳｃがオフ状態となる。この
状態から、上記と同様の手順により、ｍ＋１列目のサン
プル＆ホールド回路５２ｍ＋１のホールド電圧を読み出
す。
【０１０７】このようにして、サンプル＆ホールド回路
…，５２ｍ−１，５２ｍ，５２ｍ＋１，…の全てのホー
ルド電圧を順次読み出すことができる。このとき、出力
アンプ５７の出力電圧Ｖｐｓは、出力アンプ５７のバイ
パススイッチＳｔがオンし、帰還容量Ｃｆ２の電荷が０
にリセットさせる度に基準電圧Ｖｏｓに戻ってしまうこ
とになる。
【０１０８】これに対して、本実施形態においては、出
力アンプ５７の後段にサンプル＆ホールド回路５９を設
けて、当該サンプル＆ホールド回路５９のサンプリング
スイッチＳｕを、図１１のタイミングチャートに示すよ
うに、サンプリングパルスＳＰでスイッチングさせてホ
ールド容量Ｃｈ２にホールドさせるようにすることによ
り、出力アンプ５７の帰還容量Ｃｆ２をリセットする度
に基準電圧Ｖｏｓに戻ってしまう部分を補間するように
している。
【０１０９】結局、出力端子５６から導出される出力電
圧Ａｏｕｔは、Ａｏｕｔ＝Ｖｐｓとなるので、式（1
0）、式（11）より、出力電圧Ａｏｕｔは、出力アンプ
５７のゲインをＡ（＝Ｃｈ１／Ｃｆ２）とすると、 Ａｏｕｔ＝Ｖｏｓ−（Ｖｒｅｆ−Ｖｏｓ−ΔＶｃ×Ｃｓ／Ｃｆ１）×Ａ ……（12） となる。
【０１１０】Ｃｓ＝０のとき、出力電圧Ａｏｕｔは最小
となるので、式（12）より、出力電圧Ａｏｕｔの最小値
Ａｏｕｔ(MIN) は、 Ａｏｕｔ(MIN) ＝Ｖｏｓ−（Ｖｒｅｆ−Ｖｏｓ）×Ａ ……（13） となり、基準電圧Ｖｒｅｆ，Ｖｏｓおよび出力アンプ５
７のゲインＡを自由に設定できる。また、式（12）から
明らかなように、ΔＶｃを変えることによってセンサー
のゲイン（感度）をコントロールできる。
【０１１１】センサー出力のダイナミックレンジをＶＤ
Ｒ(-) 〜ＶＤＲ(+) （即ち、ダイナミックレンジの最小
値がＶＤＲ(-) 、最大値がＶＤＲ(+) ）とすると、 Ａｏｕｔ(MIN) ＝ＶＤＲ(-) ……（14） となるように、基準電圧Ｖｒｅｆ，Ｖｏｓおよび出力ア
ンプ５７のゲインＡを設定し、ΔＶｃを調節することに
より、図１２に示すように、センサー出力のダイナミッ
クレンジを最大限に使った信号を取り出すことができ
る。
【０１１２】ここで、基準電圧Ｖｏｓとダイナミックレ
ンジの最小値ＶＤＲ(-) 、最大値ＶＤＲ(+) との差をＶ
ｓｗｇとし、 ＶＤＲ(-) ＝Ｖｏｓ−Ｖｓｗｇ， ＶＤＲ(+) ＝Ｖｏｓ
＋Ｖｓｗｇ とすると、Ａｏｕｔ(MIN) ＝ＶＤＲ(-) となるようにす
るには、 Ｖｒｅｆ−Ｖｏｓ＝Ｖｓｗｇ／Ａ ……（15） となるように設定すれば良い。
【０１１３】上述したように、第２実施形態に係る静電
容量検出装置においては、検出電極４１とほぼ等しい寄
生容量Ｃｓｐを持つダミー電極４６ｍを設け、基準電圧
Ｖｒｅｆに対して電圧値ΔＶｃの逆極性のチャージ電圧
Ｖｃ，Ｖｃｄを検出電極４１およびダミー電極４６ｍに
それぞれ与えるようにしたことにより、検出電極４１の
寄生容量の電荷をダミー電極４６ｍの寄生容量の電荷で
キャンセルすることができるので、検出電極４１の寄生
容量Ｃｓｐに起因するＤＣオフセットが無い信号を得る
ことができる。
【０１１４】そして、チャージ電圧Ｖｃ，Ｖｃｄの電圧
値ΔＶｃを調節することにより、検出電極‐指紋間の静
電容量Ｃｓの大小にかかわらず、出力のダイナミックレ
ンジＶＤＲを最大限に使った信号を取り出すことができ
る。その結果、指紋検知の感度を大幅に改善できるの
で、検出電極４１を覆うオーバーコート（図５を参照）
の膜厚を厚くすることができ、したがってセンサー表面
の強度を向上できる。
【０１１５】なお、本実施形態では、ダミー電極…，４
６ｍ−１，４６ｍ，４６ｍ＋１，…を単位セル４０の列
ごとに設け、かつ選択スイッチ…，ＳＡｍ−１，ＳＡ
ｍ，ＳＡｍ＋１，…を介して列センス線…，４３ｍ−
１，４３ｍ，４３ｍ＋１，…に接続することにより、検
出電極とダミー電極の各寄生容量の電荷を直接相殺する
構成としたが、この構成に限られるものではない。
【０１１６】その一例として、検出電極４１とほぼ等し
い寄生容量を持つダミー電極を例えば１個だけセンサー
部４４の領域外に配置し、出力段の信号処理系におい
て、この単一のダミー電極の寄生容量の電荷に基づく電
圧を保持し、シリアルに出力される検出回路…，４８ｍ
−１，４８ｍ，４８ｍ＋１，…の各出力電圧Ｖｓｎｓか
ら順に差し引くようにして、各寄生容量の電荷を信号処
理の段階で相殺する構成とすることも可能である。
【０１１７】さらに、本実施形態では、検出電極４１に
対し電圧で電荷をチャージし、そのチャージ後列センス
線…，４３ｍ−１，４３ｍ，４３ｍ＋１，…を仮想接地
し、これら列センス線…，４３ｍ−１，４３ｍ，４３ｍ
＋１，…を介して検出電極４１と指（指紋）との間に形
成される静電容量Ｃｓの電荷を検出する電圧チャージ法
を用いた静電容量検出装置に適用した場合について説明
したが、他の電圧チャージ法を用いた静電容量検出装
置、さらには検出電極４１に対して一定の電荷をチャー
ジした後、この検出電極４１の電圧変化を検出する電流
チャージ法を用いた静電容量検出装置にも適用可能であ
る。
【０１１８】また、上記第１，第２実施形態において
は、本発明に係る静電容量検出装置を指紋検出装置とし
て用いた場合を例に採って説明したが、指紋の検出に限
られるものではなく、検出電極１１，４１を覆うオーバ
ーコート２４（図５を参照）の上に載置された際に、検
出電極１１，４１との間に静電容量Ｃｓが形成される凹
凸パターン全般の検出に用いることが可能である。
【０１１９】ところで、アレイ状に配置された検出電極
１１，４１を覆うオーバーコート２４の上に指を載せて
いない場合には、静電容量Ｃｓは形成されず、その容量
値が０となるので、検出電極１１，４１の寄生容量Ｃｓ
ｐに蓄えられた電荷のみを出力することになる。このと
きの出力電圧Ｖｓｎｓ(0) は、式（３）より、 Ｖｓｎｓ(0) ＝Ｖｒｅｆ−Ｃｓｐ×（Ｖｃ−Ｖｒｅｆ）
／Ｃｆ となる。
【０１２０】したがって、各検出電極１１，４１を選択
してこの電圧Ｖｓｎｓ(0) を出力させることにより、各
セルごとに検出電極１１，４１に接続されているセル選
択スイッチＳｒの動作を確認することができるため、擬
似的に指を載せた状態を作らなくても、容易に本検出装
置の出荷時の検査を行うことができる。
【０１２１】以下、本検出装置の検査方法の手順につい
て、第１実施形態に係る静電容量検出装置の場合を例に
採って、図１３の動作原理図を用いて図１４のフローチ
ャートにしたがって説明する。なお、図１３中、図２と
同等部分には同一符号を付して示してある。また、本検
査のための動作原理は、静電容量Ｃｓが形成されない点
で相違するのみであり、基本的には先述した動作原理と
同じである。
【０１２２】先ず、検出回路１５ｍのバイパススイッチ
Ｓｂをオンすることで、当該回路をボルテージフォロア
動作させる（ステップＳ１１）。続いて、行方向の走査
を行うことによってセル選択スイッチＳｒをオンさせ、
検出電極１１と列センス線１３ｍとを接続すると同時
に、切り替えスイッチＳＷによってチャージ電圧Ｖｃを
オペアンプＯＰにその正相入力として与える（ステップ
Ｓ１２）。
【０１２３】このとき、オペアンプＯＰはボルテージフ
ォロア動作をすることから、バイパススイッチＳｂを介
してオペアンプＯＰの出力端に接続される列センス線１
３ｍの電圧Ｖｓｌ、およびセル選択スイッチＳｒを介し
て列センス線１３ｍに接続される検出電極１１の電圧Ｖ
ｓはチャージ電圧Ｖｃとなる。これにより、検出電極１
１と基板との間の寄生容量Ｃｓｐに、その容量値に比例
した電荷が蓄えられることになる。
【０１２４】次に、セル選択スイッチＳｒをオフすると
ともに、切り替えスイッチＳＷによってチャージ電圧Ｖ
ｃに代えて基準電圧ＶｒｅｆをオペアンプアンプＯＰに
その正相入力として与える（ステップＳ１３）。このと
き、検出電極１１は列センス線１３ｍと切り離されてい
るので、対基板間の寄生容量Ｃｓｐに蓄えられた電荷は
保持され、したがって検出電極１１の電圧Ｖｓは変化せ
ず、チャージ電圧Ｖｃのままである。
【０１２５】次に、バイパススイッチＳｂをオフし、列
センス線１３ｍを基準電圧Ｖｒｅｆに仮想接地し（ステ
ップＳ１４）、次いでセル選択スイッチＳｒを再びオン
し態とする（ステップＳ１５）。これにより、検出電極
１１の電圧Ｖｃがチャージ電圧Ｖｃから基準電圧Ｖｒｅ
ｆに変化する。その結果、この電圧変化に応じた電荷が
寄生容量Ｃｓｐから流れ出して帰還容量Ｃｆに蓄えられ
る。
【０１２６】このとき、検出電極１１から流れ出す電荷
ΔＱ(0) は、 ΔＱ(0) ＝Ｃｓｐ×（Ｖｃ−Ｖｒｅｆ） となる。この電荷ΔＱ(0) が帰還容量Ｃｆに蓄えられる
ので、オペアンプＯＰの出力電圧Ｖｓｎｓ(0) は、 Ｖｓｎｓ(0) ＝Ｖｒｅｆ−Ｃｓｐ×（Ｖｃ−Ｖｒｅｆ）
／Ｃｆ となる。
【０１２７】次に、各列の検出回路…，１５ｍ−１，１
５ｍ，１５ｍ＋１，…から出力されたこれらの電圧Ｖｓ
ｎｓ(0) を、サンプル＆ホールド回路…，１８ｍ−１，
１８ｍ，１８ｍ＋１，…でホールドし（ステップＳ１
６）、次いで列方向の走査を行うことによって電圧Ｖｓ
ｎｓ(0) をシリアルに出力させる（ステップＳ１７）。
そして、これら出力電圧Ｖｓｎｓ(0) のレベルをチェッ
クすることで、セル選択スイッチＳｒの良否、即ちセル
選択スイッチＳｒが正常に動作しているか否かを確認す
る（ステップＳ１８）。
【０１２８】ここでは、第１実施形態に係る静電容量検
出装置の場合を例に採ってその検査方法の手順について
説明したが、第２実施形態に係る静電容量検出装置の場
合にも同様の手順によってその検査を実現できる。ただ
し、第２実施形態に係る静電容量検出装置では、ダミー
電極…，４６ｍ−１，４６ｍ，４６ｍ＋１，…が設けら
れていることから、各単位セル４０のセル選択スイッチ
Ｓｒを常にオフ状態にして、ダミー電極の寄生容量に基
づくキャンセル機能を停止するようにすれば、検出電極
４１の寄生容量Ｃｓｐに蓄えられた電荷のみを検出でき
ることになるため、単位セル４０のセル選択スイッチＳ
ｒの動作を確認できることになる。
【０１２９】図１５は、先述した構成の第１，第２実施
形態に係る静電容量検出装置を指紋検出装置（指紋セン
サー）として用いた本発明に係る指紋照合装置の構成の
一例を示すブロック図である。図１５において、本例に
係る指紋照合装置６０は、指紋検出装置６１、Ａ／Ｄ変
換器６２、第１，第２のメモリ６３，６４、登録部６５
および比較部６６を有する構成となっている。
【０１３０】上記構成の指紋照合装置６０において、指
紋検出装置６１として、先述した構成の第１，第２実施
形態に係る静電容量検出装置が用いられる。すなわち、
指紋検出装置６１は、図１（又は図７）に示すように、
アレイ状に配置された検出電極１１（４１）を有し、こ
の検出電極１１（４１）に一定のチャージ電圧で電荷を
チャージした後、列センス線…，１３ｍ−１，１３ｍ，
１３ｍ＋１，…（…，４３ｍ−１，４３ｍ，４３ｍ＋
１，…）を仮想接地して、検出電極１１（４１）と指の
表面との間に指紋の凹凸に応じて形成される静電容量Ｃ
ｓを検出する構成となっている。
【０１３１】指紋照合装置６０からの出力電圧は、Ａ／
Ｄ変換器６２でデジタル化された後第１のメモリ６３に
格納される。登録部６５は、照合対象となる指紋パター
ンを予め登録する際に使用されるものであり、その登録
の際に第１のメモリ６３に格納された指紋情報から例え
ば特徴点だけを抽出し、この特徴点群の情報を登録パタ
ーン情報として第２のメモリ６４に格納する。
【０１３２】比較部６６は、指紋の照合の際に、指紋検
出装置６１によって検出され、第１のメモリ６３に格納
された検出指紋情報を、例えばその特徴点について第２
のメモリ６４に予め格納されている登録パターン情報と
比較する。そして、検出指紋情報が登録パターン情報と
一致する場合には、比較部６６は、指紋検出装置６１に
よって検出された指紋が予め登録されている指紋である
と判断し、その旨の照合結果を外部へ出力する。
【０１３３】なお、本例では、指紋検出装置６１によっ
て検出された指紋情報を一旦第１のメモリ６３に格納す
るとしたが、信号処理上、その必要がない場合には、第
１のメモリ６３を省略することができる。
【０１３４】また、図１６に示すように、指紋検出装置
６１、Ａ／Ｄ変換器６２および第１のメモリ６３（当該
メモリ６３については、点線で示すように省略すること
も可能）を１つのユニット６８として構成し、当該ユニ
ット６８の出力をパーソナルコンピュータ６７に与える
ように、このパーソナルコンピュータ６７に第２のメモ
リ６４、登録部６５および比較部６６の機能を持たせ、
これらを総合して指紋照合装置６０′とすることも可能
である。
【０１３５】
【発明の効果】以上説明したように、本発明によれば、
検出電極およびこの検出電極とセンス線との間に接続さ
れたスイッチング素子を有する単位セルをアレイ状に配
置してなる静電容量検出装置およびこれを用いた指紋照
合装置において、検出電極に対して一定の電圧で電荷を
チャージした後センス線を仮想接地し、このセンス線を
介して検出電極との間に形成される静電容量を検出する
ようにしたことにより、スイッチング素子１つで検出セ
ルを実現できるとともに、検出セルの素子特性のバラツ
キに依存せずに、良好なＳ／Ｎで静電容量に応じた電圧
を検出できることになる。
【０１３６】また、検出電極に対して電荷をチャージ
し、その電荷に基づく電圧を検出することによってこの
検出電極との間に形成される静電容量を検出する静電容
量検出装置およびこれを用いた指紋照合装置において、
検出電極とほぼ等しい寄生容量を持つダミー電極を設
け、検出電極の寄生容量の電荷をダミー電極の寄生容量
の電荷でキャンセルするようにしたことにより、検出電
極の寄生容量に起因するＤＣオフセットをなくすことが
できるため、センサー出力のダイナミックレンジを大幅
に改善できることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る静電容量検出装置
を示す全体構成図である。
【図２】第１実施形態に係る静電容量検出装置の動作原
理を説明するための等価回路図である。
【図３】第１実施形態に係る静電容量検出装置の動作原
理を説明するためのタイミングチャートである。
【図４】検出電極の周辺部の断面図である。
【図５】スイッチング素子にＣＭＯＳトランジスタを用
いた場合の回路図である。
【図６】スイッチング素子として用いるＭＯＳトランジ
スタの構成の一例を示す断面図である。
【図７】本発明の第２実施形態に係る静電容量検出装置
を示す全体構成図である。
【図８】第２実施形態に係る静電容量検出装置の出力部
の具体的な回路構成の一例を示す回路図である。
【図９】第２実施形態に係る静電容量検出装置の動作原
理を説明するための等価回路図である。
【図１０】第２実施形態に係る静電容量検出装置の動作
原理を説明するためのタイミングチャートである。
【図１１】第２実施形態に係る静電容量検出装置におけ
るパラレル‐シリアル変換の動作を説明するためのタイ
ミングチャートである。
【図１２】ΔＶｃに応じてゲインが変化する様子を示す
波形図である。
【図１３】本発明に係る検査方法の動作原理を説明する
ための等価回路図である。
【図１４】本発明に係る検査方法の手順を示すフローチ
ャートである。
【図１５】本発明に係る指紋照合装置の構成の一例を示
すブロック図である。
【図１６】本発明に係る指紋照合装置の構成の他の例を
示すブロック図である。
【図１７】静電容量を感知する指紋検出装置の原理図で
ある。
【図１８】電流チャージ法を用いた指紋検出装置の従来
例を示す回路図である。
【図１９】図１８の回路動作を説明するためのタイミン
グチャートである。
【符号の説明】
１０，４０…単位セル、１１，４１…検出電極、１２ｎ
−１，１２ｎ，４２ｎ＋１，４２ｎ−１，４２ｎ，４２
ｎ＋１…行駆動線、１３ｍ−１，１３ｍ，１３ｍ＋１，
４３ｍ−１，４３ｍ，４３ｍ＋１…列センス線、１４，
４５…行駆動回路、１５ｍ−１，１５ｍ，１５ｍ＋１，
４６ｍ−１，４６ｍ，４６ｍ＋１…検出回路、１８ｍ−
１，１８ｍ，１８ｍ＋１，５２ｍ−１，５２ｍ，５２ｍ
＋１，５９…サンプル＆ホールド回路、２１，５５…列
駆動回路、２３，５８…出力バッファ、５７…出力アン
プ、６０，６０′…指紋照合装置、６１…指紋検出装
置、Ｓｒ…セル選択スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山 武志 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 篠崎 圭一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2F063 AA43 BA29 CA08 DA02 DA05 DD07 HA04 LA29

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 検出電極およびこの検出電極とセンス線
    との間に接続されたスイッチング素子を有してアレイ状
    に配置された単位セルと、 前記検出電極に対して一定の電圧で電荷をチャージし、
    かつその電荷をディスチャージする充放電回路と、 前記検出電極に対する電荷のチャージ後前記センス線を
    仮想接地し、このセンス線を介して前記検出電極の電荷
    を検出することによってこの検出電極との間に形成され
    る静電容量を検出する検出回路とを備えたことを特徴と
    する静電容量検出装置。
  2. 【請求項２】 前記センス線は、前記充放電回路のチャ
    ージ／ディスチャージ線を兼ねることを特徴とする請求
    項１記載の静電容量検出装置。
  3. 【請求項３】 前記検出回路は、前記充放電回路を兼ね
    ることを特徴とする請求項２記載の静電容量検出装置。
  4. 【請求項４】 前記検出回路は、逆相入力端が前記セン
    ス線に接続され、正相入力端に前記一定の電圧又は所定
    の基準電圧が択一的に与えられるオペアンプと、このオ
    ペアンプの逆相入力端と出力端との間に接続された帰還
    容量と、前記帰還容量を選択的にバイパスするバイパス
    スイッチとを有することを特徴とする請求項３記載の静
    電容量検出装置。
  5. 【請求項５】 前記検出電極との間に形成される静電容
    量は、この検出電極と指の表面との間に指紋の凹凸に応
    じて形成される静電容量であることを特徴とする請求項
    １記載の静電容量検出装置。
  6. 【請求項６】 前記スイッチング素子は、ソース又はド
    レインが前記検出電極に接続されたＭＯＳトランジスタ
    又はＣＭＯＳトランジスタからなることを特徴とする請
    求項１記載の静電容量検出装置。
  7. 【請求項７】 前記ＭＯＳトランジスタ又はＣＭＯＳト
    ランジスタは、静電保護素子を兼ねることを特徴とする
    請求項６記載の静電容量検出装置。
  8. 【請求項８】 前記検出回路の検出出力をホールドする
    ホールド手段を有することを特徴とする請求項１記載の
    静電容量検出装置。
  9. 【請求項９】 検出電極およびこの検出電極とセンス線
    との間に接続されたスイッチング素子を有してアレイ状
    に配置された単位セルと、 前記検出電極に対して電荷をチャージし、その電荷に基
    づく電圧を検出することによってこの検出電極との間に
    形成される静電容量を検出する検出手段と、 前記検出電極とほぼ等しい寄生容量を持つダミー電極と
    を備え、 前記検出電極の寄生容量の電荷を前記ダミー電極の寄生
    容量の電荷でキャンセルすることを特徴とする静電容量
    検出装置。
  10. 【請求項１０】 前記検出手段は、前記検出電極に対し
    て一定の電圧で電荷をチャージし、かつその電荷をディ
    スチャージする充放電回路と、前記検出電極に対する電
    荷のチャージ後前記センス線を仮想接地し、このセンス
    線を介して前記検出電極の電荷を検出する検出回路とを
    有することを特徴とする請求項９記載の静電容量検出装
    置。
  11. 【請求項１１】 前記ダミー電極は、前記単位セルの列
    ごとに前記センス線にスイッチング素子を介して接続さ
    れていることを特徴とする請求項９記載の静電容量検出
    装置。
  12. 【請求項１２】 前記検出回路は、逆相入力端が前記セ
    ンス線に接続され、正相入力端に前記一定の電圧又は所
    定の基準電圧Ｖｒｅｆが択一的に与えられるオペアンプ
    と、このオペアンプの逆相入力端と出力端との間に接続
    された帰還容量と、前記帰還容量を選択的にバイパスす
    るバイパススイッチとを有することを特徴とする請求項
    １０記載の静電容量検出装置。
  13. 【請求項１３】 所定の基準電圧Ｖｏｓを一方の入力、
    前記検出回路の検出出力Ｖｓｎｓを他方の入力とするゲ
    インＡの出力アンプを有し、 前記基準電圧Ｖｏｓと出力ダイナミックレンジの最小値
    又は最小値との差をＶｓｗｇとすると、前記検出回路に
    対して基準電圧Ｖｒｅｆが与えられたときに、基準電圧
    Ｖｒｅｆ、基準電圧Ｖｏｓ、基準電圧Ｖｏｓと出力ダイ
    ナミックレンジの最小値との差Ｖｓｗｇおよび出力アン
    プのゲインＡは、 ｜ｒｅｆ−Ｖｏｓ｜＝Ｖｓｗｇ／Ａ なる条件を満足するように設定されていることを特徴と
    する請求項１２記載の静電容量検出装置。
  14. 【請求項１４】 前記検出回路と前記出力アンプとの間
    に、前記検出回路の検出出力をホールドするホールド回
    路を有し、 前記出力アンプのゲインＡは、前記ホールド回路のホー
    ルド容量と前記出力アンプの帰還容量の比で与えられる
    ことを特徴とする請求項１３記載の静電容量検出装置。
  15. 【請求項１５】 検出電極およびこの検出電極とセンス
    線との間に接続されたスイッチング素子を有してアレイ
    状に配置された単位セルを具備し、前記検出電極に一定
    の電圧で電荷をチャージした後、その電荷を検出するこ
    とによって前記検出電極との間に形成される静電容量を
    検出する静電容量検出装置の検査方法であって、 前記検出電極に一定の電圧で電荷をチャージした後、こ
    の検出電極と基板との間の寄生容量の電荷を読み出し、 この読み出した寄生容量の電荷に基づいて前記スイッチ
    ング素子の良否を確認することを特徴とする静電容量検
    出装置の検査方法。
  16. 【請求項１６】 前記静電容量検出装置は、前記検出電
    極とほぼ等しい寄生容量を持ち、その寄生容量の電荷で
    前記検出電極の寄生容量の電荷をキャンセルするダミー
    電極を有し、 前記スイッチング素子の良否を確認する際に、前記ダミ
    ー電極の寄生容量に基づくキャンセル機能を停止させる
    ことを特徴とする請求項１５記載の静電容量検出装置の
    検査方法。
  17. 【請求項１７】 検出電極およびこの検出電極とセンス
    線との間に接続されたスイッチング素子を有してアレイ
    状に配置された単位セルと、前記検出電極に対して一定
    の電圧で電荷をチャージし、かつその電荷をディスチャ
    ージする充放電回路と、前記検出電極に対する電荷のチ
    ャージ後前記センス線を仮想接地し、このセンス線を介
    して前記検出電極の電荷を検出することによってこの検
    出電極との間に指紋の凹凸に応じて形成される静電容量
    を検出する検出回路とを有する指紋検出手段と、 予め登録された指紋のパターン情報を格納する格納手段
    と、 前記指紋検出手段によって検出された指紋情報を前記格
    納手段に格納されている登録パターン情報と比較し、そ
    の比較結果を指紋照合結果として出力する比較手段とを
    備えたことを特徴とする指紋照合装置。
  18. 【請求項１８】 前記指紋検出手段は、前記検出回路と
    前記充放電回路とを兼用していることを特徴とする請求
    項１７記載の指紋照合装置。
  19. 【請求項１９】 検出電極およびこの検出電極とセンス
    線との間に接続されたスイッチング素子を有してアレイ
    状に配置された単位セルと、前記検出電極に対して一定
    の電荷をチャージし、その電荷に基づく電圧を検出する
    ことによってこの検出電極との間に指紋の凹凸に応じて
    形成される静電容量を検出する検出手段とを有する指紋
    検出手段と、 予め登録された指紋のパターン情報を格納する格納手段
    と、 前記指紋検出手段によって検出された指紋情報を前記格
    納手段に格納されている登録パターン情報と比較し、そ
    の比較結果を指紋照合結果として出力する比較手段とを
    備えたことを特徴とする指紋照合装置。
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