JP2000200872A - 半導体抵抗素子 - Google Patents

Abstract

(57)【要約】 【課題】素子チャネル形成層を、その不純物濃度や厚さ
の影響を受けずにｐｎ接合分離し、またリーク電流の増
大を防止して信頼性を向上させる。 【解決手段】半導体基板１内に形成され、抵抗素子の電
流チャネルが形成される第１導電型の第１不純物領域２
と、その上にそれぞれ接続し互いに離間する１対の素子
電極６と、第１不純物領域２内に形成され、１対の素子
電極６との２つの接続箇所の周囲を平面パターン上で囲
むように配置された第２導電型の第２不純物領域３とを
有する。第２不純物領域３上に、所定電圧（ｐｎ接合を
逆バイアスする電圧または接地電位）が印加されるバイ
アス電極４が接続されている。なお、半導体基板上に、
いわゆるＨＥＭＴ構造の結晶成長層を有する場合、第２
不純物領域を最表面の結晶成長層に設けるとよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板内の不
純物領域または半導体基板上に形成された結晶成長層な
どの導電性半導体層に電流チャネルを形成してなる半導
体抵抗素子に関する。

【０００２】

【従来の技術】ＧａＡｓ等の絶縁性半導体基板内に導電
層を形成し、これを電流チャネル形成層として用いた抵
抗素子が知られている。この抵抗素子において、電流チ
ャネル形成層の形成（または分離）方法は、図９〜図１
１に示す、選択イオン注入法、高抵抗化法およびエッチ
ング法が最も一般的である。

【０００３】図９に示す選択イオン注入法では、レジス
ト等の選択マスクパターン１０１をＧａＡｓ基板１００
上に形成し、その開口部１０１ａにより表出した基板面
に、たとえば珪素イオンＳｉ⁺ を選択的にイオン注入す
る。活性化アニーリングを行うと、抵抗素子の電流チャ
ネル形成層としてｎ型不純物領域１０２が基板表面に形
成される。この方法では、ｎ型不純物領域１０２の周囲
が半絶縁性基板であることから絶縁分離領域の形成はと
くに必要ない。

【０００４】図１０に示す高抵抗化法、図１１に示すエ
ッチング法は、ＧａＡｓ基板表面に導電層（たとえばエ
ピタキシャル成長層）が形成されている場合の電流チャ
ネル形成層の分離方法である。何れの方法でも、導電層
１０３上にレジスト等の保護マスク層１０４を予め形成
する。高抵抗化法（図１０）では、保護マスク層１０４
周囲にホウ素イオンＢ⁺ 、酸素イオンＯ⁺ 等をイオン注
入して、その部分を非晶質化または深いレベル形成によ
り高抵抗化する。エッチング法（図１１）では、ＧａＡ
ｓエッチング液に浸漬するなどして、保護マスク層１０
４周囲の導電層１０３を除去する。

【０００５】ところが、これら電流チャネル形成層の形
成（または分離）方法では、出来上がりの電流チャネル
形成層の横方向の寸法がばらつきやすい。すなわち、図
９および図１０に示す方法ではイオン注入や熱拡散によ
る不純物のマスク層下への回り込みによって、図１１に
示す方法ではサイドエッチングによって、電流チャネル
形成層の横方向の寸法が変動し、この結果、抵抗素子の
抵抗値にバラツキが生じる。また、図９に示す選択イオ
ン注入法では、電流チャネル形成層の幅が必ずマスク層
１０１の開口幅より拡がるため、一定幅以下の細い抵抗
素子を作ることが出来ず、これが素子の小型化を阻害す
る要因となる。

【０００６】抵抗素子の小型化を促進するために、特開
昭５４−８４８２号公報には、抵抗素子周囲をショット
キー障壁電極で囲み、ショットキー障壁電極を接地する
か逆バイアス電圧を印加して素子分離を行う技術が開示
されている。

【０００７】図１２は、上記公報に記載された抵抗素子
の断面図と平面図である。ＧａＡｓ基板１１０上に、ｎ
型ＧａＡｓ結晶層１１１がエピタキシャル成長されてい
る。ｎ型ＧａＡｓ結晶層１１１上に、オーミック・コン
タクト層からなる２つの抵抗端子Ｒ_T が離間して配置さ
れ、抵抗端子Ｒ_T を囲むようにして分離用ショットキー
障壁電極１１３が配置されている。

【０００８】この抵抗素子の使用時には、分離用ショッ
トキー障壁電極１１３を接地するか、逆バイアス電圧を
印加する。分離用ショットキー障壁電極１１３近傍のｎ
型ＧａＡｓ結晶層１１１部分に空乏層が生成されて半絶
縁性基板１１０に達し、抵抗素子が周囲の素子と電気的
に分離される。

【０００９】

【発明が解決しようとする課題】しかし、上記公報に記
載された抵抗素子では、ｎ型ＧａＡｓ結晶層１１１の濃
度が高い場合に分離用ショットキー障壁電極１１３の直
下に形成される空乏層の初期厚さが小さく、また逆バイ
アス電圧の印加に伴う空乏層の延びが余り大きくない。
したがって、大きな逆バイアス電圧を印加しないと、空
乏層が半絶縁性基板１１０に達しない。ｎ型ＧａＡｓ結
晶層１１１の濃度が比較的に低い場合でも、その結晶層
が厚いと、同様に、空乏層を半絶縁性基板１１０に到達
させるには、大きな逆バイアス電圧を必要とする。

【００１０】また、ショットキー接合は基板表面近傍に
形成されるため、種々の半導体プロセスにおけるダメー
ジにより導入されている基板表面準位の影響により耐圧
が低く、分離用ショットキー障壁電極１１３に大きな逆
バイアス電圧を印加するとリーク電流が増大するなど、
信頼性が余り高くない。

【００１１】本発明の目的は、素子チャネル形成層の不
純物濃度や厚さの影響を受けずに素子チャネル形成層を
ｐｎ接合分離することができ、またリーク電流の増大を
防止し信頼性が高い半導体抵抗素子を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明に係る半導体抵抗
素子は、半導体基板内に形成され、抵抗素子の電流チャ
ネルが形成される第１導電型の第１不純物領域と、上記
第１不純物領域上にそれぞれ接続し互いに離間する１対
の素子電極と、上記第１不純物領域内に形成され、当該
第１不純物領域と上記１対の素子電極との２つの接続箇
所の周囲を平面パターン上で囲むように配置された第２
導電型の第２不純物領域とを有する。

【００１３】上記第２不純物領域上に、所定電圧が印加
されるバイアス電極が接続されている。このバイアス電
極に印加される所定電圧は、上記第１および第２不純物
領域間のｐｎ接合を逆バイアスする極性と大きさを有す
る。また、上記所定電圧は、上記第１不純物領域内に空
乏層が延びて、上記第２不純物領域のパターンに囲まれ
た内側の第１不純物領域部分と外側の第１不純物領域部
分とをｐｎ接合分離するときの電圧以上に設定される。

【００１４】本発明に係る他の半導体抵抗素子は、半導
体基板上に形成された結晶成長層と、上記結晶成長層上
にそれぞれ接続し互いに離間する１対の素子電極と、上
記結晶成長層内に形成され、当該結晶成長層と上記１対
の素子電極との２つの接続箇所の周囲を平面パターン上
で囲むように配置され、周囲の結晶成長層領域と逆導電
型の不純物領域とを有する。

【００１５】上記結晶成長層を、いわゆるＨＥＭＴ構造
とすることができる。すなわち、上記結晶成長層は、最
上層に位置し上記不純物領域と逆導電型の不純物が導入
された第１結晶成長層と、当該第１結晶成長層の下に形
成され不純物が導入されていない第２結晶成長層とを含
み、上記第１および第２結晶成長層の界面に形成された
ヘテロ接合によって抵抗素子の電流チャネルを形成する
電荷が閉じ込められる。この場合、上記第１結晶成長層
内に上記不純物領域が形成され、上記不純物領域上に、
所定電圧が印加されるバイアス電極が接続されている。
上記バイアス電極に印加される所定電圧は、上記不純物
領域下方の上記第１および第２結晶成長層間のヘテロ接
合部分で上記電流チャネルを形成する電荷を枯渇させる
極性と大きさを有する。

【００１６】上述した本発明の半導体抵抗素子は、抵抗
素子の電流チャネル形成層（第１不純物領域または結晶
成長層）のｐｎ接合分離を実現するために、逆導電型の
不純物領域（第２不純物領域）が設けられている。この
ため、逆導電型の不純物領域の設計パラメータ（濃度お
よび深さ）を制御することにより、電流チャネル形成層
の設計パラメータとはほぼ無関係にバイアス電極に印加
する電圧値を設定することができる。したがって、バイ
アス電極に印加する電圧値が従来より低減される。ま
た、電流チャネル形成層の濃度や深さによっては従来、
逆バイアス電圧を零、即ち接地電位にすることができな
い場合でも、本発明の半導体抵抗素子では容易に逆バイ
アス電圧を零にできる。

【００１７】ｐｎ接合はショットキー接合に比較して拡
散電位が高いことから、同じ逆バイアス電圧印加時の空
乏層厚が大きく、この意味でも、バイアス電極への印加
電圧値を小さくできる。ショットキー接合は基板表面近
傍に形成されるのに対し、逆導電型の不純物領域の直下
に形成されるｐｎ接合は基板表面からより深い位置に形
成されるため、表面準位等の影響もなく、耐圧が高く信
頼性の面でも優れる。空乏層厚が大きいことにより、電
流チャネル形成層の幅が狭い場合に、その両側の空乏層
同士が電流チャネル形成層の下でつながりやすい。その
場合、電流チャネル形成層の側面および底面が空乏層に
囲まれ、ｐｎ接合分離がより完全なものとなる。とくに
ＧａＡｓ基板に形成された不純物領域の場合、低濃度化
すると基板に含まれる残留不純物による補償や重畳で不
純物濃度がばらつくことがあるが、電流チャネル形成層
の底面側まで空乏化することにより、このような濃度変
動にによる抵抗値のバラツキを防止することができる。

【００１８】

【発明の実施の形態】第１実施形態 図１（Ａ）は、第１実施形態に係る半導体抵抗素子の平
面図である。また、図１（Ｂ）は、図１（Ａ）のＡ−
Ａ’線に沿った断面図である。

【００１９】ＧａＡｓウエハ等の半導体基板１内に、ｎ
型不純物が導入された第１不純物領域２が、抵抗素子ご
とに孤立したパターンにて形成されている。第１不純物
領域２内に、その周縁に沿って環状の第２不純物領域３
が形成されている。第２不純物領域３は、ｐ型不純物を
第１不純物領域２の表面から一定の深さまで導入するこ
とにより形成されている。第２不純物領域３の角部上
に、導電材料からなるバイアス電極４の端部が接続され
ている。このバイアス電極４上および第１不純物領域２
上を覆って、層間絶縁膜５が成膜されている。第２不純
物領域３に囲まれた第１不純物領域部分（以下、素子チ
ャネル形成部という）上の層間絶縁膜箇所に、２つの開
口部５ａが互いに離間して形成されている。層間絶縁膜
５上に１対の素子電極６が配線され、各素子電極６の端
部が開口部５ａを介して素子チャネル形成部に接続され
ている。１対の素子電極６は、抵抗素子の外部接続用の
端子または配線として機能する。

【００２０】このような構成の半導体抵抗素子におい
て、バイアス電極４に、第１および第２不純物領域２，
３間のｐｎ接合を逆バイアスする極性と大きさの所定電
圧が印加される。この所定電圧の印加によって、第１お
よび第２不純物領域２，３間のｐｎ接合における空乏層
７が、第１不純物領域２の厚さ方向全域に形成され、第
１不純物領域２の素子チャネル形成部と周縁部がｐｎ接
合分離される。また、半導体基板１がＧａＡｓ等の半絶
縁性基板である。したがって、第１不純物領域２の素子
チャネル形成部は、周囲の基板表面領域と電気的に分離
される。

【００２１】１対の素子電極６に印加される電圧によっ
て、第１不純物領域２の素子チャネル形成部に電流チャ
ネルが形成され、抵抗として機能する。このとき、上記
ｐｎ接合分離によって第１不純物領域２の周縁部が抵抗
素子特性に寄与しない。一般に、不純物領域の周縁部は
イオン注入条件やその後の熱履歴によって不純物の横方
向拡散が起こり、その大きさが大きくばらつく。本実施
形態では、第１不純物領域２の周縁部を素子チャネル形
成部とｐｎ接合分離することにより、抵抗素子の抵抗値
を一定に保つことを可能としている。

【００２２】また、ｐｎ接合を形成するためにｐ型の第
２不純物領域３が存在することから、この第２不純物領
域３の濃度をある程度高くし、ある程度深くまで形成す
ると、ｐｎ接合の空乏層が低濃度側（第１不純物領域２
側）に容易に延びる。したがって、第１実施形態に係る
半導体抵抗素子は、バイアス電極４に印加する電圧が低
くて済むという利点がある。さらに、深くまで第２不純
物領域３を形成すると、バイアス電極４を接地するだけ
で第１不純物領域２を厚さ方向に完全空乏化することも
可能となる。バイアス電極を省略しても、第２不純物領
域３が電位的に安定であればｐｎ接合による第１不純物
領域２の深さ方向の完全空乏化は可能である。

【００２３】図２および図３に、上記半導体抵抗素子の
各製造過程における素子断面を示す。まず、ＧａＡｓウ
エハ等の半導体基板１を用意して、その上に図示しない
マスク層を形成する。マスク層の開口部を通して不純物
イオン、たとえばＳｉ⁺ イオンを所定の条件にてイオン
注入し、マスク層除去後に活性化アニーリングすること
により、図２（Ａ）に示すように、第１不純物領域２が
半導体基板１内の表面側に形成される。

【００２４】環状パターンにて開口する別のマスク層を
半導体基板１上に形成し、その開口部を通してｐ型不純
物を第１不純物領域２の表面領域に導入する。このｐ型
不純物の導入方法として、たとえば、上記した第１不純
物領域２の形成時と同様な選択イオン注入法を用いても
よいし、また、気相拡散法を用いてもよい。選択イオン
注入法では、たとえばＭｇ⁺ イオンを所定条件にてイオ
ン注入し、活性化アニーリングを行う。気相拡散法で
は、たとえばジエチルジンク（Ｚｎ（Ｃ₂ Ｈ₅ ）₂ ）の
雰囲気中で熱処理する。これにより、図２（Ｂ）に示す
ように、第１不純物領域２内の表面側に環状の第２不純
物領域３が形成される。

【００２５】図２（Ｃ）において、形成した第２不純物
領域３に対し部分的に接する位置に、バイアス電極４を
形成する。バイアス電極４は、少なくとも第２不純物領
域３との接触面にオーミックメタルを介在させた配線で
もよいし、また全体をオーミックメタルで構成してもよ
い。ＧａＡｓに対するオーミックメタルの形成では、た
とえば、ＡｕＧｅ合金層とＮｉ層とからなる積層金属膜
のパターンをリフトオフ法等で形成し、熱処理して基板
と合金化する。また、配線の形成では、たとえば、Ａ
ｌ，Ｔｉ／ＡｕまたはＷＳｉ等の各種高融点金属の膜
を、その上に形成したレジストパターンを用いてイオン
ミリング法等によりパターンニングする。

【００２６】図３（Ｄ）において、バイアス電極４およ
び第１，第２不純物領域２，３上に、層間絶縁膜５をＣ
ＶＤ法等により堆積させる。層間絶縁膜５上にレジスト
パターン等を形成して、これをマスクとしたエッチング
により、層間絶縁膜５の２箇所に開口部５ａを形成す
る。

【００２７】図３（Ｅ）において、上記層間絶縁膜５の
開口部５ａを埋め込むように、図示しないオーミックメ
タル層を介して、たとえば、Ａｌ，Ｔｉ／ＡｕまたはＷ
Ｓｉ等の各種高融点金属の膜を成膜し、その上に形成し
たレジストパターンを用いてイオンミリング法等により
パターンニングする。これにより１対の素子電極６が形
成される。その後は、必要に応じて他の層間絶縁膜を介
して上層配線層等を形成した後、オーバーコート成膜、
パッド開口等の諸工程を経て、当該半導体抵抗素子を完
成させる。

【００２８】第２実施形態 図４に、第２実施形態に係る半導体抵抗素子の断面構造
を示す。

【００２９】この半導体抵抗素子は、いわゆるＨＥＭＴ
(High Electron Mobility Transistor) 構造のエピウエ
ハを用いている。すなわち、ＧａＡｓウエハ等の半導体
基板１と、その上にそれぞれ結晶成長されたノンドープ
ＧａＡｓ層１０およびｎ型ＡｌＧａＡｓ層（電子供給
層）１１とによりエピウエハが構成されている。このエ
ピウエハでは、ノンドープＧａＡｓ層１０と電子供給層
１１とによりヘテロ接合が形成され、電子供給層１１か
らの電荷（電子）がヘテロ接合の井戸形ポテンシャル領
域に閉じ込められる。このヘテロ接合の井戸形ポテンシ
ャル領域に閉じ込められた電子は、いわゆる“２次元電
子ガス”と称される。２次元電子ガスは不純物散乱等の
影響を受けずに高速に移動可能なことから、主に、この
２次元電子ガスによって抵抗素子の電流チャネルが形成
される。

【００３０】エピウエハ内に、素子分離領域１２が形成
されている。素子分離領域１２は、たとえば、抵抗素子
の活性領域を島状に残し、その周囲にホウ素イオンＢ⁺
等をイオン注入して高抵抗化することにより形成されて
いる。抵抗素子の活性領域における電子供給層１１が第
１実施形態における第１不純物領域に相当し、この電子
供給層１１内に、ｐ型の第２不純物領域３が形成されて
いる。

【００３１】第２実施形態において、その他の構成、す
なわちバイアス電極４、層間絶縁膜５および素子電極６
は第１実施形態と同様であり、また、平面パターンに関
し図１がそのまま適用される。なお、図４では省略して
いるが、素子電極６の接触部分に形成された基板との反
応層（オーミックメタル層）は通常、２次元電子ガス
（２ＤＥＧ）の層まで達している。

【００３２】このような構成の半導体抵抗素子におい
て、バイアス電極４への電圧印加によって、第２不純物
領域３下で空乏層７が電子供給層１１の厚さ方向全域に
形成される。その結果、電子供給層１１の素子チャネル
形成部と周縁部がｐｎ接合分離されるとともに、空乏層
７下の２次元電子ガスが枯渇される。したがって、第１
不純物領域２の素子チャネル形成部、および、その下に
２次元電子ガスが流れる井戸形ポテンシャル領域は、周
囲の基板領域と完全に電気的に分離される。ｐｎ接合よ
り外側に位置する電子供給層１１の周縁部は、ホウ素イ
オンの注入条件等によって素子分離領域１２のサイズが
変動すると、その影響を受けて大きくなったり小さくな
ったりするが、第２実施形態ではｐｎ接合分離により抵
抗素子の電流チャネルの面積は一定に保たれる。第１実
施形態と同様に、ｐ型の第２不純物領域３が存在するこ
とから電子供給層１１の空乏化が容易であり、その結
果、バイアス電極４に印加する電圧を低減し、または、
０Ｖにすることが可能となる。

【００３３】図５に、この半導体抵抗素子の製造におい
てエピウエハの形成後と素子分離領域の形成後を断面図
で示す。図５（Ａ）に示すように、半導体基板１上に、
ノンドープＧａＡｓ層１０およびｎ型ＡｌＧａＡｓ層
（電子供給層）１１を連続して、たとえば、ＭＯＣＶＤ
(Metal Organic Chemical Vapor Deposition) またはＭ
ＢＥ(Molecular Beam Epitaxy)等の各種結晶成長法によ
り堆積させる。

【００３４】形成したエピウエハ上に、図示せぬレジス
トパターン等を形成し、その開口部に表出したエピウエ
ハ表面に、ホウ素イオンＢ⁺ ，酸素イオンＯ⁺ またはク
ロムイオンＣｒ⁺ 等をイオン注入する。これにより、エ
ピウエハ表面が非晶質化し、或いは深いレベルが形成さ
れて高抵抗化し、素子分離領域１２として機能する。そ
の後は、第１実施形態と同様にして、第２不純物領域３
の形成、バイアス電極４の形成、層間絶縁膜５の成膜と
開口部形成、および素子電極６の形成等を経て、当該半
導体抵抗素子を完成させる（図２（Ｂ），（Ｃ）および
図３参照）。

【００３５】なお、本発明の実施に際し、上記第１およ
び第２実施形態に限らず、種々の変更が可能である。た
とえば、第１実施形態においては、図６（Ａ）に示すよ
うに、第１不純物領域２の形成時に、同じマスク層を用
いたイオン注入によって第１不純物領域２の基板深部側
に逆導電型（ｐ型）の埋込不純物領域２０を形成しても
よい。埋込不純物領域２０を形成すると、図６（Ｂ）に
示す完成後において、第１不純物領域のチャネル形成部
の側面側のほか、底面側にもｐｎ接合（空乏層）が形成
され、ｐｎ接合分離がより完全なものとなる。このｐｎ
接合分離法は、とくに半導体基板１がＧａＡｓより導電
率が高いシリコンの場合において大きな効果が得られや
すい。

【００３６】素子抵抗を高くしたい場合などにおいて、
図７（Ａ）に示すように、第２不純物領域３に平面パタ
ーン上で内側に突出する部分３ａ，３ｂを設けることに
より、電流チャネルの幅を狭めてもよい。この場合、図
７（Ｂ）の断面で示すように、電流チャネルの幅が十分
に狭く、第２不純物領域３の下方両側から延びた空乏層
がチャネル形成部２の下でつながると、図６のように埋
込不純物領域を設けずとも、ｐｎ接合分離をより完全な
ものにできるという効果が得られる。とくにＧａＡｓ基
板に形成された不純物領域は、低濃度化すると基板に含
まれる残留不純物による補償や重畳で不純物濃度がばら
つくことがあるが、電流チャネル形成層（第１不純物領
域２）の底面側まで空乏化することによって、このよう
な不具合を防止することができる。

【００３７】第２実施形態において、エピウエハの構
造、材料について種々の変更が可能である。たとえば、
図８に示すように、ノンドープＧａＡｓ層１０と電子供
給層１１との間にノンドープのＩｎＧａＡｓ層３０を介
在させ、ＩｎＧａＡｓ層３０と電子供給層１１との界面
のヘテロ接合に２次元電子ガス（２ＤＥＧ）の層を形成
するようにしてもよい。ＨＥＭＴ構造はＧａＡｓ／Ａｌ
ＧａＡｓ系に限らず、たとえばＩｎＰ基板を用いた他の
系でもよい。

【００３８】また、第１実施形態の第１不純物領域（お
よび埋込不純物領域）に変えて、エピタキシャル成長層
を用いることもできる。素子分離領域は第２実施形態と
同様にイオン注入により形成してもよいが、基板がシリ
コンの場合は、ＬＯＣＯＳ等の絶縁層としてもよい。そ
の他、抵抗素子の平面パターン、電極引出し構造も図示
例に限定されない。

【００３９】

【発明の効果】本発明に係る半導体抵抗素子によれば、
素子チャネル形成層（第１不純物領域または結晶成長
層）の不純物濃度や厚さの影響を受けずに、素子チャネ
ル形成層をｐｎ接合分離することができることから、バ
イアス電極への印加電圧を低減できる。本発明に係る半
導体抵抗素子では、バイアス電極への印加電圧を零、即
ち接地電位とすることも容易である。また、リーク電流
の増大を防止し信頼性が高い。

【図面の簡単な説明】

【図１】第１実施形態に係る半導体抵抗素子の平面図、
および平面図のＡ−Ａ’線に沿った断面図である。

【図２】第１実施形態に係る半導体抵抗素子の製造にお
けるバイアス電極形成後の断面図である。

【図３】図２に続く素子電極形成後の断面図である。

【図４】第２実施形態に係る半導体抵抗素子の断面図で
ある。

【図５】第２実施形態に係る半導体抵抗素子の製造にお
いて、エピウエハの形成後と素子分離領域の形成後の断
面図である。

【図６】第１実施形態の変形例を示す、埋込不純物領域
の形成後および素子電極の形成後の断面図である。

【図７】第１実施形態の他の変形例を示す平面図、およ
び平面図のＢ−Ｂ’線に沿った断面図である。

【図８】第２実施形態の変形例を示す断面図である。

【図９】従来の半導体抵抗素子の製造において、電流チ
ャネル形成層の形成を選択イオン注入法により行う場合
の断面図である。

【図１０】従来の半導体抵抗素子の製造において、電流
チャネル形成層の分離を高抵抗化法により行う場合の断
面図である。

【図１１】従来の半導体抵抗素子の製造において、電流
チャネル形成層の分離をエッチング法により行う場合の
断面図である。

【図１２】従来技術として挙げた特許公開公報に記載さ
れた抵抗素子の断面図および平面図である。

【符号の説明】

１…半導体基板、２…第１不純物領域、３…第２不純物
領域、３ａ，３ｂ…突出部、４…バイアス電極、５…層
間絶縁膜、５ａ…開口部、６…素子電極、７…空乏層、
１０…ノンドープＧａＡｓ層、１１…ｎ型ＡｌＧａＡｓ
層（電子供給層）、１２…素子分離領域、２０…埋込不
純物領域、３０…ノンドープのＩｎＧａＡｓ層、２ＤＥ
Ｇ…２次元電子ガス。

Claims (11)

【特許請求の範囲】
1. 【請求項１】半導体基板内に形成され、抵抗素子の電流
   チャネルが形成される第１導電型の第１不純物領域と、 上記第１不純物領域上にそれぞれ接続し互いに離間する
   １対の素子電極と、 上記第１不純物領域内に形成され、当該第１不純物領域
   と上記１対の素子電極との２つの接続箇所の周囲を平面
   パターン上で囲むように配置された第２導電型の第２不
   純物領域とを有する半導体抵抗素子。
2. 【請求項２】上記第２不純物領域上に、所定電圧が印加
   されるバイアス電極が接続されている請求項１に記載の
   半導体抵抗素子。
3. 【請求項３】上記バイアス電極に印加される所定電圧
   は、上記第１および第２不純物領域間のｐｎ接合を逆バ
   イアスする極性と大きさを有する請求項２記載の半導体
   抵抗素子。
4. 【請求項４】上記バイアス電極に印加される所定電圧
   は、上記第１不純物領域内に空乏層が延びて、上記第２
   不純物領域のパターンに囲まれた内側の第１不純物領域
   部分と外側の第１不純物領域部分とをｐｎ接合分離する
   ときの電圧以上に設定される請求項２に記載の半導体抵
   抗素子。
5. 【請求項５】上記第１不純物領域の導電型がｎ型、上記
   第２不純物領域の導電型がｐ型である請求項１に記載の
   半導体抵抗素子。
6. 【請求項６】上記半導体基板がＧａＡｓからなる請求項
   １に記載の半導体抵抗素子。
7. 【請求項７】半導体基板上に形成された結晶成長層と、 上記結晶成長層上にそれぞれ接続し互いに離間する１対
   の素子電極と、 上記結晶成長層内に形成され、当該結晶成長層と上記１
   対の素子電極との２つの接続箇所の周囲を平面パターン
   上で囲むように配置され、周囲の結晶成長層領域と逆導
   電型の不純物領域とを有する半導体抵抗素子。
8. 【請求項８】上記結晶成長層内部に抵抗素子の電流チャ
   ネルが形成される請求項７に記載の半導体抵抗素子。
9. 【請求項９】上記結晶成長層は、最上層に位置し上記不
   純物領域と逆導電型の不純物が導入された第１結晶成長
   層と、当該第１結晶成長層の下に形成され不純物が導入
   されていない第２結晶成長層とを含み、 上記第１および第２結晶成長層の界面に形成されたヘテ
   ロ接合によって上記電流チャネルを形成する電荷が閉じ
   込められる請求項８に記載の半導体抵抗素子。
10. 【請求項１０】上記第１結晶成長層内に上記不純物領域
    が形成され、 上記不純物領域上に、所定電圧が印加されるバイアス電
    極が接続されている請求項９に記載の半導体抵抗素子。
11. 【請求項１１】上記バイアス電極に印加される所定電圧
    は、上記不純物領域下方の上記第１および第２結晶成長
    層間のヘテロ接合部分で上記電流チャネルを形成する電
    荷を枯渇させる極性と大きさを有する請求項１０記載の
    半導体抵抗素子。