JP2000197616A

JP2000197616A - マイクロ電極の製造方法

Info

Publication number: JP2000197616A
Application number: JP11003339A
Authority: JP
Inventors: Yoshihiro Inomaki; 義洋猪巻; Toshio Saito; 敏男斎藤; Shinji Kawaguchi; 伸次川口; Satoshi Moriya; 聡守屋; Mitsuaki Horiuchi; 光明堀内; Shinichi Tanabe; 慎一田辺; Hideo Noda; 秀男野田
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-01-08
Filing date: 1999-01-08
Publication date: 2000-07-18

Abstract

(57)【要約】【課題】簡単な製造プロセス化ができて、高性能なマ
イクロ電極を製造できるマイクロ電極の製造方法を提供
する。【解決手段】ＳＯＩ基板における素子形成用半導体層
１ｃの一部およびその下部のＳＯＩ用絶縁膜の一部を、
エッチングする工程と、ＳＯＩ基板の表面に、エピタキ
シャル成長装置を用いて半導体成長層４を形成する工程
と、半導体成長層４の表面に、絶縁膜５を形成した後、
絶縁膜５の表面に、貫通電極６ｂおよびパッド６ａを備
えている配線層６を形成する工程と、その後、マイクロ
電極の裏面であるベース用半導体層を選択エッチング技
術を使用して、取り除いた後、ＳＯＩ用絶縁膜をエッチ
ング用マスクとして使用した選択エッチング技術を使用
して、素子形成用半導体層１ｃの一部および半導体成長
層４の一部をエッチングして、マイクロ電極の支持台９
を形成する工程とを有するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ電極の製
造方法に関し、特に、簡単な製造プロセス化ができて、
高性能なマイクロ電極を製造できるマイクロ電極の製造
方法に関するものである。

【０００２】

【従来の技術】本発明者は、マイクロ電極の製造方法に
ついて検討した。以下は、本発明者によって検討された
技術であり、その概要は次のとおりである。

【０００３】すなわち、例えば生体用電極または神経電
位検出用電極などとしてのマイクロ電極の製造方法は、
シリコン基板を用いて、貫通電極および支持台などを形
成する製造工程が使用されている。

【０００４】この場合、シリコン基板の裏面部からエッ
チングを行う製造工程において、そのエッチング処理を
行う際のエッチング用マスク（エッチング処理のストッ
パ）としての酸化シリコン膜をシリコン基板の裏面に形
成して行われている。

【０００５】なお、前述したマイクロ電極およびその製
造技術について記載されている文献としては、例えば１
９９４年発行の「IEEE TRANSACTINS ON BIOMEDICAL ENG
INEERING,VOL.41,NO.4,APRIL 1994 」ｐ３０５〜ｐ３１
３に記載されているものがある。

【０００６】

【発明が解決しようとする課題】ところが、前述したマ
イクロ電極の製造方法は、シリコン基板が使用されてい
ることにより、マイクロ電極の支持台および貫通電極を
作成する製造工程は、複雑な製造プロセスが必要となる
という問題点が発生している。

【０００７】また、前述したマイクロ電極の製造方法
は、シリコン基板が使用されていることにより、シリコ
ン基板の裏面部からエッチングを行う製造工程におい
て、そのエッチング処理を行う際のエッチング用マスク
としての酸化シリコン膜をシリコン基板の裏面に形成し
て行われていることにより、エッチング用マスクとして
の酸化シリコン膜をシリコン基板の裏面に形成する製造
工程が極めて困難な製造プロセスとなるという問題点が
発生していることを本発明者が見い出した。

【０００８】本発明の目的は、簡単な製造プロセス化が
できて、高性能なマイクロ電極を製造できるマイクロ電
極の製造方法を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明のマイクロ電極の製造方
法は、ベース用半導体層の上にＳＯＩ用絶縁膜を介して
素子形成用半導体層が設けられているＳＯＩ基板におけ
る素子形成用半導体層の一部およびその下部のＳＯＩ用
絶縁膜の一部を、選択エッチング技術を使用して、エッ
チングする工程と、ＳＯＩ基板の表面に、エピタキシャ
ル成長装置を用いて半導体成長層を形成する工程と、半
導体成長層の表面に、絶縁膜を形成した後、絶縁膜の表
面に、貫通電極およびパッドを備えている配線層を形成
する工程と、その後、マイクロ電極の裏面であるベース
用半導体層を選択エッチング技術を使用して、取り除い
た後、ＳＯＩ用絶縁膜をエッチング用マスクとして使用
した選択エッチング技術を使用して、素子形成用半導体
層の一部および半導体成長層の一部をエッチングして、
マイクロ電極の支持台を形成する工程とを有するもので
ある。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００１３】図１〜図８および図１０は、本発明の実施
の形態であるマイクロ電極の製造工程を示す概略断面図
である。図９は、図１０の平面を示す概略平面図であ
り、図１０は図９のＡ−Ａ矢視断面を示す概略断面図で
ある。同図を用いて、本実施の形態のマイクロ電極の製
造方法を具体的に説明する。

【００１４】まず、ＳＯＩ（Silicon on Insulator）基
板１を用意する（図１）。この場合、本実施の形態のマ
イクロ電極の製造方法は、ＳＯＩ基板１を用意すること
を第一の特徴とし、１枚のＳＯＩ基板１に複数個（例え
ば、３４個）のマイクロ電極を形成することを第二の特
徴としている。本実施の形態のＳＯＩ基板１は、例え
ば、直径が１２５mmのウエハ状態のＳＯＩ基板であり、
ベース用半導体層（例えば、膜厚が５００μm のシリコ
ン層）１ａの上にＳＯＩ用絶縁膜（例えば、膜厚が１５
００オングストロームの酸化シリコン膜）１ｂを介して
素子形成用半導体層（例えば、膜厚が0.５μm のシリコ
ン層）１ｃが設けられているＳＯＩ基板である。

【００１５】次に、ＳＯＩ基板１の表面に、レジスト膜
２を塗布し、リソグラフィ技術を使用して、レジスト膜
２に開口部を形成した後、レジスト膜２をマスクとし
て、選択エッチング技術を使用して、レジスト膜２の開
口部の下部の素子形成用半導体層１ｃを取り除いて（エ
ッチングして）、レジスト膜２の開口部の下部に素子形
成用半導体層１ｃに開口部としての溝３を形成する。そ
の後、レジスト膜２をマスクとして、選択エッチング技
術を使用して、レジスト膜２の開口部の下部のＳＯＩ用
絶縁膜１ｂを取り除いて（エッチングして）、レジスト
膜２の開口部の下部にＳＯＩ用絶縁膜１ｂに開口部とし
ての溝３を形成する（図２）。

【００１６】その後、不要となったレジスト膜２を取り
除いた後、ＳＯＩ基板１の表面に、エピタキシャル成長
装置を用いて、素子形成用半導体層（例えば、シリコン
層）１ｃと同一の材料からなる半導体成長層（例えば、
膜厚が１５μm のシリコン層）４を形成する（図３）。

【００１７】この場合、エピタキシャル成長装置を用い
て、ＳＯＩ基板１の表面に、素子形成用半導体層（例え
ば、シリコン層）１ｃと同一の材料からなる半導体成長
層（例えば、膜厚が１５μm のシリコン層）４を形成す
ることにより、ＳＯＩ基板１の表面部に形成されている
溝３の上の半導体成長層４の表面に、溝３と類似の形状
の溝４ａを形成することができる。

【００１８】次に、半導体成長層４の表面に、絶縁膜５
を形成した後、絶縁膜５の表面に、配線層６を堆積した
後、リソグラフィ技術と選択エッチング技術とを使用し
て、パターン化された配線層６を形成する（図４）。

【００１９】この場合、絶縁膜５は、ＣＶＤ（Chemical
Vapor Deposition ）法を使用して形成された酸化シリ
コン膜とされている。また、配線層６は、タングステン
（Ｗ）層からなる金属層とされている。この場合、本実
施の形態の配線層６は、水酸化カリウム（ＫＯＨ）およ
びフッ化水素（ＨＦ）に溶けないものとされている。な
お、絶縁膜５の他の態様として、スパッタリング法を使
用して形成された酸化シリコン膜または窒化シリコン膜
などの絶縁膜を適用することができる。また、配線層５
の他の態様として、モリブデン（Ｍｏ）層などの高融点
金属層、金（Ａｕ）層などからなる導電層を適用するこ
とができる。

【００２０】その後、ＳＯＩ基板１の上に、配線層６の
保護を行う機能を有する保護膜７を堆積した後、リソグ
ラフィ技術と選択エッチング技術とを使用して、マイク
ロ電極のパッド（電極）となる領域の配線層６の一部の
表面の保護膜７を取り除いて、配線層６の一部にマイク
ロ電極のパッド（電極）６ａを形成する（図５）。

【００２１】この場合、保護膜７は、３００〜４００℃
プラズマ状態下で反応源として、液状ソースであるＴＥ
ＯＳを用いて酸化シリコン膜を形成するＣＶＤ法を使用
して形成された酸化シリコン膜とされている。なお、保
護膜７の他の態様として、窒化シリコン膜、樹脂膜など
の絶縁膜を適用することができる。

【００２２】次に、溝４ａの中心部に、リソグラフィ技
術と選択エッチング技術とを使用して、溝４ａの中心部
の保護膜７および配線層６ならびに絶縁膜５を取り除い
て、それらに貫通電極用孔８を形成する（図６）。

【００２３】この場合、貫通電極用孔８によって、表面
が出てきた配線層６の領域が貫通電極６ｂの領域であ
る。

【００２４】その後、選択エッチング技術を使用して、
ＳＯＩ基板１の裏面であるベース用半導体層１ａを取り
除いた後、ＳＯＩ用絶縁膜１ｂをエッチング用マスクと
して使用して、選択エッチング技術によって、ＳＯＩ用
絶縁膜１ｂの開口部としての溝３の上の素子形成用半導
体層１ｃの一部およびその表面の半導体成長層４の一部
を取り除く（エッチングする）作業を行い、マイクロ電
極の支持台９を形成する（図７）。

【００２５】この場合、ベース用半導体層１ａを取り除
くためのエッチング処理と素子形成用半導体層１ｃの一
部およびその表面の半導体成長層４の一部をエッチング
する（取り除く）ためのエッチング処理とは同一の製造
工程が使用されており、選択エッチング技術としてのエ
ッチング材料として、水酸化カリウムが含まれている液
が使用されている。

【００２６】したがって、選択エッチング技術としての
エッチング材料として、水酸化カリウムが含まれている
液が使用されていることにより、シリコンのエッチング
量と酸化シリコンのエッチング量の比が２００：１であ
るので、選択エッチング比を大きくすることができる。
その結果、酸化シリコン膜からなるＳＯＩ用絶縁膜１ｂ
がエッチングされる量が極めて低減化された状態で、シ
リコン層からなるベース用半導体層１ａおよび素子形成
用半導体層１ｃならびに半導体成長層４を高い制御性を
もってエッチングしたり加工化することができ、短時間
で少ない製造プロセスによって行うことができるので、
簡単な製造プロセスによって、エッチングおよびマイク
ロ電極の支持台９を形成するための加工処理を高性能化
でしかも高信頼度化できる。

【００２７】次に、選択エッチング技術を使用して、マ
イクロ電極の支持台９の裏面にあるＳＯＩ用絶縁膜（不
要となったＳＯＩ用絶縁膜）１ｂを取り除く作業を行う
（図８）。

【００２８】この場合、選択エッチング技術としてのエ
ッチング材料として、フッ化水素が含まれている液が使
用されている。

【００２９】その後、切断装置を用いて、例えば刃物な
どによって、隣接されているマイクロ電極との間の領域
を切断して、ウエハ状態の複数のマイクロ電極を各々の
マイクロ電極にすることにより、マイクロ電極の製造工
程を終了する（図９, 図１０）。

【００３０】この場合、本実施の形態のマイクロ電極の
製造方法によれば、例えば、直径が１２５mmのウエハ状
態のＳＯＩ基板１を用いて、長辺が3.６mmであり、短辺
が2.3mmの長方形のマイクロ電極を形成していることに
より、例えば３４個からなる複数個のマイクロ電極を１
枚のＳＯＩ基板１から製造することができる。

【００３１】前述した本実施の形態のマイクロ電極の製
造方法によれば、ＳＯＩ基板１の表面に塗布したレジス
ト膜２をマスクとして、選択エッチング技術を使用し
て、レジスト膜２の開口部の下部の素子形成用半導体層
１ｃを取り除いて、レジスト膜２の開口部の下部に素子
形成用半導体層１ｃに開口部としての溝３を形成し、そ
の後、レジスト膜２をマスクとして、選択エッチング技
術を使用して、レジスト膜２の開口部の下部のＳＯＩ用
絶縁膜１ｂを取り除いて、レジスト膜２の開口部の下部
にＳＯＩ用絶縁膜１ｂに開口部としての溝３を形成して
いることにより、マイクロ電極を形成するためのマイク
ロ電極の裏面部の選択エッチング技術の際のエッチング
用マスクとしてＳＯＩ用絶縁膜１ｂを使用していると共
にエッチング用マスクとしてのＳＯＩ用絶縁膜１ｂの加
工工程を簡単な製造プロセスによって行うことができ
る。

【００３２】したがって、本実施の形態のマイクロ電極
の製造方法によれば、マイクロ電極を形成するためのマ
イクロ電極の裏面部の選択エッチング技術の際のエッチ
ング用マスクは、加工化されたＳＯＩ用絶縁膜１ｂを使
用していることにより、簡単な製造プロセスによって、
高性能でしかも高信頼度のエッチング用マスクとするこ
とができる。

【００３３】本実施の形態のマイクロ電極の製造方法に
よれば、選択エッチング技術を使用して、ＳＯＩ基板１
の裏面であるベース用半導体層１ａを取り除いた後、Ｓ
ＯＩ用絶縁膜１ｂをエッチング用マスクとして使用し
て、選択エッチング技術によって、ＳＯＩ用絶縁膜１ｂ
の開口部としての溝３の上の素子形成用半導体層１ｃの
一部およびその表面の半導体成長層４の一部を取り除く
作業を行い、マイクロ電極の支持台９を形成している。
そして、この場合、ベース用半導体層１ａを取り除くた
めのエッチング処理と素子形成用半導体層１ｃの一部お
よびその表面の半導体成長層４の一部をエッチングする
ためのエッチング処理とは同一の製造工程が使用されて
おり、選択エッチング技術としてのエッチング材料とし
て、水酸化カリウムが含まれている液が使用されてい
る。

【００３４】したがって、本実施の形態のマイクロ電極
の製造方法によれば、選択エッチング技術としてのエッ
チング材料として、水酸化カリウムが含まれている液が
使用されていることにより、シリコンのエッチング量と
酸化シリコンのエッチング量の比が２００：１であるの
で、選択エッチング比を大きくすることができる。その
結果、酸化シリコン膜からなるＳＯＩ用絶縁膜１ｂがエ
ッチングされる量が極めて低減化された状態で、シリコ
ン層からなるベース用半導体層１ａおよび素子形成用半
導体層１ｃならびに半導体成長層４を高い制御性をもっ
てエッチングしたり加工化することができ、短時間で少
ない製造プロセスによって行うことができるので、簡単
な製造プロセスによって、エッチングおよびマイクロ電
極の支持台９を形成するための加工処理を高性能化でし
かも高信頼度化できる。

【００３５】本実施の形態のマイクロ電極の製造方法に
よれば、パッド６ａおよび貫通電極６ｂを備えている配
線層６は、水酸化カリウムおよびフッ化水素に溶けない
ものであるタングステン層などからなる配線層とされて
いることにより、マイクロ電極の支持台９を形成する際
の選択エッチング技術および不要となったエッチング用
マスクとしてのＳＯＩ用絶縁膜１ｂを取り除く際の選択
エッチング技術を使用してエッチング処理をする際に、
配線層６をエッチングすることが防止できるので、高性
能でしかも高信頼度のマイクロ電極を製造することがで
きる。

【００３６】本実施の形態のマイクロ電極の製造方法に
よれば、例えば、直径が１２５mmのウエハ状態のＳＯＩ
基板１を用いて、長辺が3.６mmであり、短辺が2.３mmの
長方形のマイクロ電極を形成していることにより、例え
ば３４個からなる複数個のマイクロ電極を１枚のＳＯＩ
基板１から製造することができ、しかも前述したエッチ
ング用マスクとしてのＳＯＩ用絶縁膜１ｂを使用したエ
ッチング処理などの優れた製造工程を行っていることに
より、低コストのマイクロ電極を高い製造歩留りをもっ
て製造することができる。

【００３７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００３８】たとえば、本発明のマイクロ電極の製造方
法によれば、種々の形態のマイクロ電極を形成すること
ができる。

【００３９】また、本発明のマイクロ電極の製造方法に
よれば、種々の形態のマイクロ電極の１個を、１枚のＳ
ＯＩ基板を用いて形成することができる。

【００４０】さらに、本発明のマイクロ電極の製造方法
によれば、ＳＯＩ基板１の表面に、エピタキシャル成長
装置を用いて、素子形成用半導体層（例えば、シリコン
層）１ｃと同一の材料からなる半導体成長層（例えば、
膜厚が１５μm のシリコン層）４を形成する工程を有す
ることにより、制御用の電気用素子をマイクロ電極の支
持台９に形成することができ、しかもパッド６ａおよび
貫通電極６ｂを備えている配線層６に種々の機能を有す
る電気用素子を電気的に接続することが、設計仕様に応
じて適用することができる。

【００４１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４２】（１）．本発明のマイクロ電極の製造方法
によれば、ＳＯＩ基板の表面に塗布したレジスト膜をマ
スクとして、選択エッチング技術を使用して、レジスト
膜の開口部の下部の素子形成用半導体層を取り除いて、
レジスト膜の開口部の下部に素子形成用半導体層に開口
部としての溝を形成し、その後、レジスト膜をマスクと
して、選択エッチング技術を使用して、レジスト膜の開
口部の下部のＳＯＩ用絶縁膜を取り除いて、レジスト膜
の開口部の下部にＳＯＩ用絶縁膜に開口部としての溝を
形成していることにより、マイクロ電極を形成するため
のマイクロ電極の裏面部の選択エッチング技術の際のエ
ッチング用マスクとしてＳＯＩ用絶縁膜を使用している
と共にエッチング用マスクとしてのＳＯＩ用絶縁膜の加
工工程を簡単な製造プロセスによって行うことができ
る。

【００４３】したがって、本発明のマイクロ電極の製造
方法によれば、マイクロ電極を形成するためのマイクロ
電極の裏面部の選択エッチング技術の際のエッチング用
マスクは、加工化されたＳＯＩ用絶縁膜を使用している
ことにより、簡単な製造プロセスによって、高性能でし
かも高信頼度のエッチング用マスクとすることができ
る。

【００４４】（２）．本発明のマイクロ電極の製造方法
によれば、選択エッチング技術を使用して、ＳＯＩ基板
の裏面であるベース用半導体層を取り除いた後、ＳＯＩ
用絶縁膜をエッチング用マスクとして使用して、選択エ
ッチング技術によって、ＳＯＩ用絶縁膜の開口部として
の溝の上の素子形成用半導体層の一部およびその表面の
半導体成長層の一部を取り除く作業を行い、マイクロ電
極の支持台を形成している。そして、この場合、ベース
用半導体層を取り除くためのエッチング処理と素子形成
用半導体層の一部およびその表面の半導体成長層の一部
をエッチングするためのエッチング処理とは同一の製造
工程が使用されており、選択エッチング技術としてのエ
ッチング材料として、水酸化カリウムが含まれている液
が使用されている。

【００４５】したがって、本発明のマイクロ電極の製造
方法によれば、選択エッチング技術としてのエッチング
材料として、水酸化カリウムが含まれている液が使用さ
れていることにより、シリコンのエッチング量と酸化シ
リコンのエッチング量の比が２００：１であるので、選
択エッチング比を大きくすることができる。その結果、
酸化シリコン膜からなるＳＯＩ用絶縁膜がエッチングさ
れる量が極めて低減化された状態で、シリコン層からな
るベース用半導体層および素子形成用半導体層ならびに
半導体成長層を高い制御性をもってエッチングしたり加
工化することができ、短時間で少ない製造プロセスによ
って行うことができるので、簡単な製造プロセスによっ
て、エッチングおよびマイクロ電極の支持台を形成する
ための加工処理を高性能化でしかも高信頼度化できる。

【００４６】（３）．本発明のマイクロ電極の製造方法
によれば、パッドおよび貫通電極を備えている配線層
は、水酸化カリウムおよびフッ化水素に溶けないもので
あるタングステン層などからなる配線層とされているこ
とにより、マイクロ電極の支持台を形成する際の選択エ
ッチング技術および不要となったエッチング用マスクと
してのＳＯＩ用絶縁膜を取り除く際の選択エッチング技
術を使用してエッチング処理をする際に、配線層をエッ
チングすることが防止できるので、高性能でしかも高信
頼度のマイクロ電極を製造することができる。

【００４７】（４）．本発明のマイクロ電極の製造方法
によれば、例えば、直径が１２５mmのウエハ状態のＳＯ
Ｉ基板を用いて、長辺が3.６mmであり、短辺が2.３mmの
長方形のマイクロ電極を形成していることにより、例え
ば３４個からなる複数個のマイクロ電極を１枚のＳＯＩ
基板から製造することができ、しかも前述したエッチン
グ用マスクとしてのＳＯＩ用絶縁膜を使用したエッチン
グ処理などの優れた製造工程を行っていることにより、
低コストのマイクロ電極を高い製造歩留りをもって製造
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図２】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図３】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図４】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図５】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図６】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図７】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図８】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略断面図である。

【図９】本発明の実施の形態であるマイクロ電極の製造
工程を示す概略平面図である。

【図１０】本発明の実施の形態であるマイクロ電極の製
造工程を示す概略断面図である。

【符号の説明】

１ＳＯＩ基板１ａベース用半導体層１ｂＳＯＩ用絶縁膜１ｃ素子形成用半導体層２レジスト膜３溝４半導体成長層４ａ溝５絶縁膜６配線層６ａパッド６ｂ貫通電極７保護膜８貫通電極用孔９支持台

───────────────────────────────────────────────────── フロントページの続き (72)発明者斎藤敏男東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川口伸次東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者守屋聡東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者堀内光明東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者田辺慎一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者野田秀男東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内

Claims

【特許請求の範囲】

【請求項１】ベース用半導体層の上にＳＯＩ用絶縁膜
を介して素子形成用半導体層が設けられているＳＯＩ基
板における前記素子形成用半導体層の一部およびその下
部の前記ＳＯＩ用絶縁膜の一部を、選択エッチング技術
を使用して、エッチングする工程と、前記ＳＯＩ基板の表面に、エピタキシャル成長装置を用
いて半導体成長層を形成する工程と、前記半導体成長層の表面に、絶縁膜を形成した後、前記
絶縁膜の表面に、貫通電極およびパッドを備えている配
線層を形成する工程と、その後、マイクロ電極の裏面で
ある前記ベース用半導体層を選択エッチング技術を使用
して、取り除いた後、前記ＳＯＩ用絶縁膜をエッチング
用マスクとして使用した選択エッチング技術を使用し
て、前記素子形成用半導体層の一部および前記半導体成
長層の一部をエッチングして、マイクロ電極の支持台を
形成する工程とを有することを特徴とするマイクロ電極
の製造方法。
【請求項２】請求項１記載のマイクロ電極の製造方法
であって、前記ＳＯＩ基板における前記ベース用半導体
層および前記素子形成用半導体層ならびに前記半導体成
長層は、シリコン層であり、前記ＳＯＩ用絶縁膜は、酸
化シリコン膜であることを特徴とするマイクロ電極の製
造方法。
【請求項３】請求項１または２記載のマイクロ電極の
製造方法であって、前記支持台を形成する工程におい
て、前記ベース用半導体層を取り除くためのエッチング
処理と前記素子形成用半導体層の一部およびその表面の
前記半導体成長層の一部をエッチングするためのエッチ
ング処理とは同一の製造工程が使用されており、選択エ
ッチング技術としてのエッチング材料として、水酸化カ
リウムが含まれている液が使用されていることを特徴と
するマイクロ電極の製造方法。
【請求項４】請求項１〜３のいずれか１項に記載のマ
イクロ電極の製造方法であって、前記配線層は、水酸化
カリウムおよびフッ化水素に溶けないものとされている
ことを特徴とするマイクロ電極の製造方法。
【請求項５】請求項１〜４のいずれか１項に記載のマ
イクロ電極の製造方法であって、１枚の前記ＳＯＩ基板
を用いて、複数個のマイクロ電極を形成することを特徴
とするマイクロ電極の製造方法。
【請求項６】請求項５記載のマイクロ電極の製造方法
であって、直径が１２５mmのウエハ状態の前記ＳＯＩ基
板を用いて、長辺が3.６mmであり、短辺が2.３mmの長方
形のマイクロ電極を形成していることにより、例えば３
４個からなる複数個のマイクロ電極を１枚の前記ＳＯＩ
基板から製造していることを特徴とするマイクロ電極の
製造方法。