JP2000194435A - 安定発振検出回路、クロック信号発振器、安定発振検出方法 - Google Patents
安定発振検出回路、クロック信号発振器、安定発振検出方法Info
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- JP2000194435A JP2000194435A JP10369721A JP36972198A JP2000194435A JP 2000194435 A JP2000194435 A JP 2000194435A JP 10369721 A JP10369721 A JP 10369721A JP 36972198 A JP36972198 A JP 36972198A JP 2000194435 A JP2000194435 A JP 2000194435A
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Abstract
(57)【要約】
【課題】 何れの電源電圧であっても、発振を開始した
後にこの発振が安定したことを的確に検出することがで
きる安定発振検出回路、発振が安定した後にクロック信
号を出力するクロック信号発振器、発振が安定したこと
を的確に検出することができる安定発振検出方法を提供
する。 【解決手段】 検出対象である第１のパルス信号中の振
幅が所定の基準値を超えている成分である第２のパルス
信号の計数結果が所定の第１の基準数を超えた場合に安
定発振とみなす。また、第１のパルス信号中の振幅が所
定の基準値に満たない成分である第３のパルス信号の計
数結果が所定の第２の基準数を超えた場合には第２のパ
ルス信号の計数結果を初期化する。
後にこの発振が安定したことを的確に検出することがで
きる安定発振検出回路、発振が安定した後にクロック信
号を出力するクロック信号発振器、発振が安定したこと
を的確に検出することができる安定発振検出方法を提供
する。 【解決手段】 検出対象である第１のパルス信号中の振
幅が所定の基準値を超えている成分である第２のパルス
信号の計数結果が所定の第１の基準数を超えた場合に安
定発振とみなす。また、第１のパルス信号中の振幅が所
定の基準値に満たない成分である第３のパルス信号の計
数結果が所定の第２の基準数を超えた場合には第２のパ
ルス信号の計数結果を初期化する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばコンピュ
ータの中央処理装置等に適用される安定発振検出回路、
クロック信号発振器および安定発振検出方法に関する。
安定発振検出回路およびクロック信号発振器に関する。
ータの中央処理装置等に適用される安定発振検出回路、
クロック信号発振器および安定発振検出方法に関する。
安定発振検出回路およびクロック信号発振器に関する。
【０００２】
【従来の技術】マイクロコンピュータのプログラムを設
計する際、マイクロコンピュータに設けられたクロック
発振器を停止状態から発振開始状態に変更すると、発振
を開始したクロック信号の波形が安定するまでの時間
は、このクロック信号を使用することはできない。この
ため、発振が安定するまではＮＯＰ（Ｎo ＯＰeratio
n）繰り返して安定するまで待機するか、または他の処
理を実行していた。
計する際、マイクロコンピュータに設けられたクロック
発振器を停止状態から発振開始状態に変更すると、発振
を開始したクロック信号の波形が安定するまでの時間
は、このクロック信号を使用することはできない。この
ため、発振が安定するまではＮＯＰ（Ｎo ＯＰeratio
n）繰り返して安定するまで待機するか、または他の処
理を実行していた。
【０００３】しかしながら、クロック信号が安定したら
直ちにこのクロック信号を使った処理をする必要があ
る。このため他の処理を行っているときは、クロック信
号が安定するまでの時間に相当するマシンサイクルを予
め計算しておき、所定の時間が経過したらこの処理に移
るというように、発振クロックが発振を開始してから安
定するまでの時間を考慮してプログラムを設計する必要
があった。
直ちにこのクロック信号を使った処理をする必要があ
る。このため他の処理を行っているときは、クロック信
号が安定するまでの時間に相当するマシンサイクルを予
め計算しておき、所定の時間が経過したらこの処理に移
るというように、発振クロックが発振を開始してから安
定するまでの時間を考慮してプログラムを設計する必要
があった。
【０００４】特にアプリケーション上では、最終ユーザ
が選択した機能を迅速に処理する必要がある。またプロ
グラム開発者にとっても、別の製品開発に既存のプログ
ラムを流用することは開発期間短縮のための常套手段に
なっている。
が選択した機能を迅速に処理する必要がある。またプロ
グラム開発者にとっても、別の製品開発に既存のプログ
ラムを流用することは開発期間短縮のための常套手段に
なっている。
【０００５】ところが、流用する製品の使用電圧が流用
製品の使用電圧よりも低い場合等には、クロック信号の
安定時間も余計に必要とする。このため、クロック信号
が安定するまでのマシンサイクルを再設定しなければな
らない。従って、完全流用することはできないと言う欠
点があった。
製品の使用電圧よりも低い場合等には、クロック信号の
安定時間も余計に必要とする。このため、クロック信号
が安定するまでのマシンサイクルを再設定しなければな
らない。従って、完全流用することはできないと言う欠
点があった。
【０００６】こうした要望に応えるために、例えば特開
平３−９５６０６号公報に示されているように、発振ク
ロックをカウントして予め設定した値と一致した場合
に、クロックを供給するする方法が提案されている。
平３−９５６０６号公報に示されているように、発振ク
ロックをカウントして予め設定した値と一致した場合
に、クロックを供給するする方法が提案されている。
【０００７】
【発明が解決しようとする課題】この公報に記載された
方法は、単に発振クロックのカウントを行っているだけ
である。このため電源電圧を変えたとき等、発振クロッ
クの状態が変化するような場合を始め、様々な状態に対
して常に同一条件で発振クロックが安定したか否かの判
定を行う。この結果、これを搭載した装置全体が誤動作
する可能性があるという欠点を有している。
方法は、単に発振クロックのカウントを行っているだけ
である。このため電源電圧を変えたとき等、発振クロッ
クの状態が変化するような場合を始め、様々な状態に対
して常に同一条件で発振クロックが安定したか否かの判
定を行う。この結果、これを搭載した装置全体が誤動作
する可能性があるという欠点を有している。
【０００８】この発明は、このような背景の下になされ
たもので、何れの電源電圧であっても、発振を開始した
後にこの発振が安定したことを的確に検出することがで
きる安定発振検出回路、発振が安定した後にクロック信
号を出力するクロック信号発振器、発振が安定したこと
を的確に検出することができる安定発振検出方法を提供
することにある。
たもので、何れの電源電圧であっても、発振を開始した
後にこの発振が安定したことを的確に検出することがで
きる安定発振検出回路、発振が安定した後にクロック信
号を出力するクロック信号発振器、発振が安定したこと
を的確に検出することができる安定発振検出方法を提供
することにある。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、入力される
第１のパルス信号の振幅が所定の閾値を超えているか否
かを判定する振幅判定手段と、前記振幅が所定の基準値
を超えている場合に前記振幅判定手段から出力される第
２のパルス信号を計数するとともに当該計数結果が所定
の第１の基準数を超えた場合に検出信号を出力する第１
の計数手段とを具備することを特徴とする。また、請求
項２に記載の発明にあっては、請求項１に記載の安定発
振検出回路では、前記第１の計数手段は、前記入力され
るパルス信号の振幅が安定して前記所定の基準値を超え
ている場合に前記検出信号を出力することを特徴とす
る。また、請求項３に記載の発明にあっては、請求項２
に記載の安定発振検出回路では、前記第１のパルス信号
中の前記振幅が所定の基準値に満たない成分である第３
のパルス信号を計数するとともに当該計数結果が所定の
第２の基準数を超えた場合に前記第１の計数手段による
計数結果を初期化する第２の計数手段を具備することを
特徴とする。また、請求項４に記載の発明にあっては、
請求項３に記載の安定発振検出回路では、前記第１のパ
ルス信号と前記第２のパルス信号との排他的論理和によ
って前記第３のパルス信号を求める排他的論理和手段を
具備することを特徴とする。また、請求項５に記載の発
明にあっては、請求項１ないし請求項４までの何れかに
記載の安定発振検出回路では、前記第１の計数手段は、
前記検出信号を出力すると同時に前記第２のパルス信号
の計数を停止することを特徴とする。また、請求項６に
記載の発明にあっては、請求項１ないし請求項５までの
何れかに記載の安定発振検出回路では、振幅判定手段
は、前記閾値として電源電圧の２分の１点より高い電圧
値を設定可能である論理素子から構成されることを特徴
とする。また、請求項７に記載の発明にあっては、電源
電圧の範囲内で振動する第１の発振手段と、前記第１の
パルス信号の振幅が所定の閾値を超えているか否かを判
定する振幅判定手段と、前記振幅が所定の基準値を超え
ている場合に前記振幅判定手段から出力される第２のパ
ルス信号を計数するとともに当該計数結果が所定の第１
の基準数を超えた場合に当該第２のパルス信号を有効な
クロック信号として出力するための検出信号を出力する
第１の計数手段とを具備することを特徴とする。また、
請求項８に記載の発明にあっては、請求項７に記載のク
ロック信号発振器では、前記第１の計数手段は、前記入
力されるパルス信号の振幅が安定して前記所定の基準値
を超えている場合に前記検出信号を出力することを特徴
とする。また、請求項９に記載の発明にあっては、請求
項８に記載のクロック信号発振器では、前記第１のパル
ス信号中の前記振幅が所定の基準値に満たない成分であ
る第３のパルス信号を計数するとともに当該計数結果が
所定の第２の基準数を超えた場合に前記第１の計数手段
による計数結果を初期化する第２の計数手段を具備する
ことを特徴とする。また、請求項１０に記載の発明にあ
っては、請求項９に記載のクロック信号発振器では、前
記第１のパルス信号と前記第２のパルス信号との排他的
論理和によって前記第３のパルス信号を求める排他的論
理和手段を具備することを特徴とする。また、請求項１
１に記載の発明にあっては、請求項７ないし請求項１０
までの何れかに記載のクロック信号発振器では、前記第
１の計数手段は、前記検出信号を出力すると同時に前記
第２のパルス信号の計数を停止することを特徴とする。
また、請求項１２に記載の発明にあっては、請求項７な
いし請求項１１までの何れかに記載のクロック信号発振
器では、振幅判定手段は、前記閾値として電源電位の２
分の１点より高い電圧値を設定可能である論理素子から
構成されることを特徴とする。また、請求項１３に記載
の発明にあっては、検出対象である第１のパルス信号中
の振幅が所定の基準値を超えている成分である第２のパ
ルス信号の計数結果が所定の第１の基準数を超えた場合
に安定発振とみなすことを特徴とする。また、請求項１
４に記載の発明にあっては、請求項１３に記載の安定発
振検出方法では、前記第１のパルス信号中の前記振幅が
所定の基準値に満たない成分である第３のパルス信号の
計数結果が所定の第２の基準数を超えた場合には前記第
２のパルス信号の計数結果を初期化することを特徴とす
る。また、請求項１５に記載の発明にあっては、請求項
１４に記載の安定発振検出方法では、前記第１のパルス
信号と前記第２のパルス信号との排他的論理和を前記第
３のパルスとすることを特徴とする。
ために、請求項１に記載の発明にあっては、入力される
第１のパルス信号の振幅が所定の閾値を超えているか否
かを判定する振幅判定手段と、前記振幅が所定の基準値
を超えている場合に前記振幅判定手段から出力される第
２のパルス信号を計数するとともに当該計数結果が所定
の第１の基準数を超えた場合に検出信号を出力する第１
の計数手段とを具備することを特徴とする。また、請求
項２に記載の発明にあっては、請求項１に記載の安定発
振検出回路では、前記第１の計数手段は、前記入力され
るパルス信号の振幅が安定して前記所定の基準値を超え
ている場合に前記検出信号を出力することを特徴とす
る。また、請求項３に記載の発明にあっては、請求項２
に記載の安定発振検出回路では、前記第１のパルス信号
中の前記振幅が所定の基準値に満たない成分である第３
のパルス信号を計数するとともに当該計数結果が所定の
第２の基準数を超えた場合に前記第１の計数手段による
計数結果を初期化する第２の計数手段を具備することを
特徴とする。また、請求項４に記載の発明にあっては、
請求項３に記載の安定発振検出回路では、前記第１のパ
ルス信号と前記第２のパルス信号との排他的論理和によ
って前記第３のパルス信号を求める排他的論理和手段を
具備することを特徴とする。また、請求項５に記載の発
明にあっては、請求項１ないし請求項４までの何れかに
記載の安定発振検出回路では、前記第１の計数手段は、
前記検出信号を出力すると同時に前記第２のパルス信号
の計数を停止することを特徴とする。また、請求項６に
記載の発明にあっては、請求項１ないし請求項５までの
何れかに記載の安定発振検出回路では、振幅判定手段
は、前記閾値として電源電圧の２分の１点より高い電圧
値を設定可能である論理素子から構成されることを特徴
とする。また、請求項７に記載の発明にあっては、電源
電圧の範囲内で振動する第１の発振手段と、前記第１の
パルス信号の振幅が所定の閾値を超えているか否かを判
定する振幅判定手段と、前記振幅が所定の基準値を超え
ている場合に前記振幅判定手段から出力される第２のパ
ルス信号を計数するとともに当該計数結果が所定の第１
の基準数を超えた場合に当該第２のパルス信号を有効な
クロック信号として出力するための検出信号を出力する
第１の計数手段とを具備することを特徴とする。また、
請求項８に記載の発明にあっては、請求項７に記載のク
ロック信号発振器では、前記第１の計数手段は、前記入
力されるパルス信号の振幅が安定して前記所定の基準値
を超えている場合に前記検出信号を出力することを特徴
とする。また、請求項９に記載の発明にあっては、請求
項８に記載のクロック信号発振器では、前記第１のパル
ス信号中の前記振幅が所定の基準値に満たない成分であ
る第３のパルス信号を計数するとともに当該計数結果が
所定の第２の基準数を超えた場合に前記第１の計数手段
による計数結果を初期化する第２の計数手段を具備する
ことを特徴とする。また、請求項１０に記載の発明にあ
っては、請求項９に記載のクロック信号発振器では、前
記第１のパルス信号と前記第２のパルス信号との排他的
論理和によって前記第３のパルス信号を求める排他的論
理和手段を具備することを特徴とする。また、請求項１
１に記載の発明にあっては、請求項７ないし請求項１０
までの何れかに記載のクロック信号発振器では、前記第
１の計数手段は、前記検出信号を出力すると同時に前記
第２のパルス信号の計数を停止することを特徴とする。
また、請求項１２に記載の発明にあっては、請求項７な
いし請求項１１までの何れかに記載のクロック信号発振
器では、振幅判定手段は、前記閾値として電源電位の２
分の１点より高い電圧値を設定可能である論理素子から
構成されることを特徴とする。また、請求項１３に記載
の発明にあっては、検出対象である第１のパルス信号中
の振幅が所定の基準値を超えている成分である第２のパ
ルス信号の計数結果が所定の第１の基準数を超えた場合
に安定発振とみなすことを特徴とする。また、請求項１
４に記載の発明にあっては、請求項１３に記載の安定発
振検出方法では、前記第１のパルス信号中の前記振幅が
所定の基準値に満たない成分である第３のパルス信号の
計数結果が所定の第２の基準数を超えた場合には前記第
２のパルス信号の計数結果を初期化することを特徴とす
る。また、請求項１５に記載の発明にあっては、請求項
１４に記載の安定発振検出方法では、前記第１のパルス
信号と前記第２のパルス信号との排他的論理和を前記第
３のパルスとすることを特徴とする。
【００１０】
【発明の実施の形態】以下に、図面を参照して本発明に
ついて説明する。図１は、本発明の一実施の形態にかか
る安定発振検出回路の構成を示す接続図である。この図
１において、１は外部から発振クロックＰＡが入力され
る入力端子である。
ついて説明する。図１は、本発明の一実施の形態にかか
る安定発振検出回路の構成を示す接続図である。この図
１において、１は外部から発振クロックＰＡが入力され
る入力端子である。
【００１１】５は入力回路であり、入力端子１を介して
供給される発振クロックＰＡの振幅が予め設定される所
定の大きさ以上である場合にのみ、この発振クロックＰ
ＡをクロックパルスＰＢとして出力する。
供給される発振クロックＰＡの振幅が予め設定される所
定の大きさ以上である場合にのみ、この発振クロックＰ
ＡをクロックパルスＰＢとして出力する。
【００１２】図２は、この入力回路５の詳細な構成例を
示す接続図である。図２に示すように、入力回路５は一
例として２組のＣＭＯＳ（Ｃomplementary-Ｍetal Ｏxi
deＳemiconductor）インバータ６０−１、６０−２を接
続してなる。また一般にＣＭＯＳインバータ６０−１、
６０−２は、１つのＰチャネルトランジスタ５１と１つ
のＮチャネルトランジスタ６１とが直列接続されてい
る。
示す接続図である。図２に示すように、入力回路５は一
例として２組のＣＭＯＳ（Ｃomplementary-Ｍetal Ｏxi
deＳemiconductor）インバータ６０−１、６０−２を接
続してなる。また一般にＣＭＯＳインバータ６０−１、
６０−２は、１つのＰチャネルトランジスタ５１と１つ
のＮチャネルトランジスタ６１とが直列接続されてい
る。
【００１３】これらＣＭＯＳインバータ６０−１、６０
−２の閾値（Ｔreshold Ｌevel、スレッショルドレベ
ル）は、ＣＭＯＳインバータを構成するＰチャネルトラ
ンジスタ５１およびＮチャネルトランジスタ６１とのド
レイン電流係数の比で決まる。
−２の閾値（Ｔreshold Ｌevel、スレッショルドレベ
ル）は、ＣＭＯＳインバータを構成するＰチャネルトラ
ンジスタ５１およびＮチャネルトランジスタ６１とのド
レイン電流係数の比で決まる。
【００１４】例えば、Ｎチャネルトランジスタ６１のド
レイン電流係数を小さく、またＰチャネルトランジスタ
５１のドレイン電流係数を大きくするに従って、閾値は
高くなる。
レイン電流係数を小さく、またＰチャネルトランジスタ
５１のドレイン電流係数を大きくするに従って、閾値は
高くなる。
【００１５】本実施の形態では、ＣＭＯＳインバータ６
０−１についてはＰチャネルトランジスタ５１のドレイ
ン電流係数を大きくし、またＮチャネルトランジスタ６
１のドレイン電流係数を小さく設定し、閾値を高くす
る。
０−１についてはＰチャネルトランジスタ５１のドレイ
ン電流係数を大きくし、またＮチャネルトランジスタ６
１のドレイン電流係数を小さく設定し、閾値を高くす
る。
【００１６】一方ＣＭＯＳインバータ６０−２について
は、Ｐチャネルトランジスタ５１のドレイン電流係数と
Ｎチャネルトランジスタ６１のドレイン電流係数とを同
一に設定し、閾値を電源電位と接地電位との２分の１の
点とする。
は、Ｐチャネルトランジスタ５１のドレイン電流係数と
Ｎチャネルトランジスタ６１のドレイン電流係数とを同
一に設定し、閾値を電源電位と接地電位との２分の１の
点とする。
【００１７】この入力回路５が出力するクロックパルス
ＰＢは、後段の計数回路１０に供給される。計数回路１
０はこのクロックパルスＰＢをカウントし、カウントし
た値が予め設定された値に達すると検出パルスＰＧを１
回出力し、この検出パルスＰ Ｇは出力端子４を介して外
部に供給される。
ＰＢは、後段の計数回路１０に供給される。計数回路１
０はこのクロックパルスＰＢをカウントし、カウントし
た値が予め設定された値に達すると検出パルスＰＧを１
回出力し、この検出パルスＰ Ｇは出力端子４を介して外
部に供給される。
【００１８】ＥＸ−ＯＲ（排他的論理和）ゲート６は、
入力端子１から供給される発振クロックＰＡと入力回路
５から出力されるクロックパルスＰＢとの比較を行うも
ので、出力である差分パルスＰＣは計数回路９へ供給さ
れる。
入力端子１から供給される発振クロックＰＡと入力回路
５から出力されるクロックパルスＰＢとの比較を行うも
ので、出力である差分パルスＰＣは計数回路９へ供給さ
れる。
【００１９】計数回路９は、ＥＸ−ＯＲゲート６が出力
する差分パルスＰＢをカウントし、このカウント値が予
め設定された値に達すると、内部リセットパルスＰＥを
１回出力する。この内部リセットパルスＰＥは、ＯＲゲ
ート８を介して上述の計数回路１０のリセット入力端子
Ｒに供給され、計数回路１０の計数値を初期化（リセッ
ト）する。
する差分パルスＰＢをカウントし、このカウント値が予
め設定された値に達すると、内部リセットパルスＰＥを
１回出力する。この内部リセットパルスＰＥは、ＯＲゲ
ート８を介して上述の計数回路１０のリセット入力端子
Ｒに供給され、計数回路１０の計数値を初期化（リセッ
ト）する。
【００２０】１１は、計数回路１０が出力する検出パル
スＰＧをクロックとするＤ−ＦＦ（Ｄタイプフリップ・
フロップ）である。このＤ−ＦＦ１１のＤ端子はＶＤＤ
レベルに接続され、計数回路１０が出力する検出パルス
ＰＧの立ち下がりでハイレベルを取り込み、検出信号Ｐ
Ｈとして出力端子Ｑに出力する。Ｄ−ＦＦ１１の出力端
子は、ＯＲゲート８の他にＯＲゲート７に接続されてお
り、計数回路９の計数値と計数回路１０の計数値とを初
期化する。
スＰＧをクロックとするＤ−ＦＦ（Ｄタイプフリップ・
フロップ）である。このＤ−ＦＦ１１のＤ端子はＶＤＤ
レベルに接続され、計数回路１０が出力する検出パルス
ＰＧの立ち下がりでハイレベルを取り込み、検出信号Ｐ
Ｈとして出力端子Ｑに出力する。Ｄ−ＦＦ１１の出力端
子は、ＯＲゲート８の他にＯＲゲート７に接続されてお
り、計数回路９の計数値と計数回路１０の計数値とを初
期化する。
【００２１】２は外部からリセット信号が入力されるリ
セット入力端子である。このリセット入力端子２は、Ｏ
Ｒゲート７とＯＲゲート８、そしてＤ−ＦＦ１１のリセ
ット入力端子Ｒとに接続されている。即ち、リセット入
力端子２に外部から信号が入力されると、計数回路９と
計数回路１０、ならびにＤ−ＦＦ１１とが同時に初期化
される。
セット入力端子である。このリセット入力端子２は、Ｏ
Ｒゲート７とＯＲゲート８、そしてＤ−ＦＦ１１のリセ
ット入力端子Ｒとに接続されている。即ち、リセット入
力端子２に外部から信号が入力されると、計数回路９と
計数回路１０、ならびにＤ−ＦＦ１１とが同時に初期化
される。
【００２２】上述の構成において、発振クロックＰＡが
入力される入力端子１とこの発振クロックをカウントす
る計数回路１０との間に挿入された入力回路５は、予め
閾値が設定され、この閾値を超えた発振クロックＰＡの
みを出力するフィルタの役割をしている。
入力される入力端子１とこの発振クロックをカウントす
る計数回路１０との間に挿入された入力回路５は、予め
閾値が設定され、この閾値を超えた発振クロックＰＡの
みを出力するフィルタの役割をしている。
【００２３】またＥＸ−ＯＲ６は、入力回路５の入力と
出力、即ち発振クロックＰＡとこの発振クロックＰＡの
中から予め設定された閾値を超えた発振クロックＰＡで
あるクロックパルスＰＢとの差である差分パルスＰＢを
求め、計数回路９はこの差分パルスＰＢをカウントす
る。
出力、即ち発振クロックＰＡとこの発振クロックＰＡの
中から予め設定された閾値を超えた発振クロックＰＡで
あるクロックパルスＰＢとの差である差分パルスＰＢを
求め、計数回路９はこの差分パルスＰＢをカウントす
る。
【００２４】このように、設定した閾値に満たなかった
発振クロックＰＡの抽出を行い、抽出されたクロックを
計数回路９でカウントし、計数値が予め設定される所定
値に達すると内部リセットパルスＰＥを出力する。この
内部リセットパルスＰＥによって、クロックパルスＰＢ
をカウントしている計数回路１０を初期化する。
発振クロックＰＡの抽出を行い、抽出されたクロックを
計数回路９でカウントし、計数値が予め設定される所定
値に達すると内部リセットパルスＰＥを出力する。この
内部リセットパルスＰＥによって、クロックパルスＰＢ
をカウントしている計数回路１０を初期化する。
【００２５】以下に、本実施の形態の動作について説明
する。図３は、本実施の形態の各部における信号の様子
を示すタイミングチャートである。図３（ａ）は発振ク
ロックＰＡの発振開始から発振が安定するまでの様子を
表している。このように、発振成長期間ｔａでは発振波
形が一定ではなく、振幅もばらつく。そして発振開始か
ら時間が経過し、発振成長期間ｔａから発振安定期間ｔ
ｂへと移り、発振波形が一定となる。
する。図３は、本実施の形態の各部における信号の様子
を示すタイミングチャートである。図３（ａ）は発振ク
ロックＰＡの発振開始から発振が安定するまでの様子を
表している。このように、発振成長期間ｔａでは発振波
形が一定ではなく、振幅もばらつく。そして発振開始か
ら時間が経過し、発振成長期間ｔａから発振安定期間ｔ
ｂへと移り、発振波形が一定となる。
【００２６】図１においては、まず入力端子２に外部か
らリセット信号が供給される。このリセット信号は、Ｏ
Ｒゲート７とＯＲゲート８、そしてＤ−ＦＦ１１のリセ
ット入力端子Ｒとに供給され、これによって計数回路９
と計数回路１０、そしてＤ−ＦＦ１１が初期化される。
ここで、入力端子１から発振クロックＰＡが入力される
と、入力された発振クロックＰＡは入力回路５の入力端
とＥＸ−ＯＲゲート６の入力端の一方に供給される。
らリセット信号が供給される。このリセット信号は、Ｏ
Ｒゲート７とＯＲゲート８、そしてＤ−ＦＦ１１のリセ
ット入力端子Ｒとに供給され、これによって計数回路９
と計数回路１０、そしてＤ−ＦＦ１１が初期化される。
ここで、入力端子１から発振クロックＰＡが入力される
と、入力された発振クロックＰＡは入力回路５の入力端
とＥＸ−ＯＲゲート６の入力端の一方に供給される。
【００２７】図３（ａ）に示すような発振クロックＰＡ
では、波形成長期間ｔａ内にパルス１つ、波形安定期間
ｔｂ内にパルス８つが閾値ＶＨを超えている。従って、
入力回路５が出力するクロックパルスＰＢは、図３
（ｂ）に示す通りとなる。
では、波形成長期間ｔａ内にパルス１つ、波形安定期間
ｔｂ内にパルス８つが閾値ＶＨを超えている。従って、
入力回路５が出力するクロックパルスＰＢは、図３
（ｂ）に示す通りとなる。
【００２８】このクロックパルスＰＢは、計数回路１０
のクロック入力端子に供給される。即ち計数回路１０
は、入力端子１に閾値ＶＨを超える発振クロックＰＡが
入力された場合にのみカウント動作を行う。なおクロッ
クパルスＰＢは、本来このクロックパルスＰＢを使用す
る外部の他のブロックへも供給される。
のクロック入力端子に供給される。即ち計数回路１０
は、入力端子１に閾値ＶＨを超える発振クロックＰＡが
入力された場合にのみカウント動作を行う。なおクロッ
クパルスＰＢは、本来このクロックパルスＰＢを使用す
る外部の他のブロックへも供給される。
【００２９】ＥＸ−ＯＲゲートに６は、発振クロックＰ
Ａと入力回路５が出力するクロックパルスＰＢとが入力
される。このとき、入力の何れか一方のみがハイレベル
である場合に出力がハイレベルとなるので、図３（ｃ）
に示すように発振クロックＰ Ａの内、閾値ＶＨに満たな
い差分パルスＰＣが得られる。
Ａと入力回路５が出力するクロックパルスＰＢとが入力
される。このとき、入力の何れか一方のみがハイレベル
である場合に出力がハイレベルとなるので、図３（ｃ）
に示すように発振クロックＰ Ａの内、閾値ＶＨに満たな
い差分パルスＰＣが得られる。
【００３０】ＥＸ−ＯＲゲート６が出力する差分パルス
ＰＣは計数回路９のクロック入力端子に供給される。即
ち計数回路９は、入力端子１に閾値ＶＨに達しない発振
クロックＰＡが入力された場合にのみカウント動作を行
う。
ＰＣは計数回路９のクロック入力端子に供給される。即
ち計数回路９は、入力端子１に閾値ＶＨに達しない発振
クロックＰＡが入力された場合にのみカウント動作を行
う。
【００３１】以下は、計数回路１０が検出パルスＰＧを
出力するまでのカウント設定値を７、また計数回路９が
内部リセットパルスＰＥを出力するまでのカウント設定
値を７として説明する。
出力するまでのカウント設定値を７、また計数回路９が
内部リセットパルスＰＥを出力するまでのカウント設定
値を７として説明する。
【００３２】まず、図３（ａ）および図３（ｂ）に示す
波形成長期間ｔａ内に閾値ＶＨに満たない発振クロック
ＰＡは８パルスである。即ち波形成長期間ｔａ内に、計
数回路９は図３（ｄ）に示すように７までカウントす
る。
波形成長期間ｔａ内に閾値ＶＨに満たない発振クロック
ＰＡは８パルスである。即ち波形成長期間ｔａ内に、計
数回路９は図３（ｄ）に示すように７までカウントす
る。
【００３３】ここで、カウント数は計数回路９に予め設
定された値である７と一致する。従って図３（ｅ）に示
すように、計数回路９からこのタイミングで内部リセッ
トパルスＰＥが１パルス出力される。
定された値である７と一致する。従って図３（ｅ）に示
すように、計数回路９からこのタイミングで内部リセッ
トパルスＰＥが１パルス出力される。
【００３４】この内部リセットパルスＰＥがＯＲゲート
８を介して計数回路１０を初期化するため、図３（ｆ）
に示すように計数回路１０はカウント値がリセットされ
て０となる。このように本実施の形態では、入力端子１
に連続して閾値ＶＨを超える発振クロックＰＡが入力さ
れたか否かを判定することができる。
８を介して計数回路１０を初期化するため、図３（ｆ）
に示すように計数回路１０はカウント値がリセットされ
て０となる。このように本実施の形態では、入力端子１
に連続して閾値ＶＨを超える発振クロックＰＡが入力さ
れたか否かを判定することができる。
【００３５】一方図３（ａ）および図３（ｂ）に示す発
振安定期間ｔｂ内では、入力回路５からは連続して閾値
を超えるクロックパルスＰＢが出力され、計数回路１０
は図３（ｆ）に示すように、カウント値が７になるまで
動作する。
振安定期間ｔｂ内では、入力回路５からは連続して閾値
を超えるクロックパルスＰＢが出力され、計数回路１０
は図３（ｆ）に示すように、カウント値が７になるまで
動作する。
【００３６】計数回路１０のカウント値が、予め設定さ
れた値である７と一致すると、図３（ｇ）に示すよう
に、計数回路１０からは検出パルスＰＧが１パルス出力
される。
れた値である７と一致すると、図３（ｇ）に示すよう
に、計数回路１０からは検出パルスＰＧが１パルス出力
される。
【００３７】Ｄ−ＦＦ１１は、計数回路１０が出力する
検出パルスＰＧをクロックとして電源電位ＶＤＤからハ
イレベルを取り込み、図３（ｈ）に示すように検出パル
スＰ Ｇの立ち下がりで出力Ｑがハイレベルとなる。
検出パルスＰＧをクロックとして電源電位ＶＤＤからハ
イレベルを取り込み、図３（ｈ）に示すように検出パル
スＰ Ｇの立ち下がりで出力Ｑがハイレベルとなる。
【００３８】このＤ−ＦＦ１１の出力Ｑは、ＯＲゲート
７あるいはＯＲゲート８を介して各々計数回路９あるい
は計数回路１０のリセット入力端子Ｒに供給される。こ
のため計数回路９および計数回路１０は、これ以降の動
作を停止する。
７あるいはＯＲゲート８を介して各々計数回路９あるい
は計数回路１０のリセット入力端子Ｒに供給される。こ
のため計数回路９および計数回路１０は、これ以降の動
作を停止する。
【００３９】このように本実施の形態では、発振クロッ
クの波形の内、偶然大きい波形を持つ発振クロックを検
出した場合には計数回路９によってキャンセルされ、確
実に安定した発振クロックのみを検出することができ
る。
クの波形の内、偶然大きい波形を持つ発振クロックを検
出した場合には計数回路９によってキャンセルされ、確
実に安定した発振クロックのみを検出することができ
る。
【００４０】なお上述の実施の形態では、安定発振検出
回路のみを単独で示したが、クロック信号を出力するク
ロック発振器内に設けられたものであってもよい。この
場合、クロック信号の安定発振を検出した際に検出パル
スを出力する他、発振が安定するまではクロック信号を
出力しない構成とすることもできる。
回路のみを単独で示したが、クロック信号を出力するク
ロック発振器内に設けられたものであってもよい。この
場合、クロック信号の安定発振を検出した際に検出パル
スを出力する他、発振が安定するまではクロック信号を
出力しない構成とすることもできる。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、検出対象である第１のパルス信号中の振幅が所定の
基準値を超えている成分である第２のパルス信号の計数
結果が所定の第１の基準数を超えた場合に安定発振とみ
なす。また、第１のパルス信号中の振幅が所定の基準値
に満たない成分である第３のパルス信号の計数結果が所
定の第２の基準数を超えた場合には第２のパルス信号の
計数結果を初期化する。また、第１のパルス信号と第２
のパルス信号との排他的論理和を第３のパルスとするの
で、何れの電源電圧であっても、発振を開始した後にこ
の発振が安定したことを的確に検出することができる安
定発振検出回路、発振が安定した後にクロック信号を出
力するクロック信号発振器、発振が安定したことを的確
に検出することができる安定発振検出方法が実現可能で
あるという効果が得られる。
ば、検出対象である第１のパルス信号中の振幅が所定の
基準値を超えている成分である第２のパルス信号の計数
結果が所定の第１の基準数を超えた場合に安定発振とみ
なす。また、第１のパルス信号中の振幅が所定の基準値
に満たない成分である第３のパルス信号の計数結果が所
定の第２の基準数を超えた場合には第２のパルス信号の
計数結果を初期化する。また、第１のパルス信号と第２
のパルス信号との排他的論理和を第３のパルスとするの
で、何れの電源電圧であっても、発振を開始した後にこ
の発振が安定したことを的確に検出することができる安
定発振検出回路、発振が安定した後にクロック信号を出
力するクロック信号発振器、発振が安定したことを的確
に検出することができる安定発振検出方法が実現可能で
あるという効果が得られる。
【００４２】即ち本発明では、発振クロックが発振を開
始してから安定するまでの監視をハードで行い、発振が
安定すると割り込みをかけるように構成可能である。こ
のため、例えばマイクロコンピュータのプログラムを設
計する場合に、命令でクロックの発振を開始させてから
安定するまでの時間を考慮する必要がない。従って、発
振クロックが安定するまでの時間を気にせずに自由にプ
ログラムを設計することできる。さらには、本発明は全
てを論理回路で設計することも可能であり、チップ上の
占める面積を大きくすることなく実現することができ
る。
始してから安定するまでの監視をハードで行い、発振が
安定すると割り込みをかけるように構成可能である。こ
のため、例えばマイクロコンピュータのプログラムを設
計する場合に、命令でクロックの発振を開始させてから
安定するまでの時間を考慮する必要がない。従って、発
振クロックが安定するまでの時間を気にせずに自由にプ
ログラムを設計することできる。さらには、本発明は全
てを論理回路で設計することも可能であり、チップ上の
占める面積を大きくすることなく実現することができ
る。
【図１】本発明の一実施の形態にかかる安定発振検出回
路の構成を示す接続図である。
路の構成を示す接続図である。
【図２】同実施の形態における入力回路５の詳細な構成
例を示す接続図である。
例を示す接続図である。
【図３】本実施の形態の各部における信号の様子を示す
タイミングチャートである。
タイミングチャートである。
１ 入力端子 ２ リセット入力端子 ４ 出力端子 ５ 入力回路 ６ ＥＸ−ＯＲゲート ７、８ ＯＲゲート ９ 計数回路 １０ 計数回路 １１ Ｄ−ＦＦ ＰＡ 発振クロック ＰＢ クロックパルス ＰＣ 差分パルス ＰＥ 内部リセットパルス ＰＧ 検出パルス ＰＨ 検出信号 ＶＤＤ 電源電位
Claims (15)
- 【請求項１】 入力される第１のパルス信号（ＰＡ）の
振幅が所定の閾値（ＶＨ）を超えているか否かを判定す
る振幅判定手段（５）と、 前記振幅が所定の基準値を超えている場合に前記振幅判
定手段から出力される第２のパルス信号（ＰＢ）を計数
するとともに当該計数結果が所定の第１の基準数を超え
た場合に検出信号（ＰＧ）を出力する第１の計数手段
（１０）とを具備することを特徴とする安定発振検出回
路。 - 【請求項２】 前記第１の計数手段は、 前記入力されるパルス信号の振幅が安定して前記所定の
基準値を超えている場合に前記検出信号を出力すること
を特徴とする請求項１に記載の安定発振検出回路。 - 【請求項３】 前記第１のパルス信号中の前記振幅が所
定の基準値に満たない成分である第３のパルス信号（Ｐ
Ｃ）を計数するとともに当該計数結果が所定の第２の基
準数を超えた場合に前記第１の計数手段による計数結果
を初期化する第２の計数手段（９）を具備することを特
徴とする請求項２に記載の安定発振検出回路。 - 【請求項４】 前記第１のパルス信号と前記第２のパル
ス信号との排他的論理和によって前記第３のパルス信号
を求める排他的論理和手段（６）を具備することを特徴
とする請求項３に記載の安定発振検出回路。 - 【請求項５】 前記第１の計数手段は、 前記検出信号を出力すると同時に前記第２のパルス信号
の計数を停止することを特徴とする請求項１ないし請求
項４までの何れかに記載の安定発振検出回路。 - 【請求項６】 振幅判定手段は、 前記閾値として電源電圧の２分の１点より高い電圧値を
設定可能である論理素子（６０−１、６０−２）から構
成されることを特徴とする請求項１ないし請求項５まで
の何れかに記載の安定発振検出回路。 - 【請求項７】 電源電圧の範囲内で振動する第１の発振
手段と、 前記第１のパルス信号の振幅が所定の閾値を超えている
か否かを判定する振幅判定手段と、 前記振幅が所定の基準値を超えている場合に前記振幅判
定手段から出力される第２のパルス信号を計数するとと
もに当該計数結果が所定の第１の基準数を超えた場合に
当該第２のパルス信号を有効なクロック信号として出力
するための検出信号を出力する第１の計数手段とを具備
することを特徴とするクロック信号発振器。 - 【請求項８】 前記第１の計数手段は、 前記入力されるパルス信号の振幅が安定して前記所定の
基準値を超えている場合に前記検出信号を出力すること
を特徴とする請求項７に記載のクロック信号発振器。 - 【請求項９】 前記第１のパルス信号中の前記振幅が所
定の基準値に満たない成分である第３のパルス信号を計
数するとともに当該計数結果が所定の第２の基準数を超
えた場合に前記第１の計数手段による計数結果を初期化
する第２の計数手段を具備することを特徴とする請求項
８に記載のクロック信号発振器。 - 【請求項１０】 前記第１のパルス信号と前記第２のパ
ルス信号との排他的論理和によって前記第３のパルス信
号を求める排他的論理和手段を具備することを特徴とす
る請求項９に記載のクロック信号発振器。 - 【請求項１１】 前記第１の計数手段は、 前記検出信号を出力すると同時に前記第２のパルス信号
の計数を停止することを特徴とする請求項７ないし請求
項１０までの何れかに記載のクロック信号発振器。 - 【請求項１２】 振幅判定手段は、 前記閾値として電源電位の２分の１点より高い電圧値を
設定可能である論理素子から構成されることを特徴とす
る請求項７ないし請求項１１までの何れかに記載のクロ
ック信号発振器。 - 【請求項１３】 検出対象である第１のパルス信号中の
振幅が所定の基準値を超えている成分である第２のパル
ス信号の計数結果が所定の第１の基準数を超えた場合に
安定発振とみなすことを特徴とする安定発振検出方法。 - 【請求項１４】 前記第１のパルス信号中の前記振幅が
所定の基準値に満たない成分である第３のパルス信号の
計数結果が所定の第２の基準数を超えた場合には前記第
２のパルス信号の計数結果を初期化することを特徴とす
る請求項１３に記載の安定発振検出方法。 - 【請求項１５】 前記第１のパルス信号と前記第２のパ
ルス信号との排他的論理和を前記第３のパルスとするこ
とを特徴とする請求項１４に記載の安定発振検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36972198A JP3185883B2 (ja) | 1998-12-25 | 1998-12-25 | 安定発振検出回路、クロック信号発振器、安定発振検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36972198A JP3185883B2 (ja) | 1998-12-25 | 1998-12-25 | 安定発振検出回路、クロック信号発振器、安定発振検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000194435A true JP2000194435A (ja) | 2000-07-14 |
| JP3185883B2 JP3185883B2 (ja) | 2001-07-11 |
Family
ID=18495159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36972198A Expired - Fee Related JP3185883B2 (ja) | 1998-12-25 | 1998-12-25 | 安定発振検出回路、クロック信号発振器、安定発振検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185883B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002366251A (ja) * | 2001-05-25 | 2002-12-20 | Hynix Semiconductor Inc | 半導体メモリ装置のシステムクロック信号発生回路及びシステム誤動作防止方法 |
| JP2009151600A (ja) * | 2007-12-21 | 2009-07-09 | Oki Semiconductor Co Ltd | クロック信号生成装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2165210B1 (en) | 2007-06-27 | 2011-04-27 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Device based on a magneto-resistive mixed sensor without low frequency noise and associated method |
-
1998
- 1998-12-25 JP JP36972198A patent/JP3185883B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002366251A (ja) * | 2001-05-25 | 2002-12-20 | Hynix Semiconductor Inc | 半導体メモリ装置のシステムクロック信号発生回路及びシステム誤動作防止方法 |
| JP2009151600A (ja) * | 2007-12-21 | 2009-07-09 | Oki Semiconductor Co Ltd | クロック信号生成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3185883B2 (ja) | 2001-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |