JP2000188541A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JP2000188541A JP2000188541A JP10363506A JP36350698A JP2000188541A JP 2000188541 A JP2000188541 A JP 2000188541A JP 10363506 A JP10363506 A JP 10363506A JP 36350698 A JP36350698 A JP 36350698A JP 2000188541 A JP2000188541 A JP 2000188541A
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Abstract
(57)【要約】 （修正有）
【課題】再生クロック周波数に拘わらず、ジッタ成分の
除去された安定なクロック信号を再生することが可能な
クロック再生回路を提供する。 【解決手段】第１、第２両入力端子の位相差に応じて発
振周波数が変化する可変周波数発振器と、を有する第１
の位相差／周波数変換回路と、第１、第２両入力端子の
位相差に応じて発振周波数が変化する可変周波数水晶発
振器と、を有する第２の位相差／周波数変換回路と、を
有し、第１の位相差／周波数変換回路の第１の入力端子
は再生対象クロックが含まれる入力信号系に接続され、
かつ出力端子は再生クロックが送出される出力信号系に
接続され、第２の位相差／周波数変換回路の第１の入力
端子は第１の位相差／周波数変換回路の出力側に接続さ
れ、第２の入力端子は再生目標周波数を有する基準位相
信号を出力する固定周波数発振器に接続され、さらに出
力端子は第１の位相差／周波数変換回路の第２の入力端
子に接続される。
除去された安定なクロック信号を再生することが可能な
クロック再生回路を提供する。 【解決手段】第１、第２両入力端子の位相差に応じて発
振周波数が変化する可変周波数発振器と、を有する第１
の位相差／周波数変換回路と、第１、第２両入力端子の
位相差に応じて発振周波数が変化する可変周波数水晶発
振器と、を有する第２の位相差／周波数変換回路と、を
有し、第１の位相差／周波数変換回路の第１の入力端子
は再生対象クロックが含まれる入力信号系に接続され、
かつ出力端子は再生クロックが送出される出力信号系に
接続され、第２の位相差／周波数変換回路の第１の入力
端子は第１の位相差／周波数変換回路の出力側に接続さ
れ、第２の入力端子は再生目標周波数を有する基準位相
信号を出力する固定周波数発振器に接続され、さらに出
力端子は第１の位相差／周波数変換回路の第２の入力端
子に接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば、ジッタ
成分の含まれた水平同期信号から液晶モニタ駆動用の１
００ＭＨｚ〜２００ＭＨｚの周波数を有する高安定なク
ロック信号を再生する場合等に好適なクロック再生回路
に関する。
成分の含まれた水平同期信号から液晶モニタ駆動用の１
００ＭＨｚ〜２００ＭＨｚの周波数を有する高安定なク
ロック信号を再生する場合等に好適なクロック再生回路
に関する。
【０００２】
【従来の技術】例えば、ジッタ成分の含まれた信号から
所定周波数を有する高安定なクロック信号を再生する場
合等には、従来、フェイズロックドループ回路（ＰＬＬ
回路）が使用される。
所定周波数を有する高安定なクロック信号を再生する場
合等には、従来、フェイズロックドループ回路（ＰＬＬ
回路）が使用される。
【０００３】フェイズロックドループ回路（ＰＬＬ回
路）は、２つの信号を位相比較する位相比較器（ＰＤ）
と、位相比較器の出力を平滑化するローパスフィルタ
（ＬＰＦ）と、ローパスフィルタの出力で駆動される電
圧制御型可変周波数発振器（ＶＣＯ）とで構成される位
相差／周波数変換回路を有する。この位相差／周波数変
換回路の初段に存在する位相比較器の一方の端子には対
象となる入力信号系に接続され、また他方の入力には電
圧制御型可変周波数発振器の出力がフィードバックさ
れ、電圧制御型可変周波数発振器の出力が再生クロック
となる。
路）は、２つの信号を位相比較する位相比較器（ＰＤ）
と、位相比較器の出力を平滑化するローパスフィルタ
（ＬＰＦ）と、ローパスフィルタの出力で駆動される電
圧制御型可変周波数発振器（ＶＣＯ）とで構成される位
相差／周波数変換回路を有する。この位相差／周波数変
換回路の初段に存在する位相比較器の一方の端子には対
象となる入力信号系に接続され、また他方の入力には電
圧制御型可変周波数発振器の出力がフィードバックさ
れ、電圧制御型可変周波数発振器の出力が再生クロック
となる。
【０００４】ローパスフィルタ（ＬＰＦ）のカットオフ
周波数を低めに設定することにより、電圧制御型可変周
波数発振器（ＶＣＯ）に対するジッタ成分の影響は緩和
され、再生クロックは安定なものとなる。
周波数を低めに設定することにより、電圧制御型可変周
波数発振器（ＶＣＯ）に対するジッタ成分の影響は緩和
され、再生クロックは安定なものとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなフェイズロックドループ回路（ＰＬＬ回路）のロー
パスフィルタ（ＬＰＦ）のカットオフ周波数の調整によ
るジッタ除去方法にあっては、目標とする再生クロック
周波数により設計上の制約を受けると言う問題点があ
る。
うなフェイズロックドループ回路（ＰＬＬ回路）のロー
パスフィルタ（ＬＰＦ）のカットオフ周波数の調整によ
るジッタ除去方法にあっては、目標とする再生クロック
周波数により設計上の制約を受けると言う問題点があ
る。
【０００６】この発明は、上述の問題点に着目してなさ
れたものであり、その目的とすところは、目標とする再
生クロック周波数に拘わらず、ジッタ成分の除去された
安定なクロック信号を再生することが可能なクロック再
生回路を提供することにある。
れたものであり、その目的とすところは、目標とする再
生クロック周波数に拘わらず、ジッタ成分の除去された
安定なクロック信号を再生することが可能なクロック再
生回路を提供することにある。
【０００７】
【課題を解決するための手段】この出願の請求項１に記
載の発明は、第１の入力端子と、第２の入力端子と、両
入力端子の位相差に応じて発振周波数が変化する可変周
波数発振器と、可変周波数発振器の出力が取り出される
出力端子と、を有する第１の位相差／周波数変換回路
と、第１の入力端子と、第２の入力端子と、両入力端子
の位相差に応じて発振周波数が変化する可変周波数水晶
発振器と、可変周波数水晶発振器の出力が取り出される
出力端子と、を有する第２の位相差／周波数変換回路
と、を有し、第１の位相差／周波数変換回路の第１の入
力端子は再生対象クロックが含まれる入力信号系に接続
され、かつ出力端子は再生クロックが送出される出力信
号系に接続され、第２の位相差／周波数変換回路の第１
の入力端子は第１の位相差／周波数変換回路の出力側に
接続され、第２の入力端子は再生目標周波数を有する基
準位相信号を出力する固定周波数発振器に接続され、さ
らに出力端子は第１の位相差／周波数変換回路の第２の
入力端子に接続され、それにより、入力信号系からジッ
タ成分の除去された安定なクロック信号を再生すること
を特徴とするクロック再生回路にある。
載の発明は、第１の入力端子と、第２の入力端子と、両
入力端子の位相差に応じて発振周波数が変化する可変周
波数発振器と、可変周波数発振器の出力が取り出される
出力端子と、を有する第１の位相差／周波数変換回路
と、第１の入力端子と、第２の入力端子と、両入力端子
の位相差に応じて発振周波数が変化する可変周波数水晶
発振器と、可変周波数水晶発振器の出力が取り出される
出力端子と、を有する第２の位相差／周波数変換回路
と、を有し、第１の位相差／周波数変換回路の第１の入
力端子は再生対象クロックが含まれる入力信号系に接続
され、かつ出力端子は再生クロックが送出される出力信
号系に接続され、第２の位相差／周波数変換回路の第１
の入力端子は第１の位相差／周波数変換回路の出力側に
接続され、第２の入力端子は再生目標周波数を有する基
準位相信号を出力する固定周波数発振器に接続され、さ
らに出力端子は第１の位相差／周波数変換回路の第２の
入力端子に接続され、それにより、入力信号系からジッ
タ成分の除去された安定なクロック信号を再生すること
を特徴とするクロック再生回路にある。
【０００８】この出願の請求項２に記載の発明は、第２
の位相差／周波数変換回路の出力端子と第１の位相差／
周波数変換回路の第２の入力端子との間には分周器が介
在されていることを特徴とする請求項１に記載のクロッ
ク再生回路にある。
の位相差／周波数変換回路の出力端子と第１の位相差／
周波数変換回路の第２の入力端子との間には分周器が介
在されていることを特徴とする請求項１に記載のクロッ
ク再生回路にある。
【０００９】そして、このような構成によれば、第２の
位相差／周波数変換回路において逆相のジッタ成分を含
む信号が生成されると共に、第１の位相差／周波数変換
回路においては、この逆相のジッタ成分を含む信号と正
相のジッタ成分を含む信号とが位相比較される結果、最
終的にジッタ成分は互いに打ち消されて除去され、安定
なクロック信号が再生される。
位相差／周波数変換回路において逆相のジッタ成分を含
む信号が生成されると共に、第１の位相差／周波数変換
回路においては、この逆相のジッタ成分を含む信号と正
相のジッタ成分を含む信号とが位相比較される結果、最
終的にジッタ成分は互いに打ち消されて除去され、安定
なクロック信号が再生される。
【００１０】
【発明の実施の形態】以下に、この発明の好適な実施の
一形態を添付図面を参照しつつ詳細に説明する。
一形態を添付図面を参照しつつ詳細に説明する。
【００１１】同図に示されるように、この発明のクロッ
ク再生回路は、第１の位相差／周波数変換回路１００と
第２の位相差／周波数変換回路２００とを有する。
ク再生回路は、第１の位相差／周波数変換回路１００と
第２の位相差／周波数変換回路２００とを有する。
【００１２】第１の位相差／周波数変換回路１００に
は、第１の入力端子１００ａと、第２の入力端子１００
ｂと、両入力端子の位相差に応じて発振周波数が変化す
る可変周波数発振器（詳細は後述する）と、可変周波数
発振器の出力が取り出される出力端子１００ｃとが設け
られている。
は、第１の入力端子１００ａと、第２の入力端子１００
ｂと、両入力端子の位相差に応じて発振周波数が変化す
る可変周波数発振器（詳細は後述する）と、可変周波数
発振器の出力が取り出される出力端子１００ｃとが設け
られている。
【００１３】両入力端子の位相差に応じて発振周波数が
変化する可変周波数発振器の詳細が図２（ａ）に示され
ている。同図に示されるように、可変周波数発振器は、
第１の入力端子１００ａからの信号と第２の入力端子１
００ｂからの信号とを位相比較する位相比較器（ＰＤ）
１０１と、位相比較器１０１の出力信号の低周波成分を
取り出すローパスフィルタ（ＬＰＦ）１０２と、ローパ
スフィルタ（ＬＰＦ）１０２から出力される電圧により
制御される電圧制御型可変周波数発振器（ＶＣＯ）１０
３とを含んでいる。
変化する可変周波数発振器の詳細が図２（ａ）に示され
ている。同図に示されるように、可変周波数発振器は、
第１の入力端子１００ａからの信号と第２の入力端子１
００ｂからの信号とを位相比較する位相比較器（ＰＤ）
１０１と、位相比較器１０１の出力信号の低周波成分を
取り出すローパスフィルタ（ＬＰＦ）１０２と、ローパ
スフィルタ（ＬＰＦ）１０２から出力される電圧により
制御される電圧制御型可変周波数発振器（ＶＣＯ）１０
３とを含んでいる。
【００１４】第２の位相差／周波数変換回路２００に
は、第１の入力端子２００ａと、第２の入力端子２００
ｂと、両入力端子の位相差に応じて発振周波数が変化す
る可変周波数発振器（詳細は後述する）と、可変周波数
発振器の出力が取り出される出力端子２００ｃとが設け
られている。
は、第１の入力端子２００ａと、第２の入力端子２００
ｂと、両入力端子の位相差に応じて発振周波数が変化す
る可変周波数発振器（詳細は後述する）と、可変周波数
発振器の出力が取り出される出力端子２００ｃとが設け
られている。
【００１５】両入力端子の位相差に応じて発振周波数が
変化する可変周波数発振器の詳細が図２（ｂ）に示され
ている。同図に示されるように、可変周波数発振器は、
第１の入力端子２００ａからの信号と第２の入力端子２
００ｂからの信号とを位相比較する位相比較器（ＰＤ）
２０１と、位相比較器２０１の出力信号の低周波成分を
取り出すローパスフィルタ（ＬＰＦ）２０２と、ローパ
スフィルタ（ＬＰＦ）１０２から出力される電圧により
制御される電圧制御型の可変周波数水晶発振器図１に戻
って、第１の位相差／周波数変換回路１００の第１の入
力端子１００ａは再生対象クロックが含まれる入力信号
系に接続され、かつ出力端子１００ｃは再生クロックが
送出される出力信号系に接続されている。また、第２の
位相差／周波数変換回路２００の第１の入力端子２００
ａは第１の位相差／周波数変換回路１００の出力側に接
続され、第２の入力端子２００ｂは再生目標周波数を有
する基準位相信号を出力する固定周波数の水晶発振器
（ＸＯ）３００に接続され、さらに出力端子２００ｃは
第１の位相差／周波数変換回路１００の第２の入力端子
１００ｂに接続されている。
変化する可変周波数発振器の詳細が図２（ｂ）に示され
ている。同図に示されるように、可変周波数発振器は、
第１の入力端子２００ａからの信号と第２の入力端子２
００ｂからの信号とを位相比較する位相比較器（ＰＤ）
２０１と、位相比較器２０１の出力信号の低周波成分を
取り出すローパスフィルタ（ＬＰＦ）２０２と、ローパ
スフィルタ（ＬＰＦ）１０２から出力される電圧により
制御される電圧制御型の可変周波数水晶発振器図１に戻
って、第１の位相差／周波数変換回路１００の第１の入
力端子１００ａは再生対象クロックが含まれる入力信号
系に接続され、かつ出力端子１００ｃは再生クロックが
送出される出力信号系に接続されている。また、第２の
位相差／周波数変換回路２００の第１の入力端子２００
ａは第１の位相差／周波数変換回路１００の出力側に接
続され、第２の入力端子２００ｂは再生目標周波数を有
する基準位相信号を出力する固定周波数の水晶発振器
（ＸＯ）３００に接続され、さらに出力端子２００ｃは
第１の位相差／周波数変換回路１００の第２の入力端子
１００ｂに接続されている。
【００１６】なお、特にこの例では、Ｎ次逓倍器５００
を構成するために、第２の位相差／周波数変換回路２０
０の出力端子２００ｃと第１の位相差／周波数変換回路
１００の第２の入力端子１００ｂとの間には、（１／
Ｎ）分周器４００が介在されている。
を構成するために、第２の位相差／周波数変換回路２０
０の出力端子２００ｃと第１の位相差／周波数変換回路
１００の第２の入力端子１００ｂとの間には、（１／
Ｎ）分周器４００が介在されている。
【００１７】次に、以上の構成よりなるクロック再生回
路の動作を説明する。図１に示される回路の全体は、２
個のフェイズロックドループ回路（ＰＬＬ）を互いにカ
スケード接続したものであると考えることができる。す
なわち、第１の位相差／周波数変換回路１００が第１の
フェイズロックドループ回路（ＰＬＬ）の位相差／周波
数変換部を構成すると共に、第２の位相差／周波数変換
回路２００が第２のフェイズロックドループ回路（ＰＬ
Ｌ）を構成する。また、見方を変えれば、第２の位相差
／周波数変換回路２００は、第１のフェイズロックドル
ープ回路（ＰＬＬ）のフィードバックループに介在され
た位相反転器としても機能している。
路の動作を説明する。図１に示される回路の全体は、２
個のフェイズロックドループ回路（ＰＬＬ）を互いにカ
スケード接続したものであると考えることができる。す
なわち、第１の位相差／周波数変換回路１００が第１の
フェイズロックドループ回路（ＰＬＬ）の位相差／周波
数変換部を構成すると共に、第２の位相差／周波数変換
回路２００が第２のフェイズロックドループ回路（ＰＬ
Ｌ）を構成する。また、見方を変えれば、第２の位相差
／周波数変換回路２００は、第１のフェイズロックドル
ープ回路（ＰＬＬ）のフィードバックループに介在され
た位相反転器としても機能している。
【００１８】そのため、図１に示される回路構成によれ
ば、後により詳細に説明するように、第１の位相差／周
波数変換回路１００において、互いに位相差の反転され
たジッタ成分同士の位相比較が行われる結果、ジッタ成
分は互いに打ち消されて除去されるのである。
ば、後により詳細に説明するように、第１の位相差／周
波数変換回路１００において、互いに位相差の反転され
たジッタ成分同士の位相比較が行われる結果、ジッタ成
分は互いに打ち消されて除去されるのである。
【００１９】ジッタ成分の除去される過程をさらに詳し
く説明すると、第１の位相差／周波数変換回路１００の
入力端子１００ａに供給される入力信号ｆＨにジッタ成
分±φ／Ｎが含まれていると、Ｎ次逓倍器５００を構成
する第１の位相差／周波数変換回路１００の出力端子１
００ｃには信号Ｎ・ｆＨ±φが出力される。
く説明すると、第１の位相差／周波数変換回路１００の
入力端子１００ａに供給される入力信号ｆＨにジッタ成
分±φ／Ｎが含まれていると、Ｎ次逓倍器５００を構成
する第１の位相差／周波数変換回路１００の出力端子１
００ｃには信号Ｎ・ｆＨ±φが出力される。
【００２０】この信号Ｎ・ｆＨ±φが第２の位相差／周
波数変換回路２００の入力端子２００ａに入力される
と、第２の位相差／周波数変換回路２００の第２の入力
端子２００ｂには発振周波数が固定の水晶発振器（Ｘ
Ｏ）からの安定した基準信号Ｎ・ｆＨが供給されている
ため、出力端子２００ｃには位相反転された逆相の信号
Ｎ
波数変換回路２００の入力端子２００ａに入力される
と、第２の位相差／周波数変換回路２００の第２の入力
端子２００ｂには発振周波数が固定の水晶発振器（Ｘ
Ｏ）からの安定した基準信号Ｎ・ｆＨが供給されている
ため、出力端子２００ｃには位相反転された逆相の信号
Ｎ
【外１】 が現れる。
【００２１】すると、第１の位相差／周波数変換回路１
００においては、第１の入力端子１００ａに供給される
信号ｆＨ±φと第２の入力端子１００ｂに供給される逆
相信
００においては、第１の入力端子１００ａに供給される
信号ｆＨ±φと第２の入力端子１００ｂに供給される逆
相信
【外２】 ッタ成分±φは除去されて、出力端子１００ｃには安定
したクロック信号Ｎ・ｆＨが得られることとなる。
したクロック信号Ｎ・ｆＨが得られることとなる。
【００２２】なお、以上の実施形態では、第２の位相差
／周波数変換回路２００の出力端子２００ｃと第１の入
力端子１００の第２の入力端子１００ｂとの間に（１／
Ｎ）分周器４００を介在されることにより、Ｎ次逓倍器
５００を構成しているが、Ｎ次逓倍が不要であるなら
ば、（１／Ｎ）分周器４００は不要であることは言うま
でもないことである。
／周波数変換回路２００の出力端子２００ｃと第１の入
力端子１００の第２の入力端子１００ｂとの間に（１／
Ｎ）分周器４００を介在されることにより、Ｎ次逓倍器
５００を構成しているが、Ｎ次逓倍が不要であるなら
ば、（１／Ｎ）分周器４００は不要であることは言うま
でもないことである。
【００２３】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、２個のフェイズロックドループ回路を互いにカ
スケード接続すると共に、その一方に位相基準となる安
定な基準信号を供給すると言う構成であるから、目標と
する再生クロック周波数に拘わらず、ジッタ成分の除去
された安定なクロック信号を再生することが可能なクロ
ック再生回路を提供することができる。
よれば、２個のフェイズロックドループ回路を互いにカ
スケード接続すると共に、その一方に位相基準となる安
定な基準信号を供給すると言う構成であるから、目標と
する再生クロック周波数に拘わらず、ジッタ成分の除去
された安定なクロック信号を再生することが可能なクロ
ック再生回路を提供することができる。
【図１】本発明に係るクロック再生回路の全体構成を示
すブロック図である。
すブロック図である。
【図２】第１の位相差／周波数変換回路の内部構成を示
すブロック図である。
すブロック図である。
１００ 第１の位相差／周波数変換回路 １００ａ 第１の入力端子 １００ｂ 第２の入力端子 １００ｃ 出力端子 １０１ 位相比較器 １０２ ローパスフィルタ １０３ 電圧制御型可変周波数発振器 ２００ 第２の位相差／周波数変換回路 ２００ａ 第１の入力端子 ２００ｂ 第２の入力端子 ２００ｃ 出力端子 ２０１ 位相比較器 ２０２ ローパスフィルタ ２０３ 電圧制御型可変周波数発振器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 7/033 Ｈ０４Ｎ 5/66 １０２Ｂ ５Ｋ０４７ Ｈ０４Ｎ 5/06 Ｈ０３Ｌ 7/08 Ｍ 5/66 １０２ Ｈ０４Ｌ 7/02 Ｂ Ｆターム(参考） 5C006 BF14 BF21 BF23 5C020 AA35 CA11 CA13 CA15 5C058 AA06 BA04 BB08 5C080 AA10 BB05 DD30 JJ02 5J106 AA03 BB04 CC02 CC21 CC53 DD23 GG09 KK12 KK25 5K047 AA06 DD02 GG03 GG07 GG09 GG10 GG11 GG27 MM50 MM55 MM63
Claims (2)
- 【請求項１】 第１の入力端子と、第２の入力端子と、
両入力端子の位相差に応じて発振周波数が変化する可変
周波数発振器と、可変周波数発振器の出力が取り出され
る出力端子と、を有する第１の位相差／周波数変換回路
と、 第１の入力端子と、第２の入力端子と、両入力端子の位
相差に応じて発振周波数が変化する可変周波数水晶発振
器と、可変周波数水晶発振器の出力が取り出される出力
端子と、を有する第２の位相差／周波数変換回路と、を
有し、 第１の位相差／周波数変換回路の第１の入力端子は再生
対象クロックが含まれる入力信号系に接続され、かつ出
力端子は再生クロックが送出される出力信号系に接続さ
れ、 第２の位相差／周波数変換回路の第１の入力端子は第１
の位相差／周波数変換回路の出力側に接続され、第２の
入力端子は再生目標周波数を有する基準位相信号を出力
する固定周波数発振器に接続され、さらに出力端子は第
１の位相差／周波数変換回路の第２の入力端子に接続さ
れ、 それにより、入力信号系からジッタ成分の除去された安
定なクロック信号を再生することを特徴とするクロック
再生回路。 - 【請求項２】 第２の位相差／周波数変換回路の出力端
子と第１の位相差／周波数変換回路の第２の入力端子と
の間には分周器が介在されていることを特徴とする請求
項１に記載のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363506A JP2000188541A (ja) | 1998-12-21 | 1998-12-21 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363506A JP2000188541A (ja) | 1998-12-21 | 1998-12-21 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188541A true JP2000188541A (ja) | 2000-07-04 |
Family
ID=18479492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363506A Pending JP2000188541A (ja) | 1998-12-21 | 1998-12-21 | クロック再生回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2000188541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490330B1 (ko) * | 2000-12-30 | 2005-05-19 | 매그나칩 반도체 유한회사 | 액정표시소자의 오프셋해제신호 발생회로 |
-
1998
- 1998-12-21 JP JP10363506A patent/JP2000188541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490330B1 (ko) * | 2000-12-30 | 2005-05-19 | 매그나칩 반도체 유한회사 | 액정표시소자의 오프셋해제신호 발생회로 |
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