JP2000183541A - 多層プリント基板 - Google Patents

Abstract

(57)【要約】 【課題】 プリント基板内の電源層の共振を抑制し、ま
た、シールド構造となるように基板層を構成すること
で、電源基板からの放射ノイズを低減する。 【解決手段】 電源層１ｄがデジタル回路２ａ貫通電流
等により共振することによって発生するノイズを低減さ
せるため、電源層１ｄには隣接してグラウンド層１ｃを
配置する。このグラウンド層１ｃと電源層１ｄの周囲に
は、ガードパターン６が形成され、バイヤホール７によ
って互いを接続する。これにより、所定周波数帯域での
電源層１ｄの共振を抑制することができる。また、ガー
ドパターン６によりノイズエネルギーのプリント基板１
外への放射を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は多層プリント基板
の構成に関するものであり、特にプリント基板内の電源
層の共振を抑えさらにシールド構造となるように基板層
を構成することによってこの電源基板から放射するノイ
ズの大幅低減を可能としたプリント基板に関するもので
ある。

【０００２】

【従来の技術】電子機器を製造販売するにあたりその機
器から放射されるノイズを定められた規格値以下に抑え
なくてはならない。欧州では既にＣＥマーキングの制度
が開始されており、機器の放射ノイズ（ＥＭＩ）は欧州
ＥＭＣ規格（すなわち国際規格）を満たしたもののみ欧
州圏での販売が可能となっている。また我が国や米国等
においても国際規格への適合化の方向にある。したがっ
て電子機器の開発においてＥＭＩ対策が必須の事項であ
り、機器メーカはこの対策のために多くの時間と費用を
要している。

【０００３】これまでのＥＭＩ対策は、製品試作がほぼ
完了した時点で行う、いわゆる後追い対策であったた
め、いったん発生したノイズに対しその低減策は筐体の
シールド強化に頼っていた。この方法は一般に大きな対
策コストと時間を要し、しかもそのノイズ低減効果には
限界があった。

【０００４】ノイズ対策の基本はノイズ発生源からのノ
イズをできるだけ低減させることであり、またノイズ発
生源の近傍で対策することである。これを実現するため
には機器の設計段階においてＥＭＩ設計を開始する必要
がある。従来、電子機器からのノイズの発生源の主なも
のはスイッチング電源やインバータ装置などのいわゆる
パワーエレクトロニクスにおけるスイッチング回路であ
ったが、近年ではデジタル回路の高周波化、高密度化、
さらにはＣＭＯＳ素子の普及により、通常のプリント基
板上のデジタル回路からのノイズ発生が問題になりつつ
ある。とくに情報通信機器においてはプリント基板にお
けるノイズ低減がＥＭＩ対策の最大の課題となりつつあ
る。

【０００５】

【発明が解決しようとする課題】一般にプリント基板の
ノイズには大きく分類して（１）信号線路からの放射ノ
イズと、（２）プリント基板の電源層からの放射ノイズ
がある。とくに後者は電源回路の低消費電力化を目的と
したＣＭＯＳ−ＩＣの普及にともないプリント基板から
の発生ノイズの大きな割合を占めるに至っており、その
低減技術の開発が望まれている。以下にプリント基板の
電源層からの放射ノイズの発生メカニズムについて述べ
る。

【０００６】図２７は、基板上にインバータ回路による
ＣＭＯＳドライバとＣＭＯＳレシーバを各々１個配置
し、その両者をマイクロストリップラインで接続したモ
デルを示す図である。この図に示すようにプリント基板
１００の信号線路１０１のパターンの直下には十分広い
グラウンドプレーン１０２が設けられている。このよう
な、いわゆるマイクロストリップラインの一端に置かれ
たＣＭＯＳドライバ１０５からの信号は前記信号線路１
０１を介してマイクロストリップラインの他の端に接続
されたＣＭＯＳレシーバ１０６の入力端に至り、さらに
そのリターン電流は前記グラウンドプレーン１０２を介
してドライバに戻る。

【０００７】図２８の回路構成図に示すように、ＣＭＯ
Ｓドライバ１０５が、Ｐ−ｃｈトランジスタ１０５ａと
Ｎ−ｃｈトランジスタ１０５ｂで構成されている時、例
えばＣＭＯＳドライバ１０５の入力電圧Ｖｉｎが０ボル
トならばＰ−ｃｈトランジスタ１０５ａはＯＮ、Ｎ−ｃ
ｈトランジスタ１０５ｂはＯＦＦとなり、このＣＭＯＳ
ドライバ１０５の出力電圧ＶｏｕｔはＨレベル（Ｖｈ）
になる。次に前記ＣＭＯＳドライバ１０５の入力電圧Ｖ
ｉｎが０ボルトから徐々にＶｔｈＮ（Ｎ−ｃｈトランジ
スタ１０５ａがＯＮ状態になる閾値）以上になると、Ｎ
−ｃｈトランジスタ１０５ｂもＯＮとなり、ＣＭＯＳド
ライバ１０５の電源端子１０５ｖとグラウンド端子１０
５ｇは短絡状態に近くなり大きな電流（いわゆる貫通電
流）が流れる。

【０００８】さらにＣＭＯＳドライバ１０５の入力電圧
ＶｉｎがＶｔｈＰ（Ｐ−ｃｈトランジスタ１０５ａがＯ
ＦＦとなる閾値）以上になるとＰ−ｃｈトランジスタ１
０５ａはＯＦＦとなり、この貫通電流は止まり、出力電
圧ＶｏｕｔはＬレベルに固定される。一方、前記Ｖｉｎ
がＶｈから０ボルトに変化する時も同様の貫通電流が流
れる。このように、ＣＭＯＳを用いたデジタル回路では
その状態が変化する度に貫通電流が発生し、この過渡的
な電流がプリント基板の電源層を共振させノイズを放射
させることが知られている。なお、上記のようなＣＭＯ
Ｓドライバ１０５側で生じる問題は、同様にＣＭＯＳレ
シーバ１０６でも生じる。このときの共振周波数は、基
板の寸法やＣＭＯＳ−ＩＣに隣接したコンデンサ（バイ
パスコンデンサ：パスコン）の位置によって決まる。

【０００９】次に具体例によって従来のプリント基板構
成とそのＥＭＩにおける問題点について述べる。図２９
には、６層からなる従来のプリント基板１１０を示す。
この６層のプリント基板１１０は、上部より第１層、第
２層、第５層、第６層が信号ライン層１１０ａ、１１０
ｂ、１１０ｅ、１１０ｆ、第３層がグラウンド層１１０
ｃ、第４層が電源層１１０ｄで構成され、第１層と第６
層の信号ライン層１１０ａ、１１０ｆに回路部品１１１
が装着されている。このプリント基板１１０上の回路部
品１１１は（１）デジタル回路１１１ａや、（２）微小
信号を扱うアナログ回路１１１ｂ、そして（３）スイッ
チング回路を含み比較的大きなノイズを発生するアナロ
グパワー回路１１１ｃが混在しているものとする。近年
のデジタル回路ではその消費電力を出来るだけ小さく抑
える目的でＣＭＯＳ−ＩＣが広く用いられている。

【００１０】図２９に示したデジタル回路１１１ａのド
ライバやレシーバがＣＭＯＳ−ＩＣで構成されていれ
ば、すでに述べたようにＩＣの状態が反転する度に電源
端子からグラウンド端子へ、すなわちプリント基板１１
０の電源層１１０ｄからグラウンド層１１０ｃへ貫通電
流が流れ、この貫通電流によって電源層１１０ｄの電圧
変動（電源バウンス）が生ずる。この変動はプリント基
板１１０の寸法等によって決まる所定の周波数（共振周
波数）においてとくに大きく発生することは既に述べた
通りである。すなわち、電源層１１０ｄは貫通電流によ
って所定の周波数で共振する。この基板の共振により電
源層１１０ｄとグラウンド層１１０ｃの間で近傍電界お
よび近傍磁界が発生する（以下では説明を容易にするた
めに電界の代わりに電気力線を用いる。）。

【００１１】すなわち、図２９の矢印で示すように電源
層１１０ｄからグラウンド層１１０ｃに向かう電気力線
が形成され、これがプリント基板１１０からの放射ノイ
ズをもたらす。このとき電源層１１０ｄの中央部から発
生した電気力線はプリント基板（電源層１１０ｄ）面に
対して垂直に発生しグラウンド層１１０ｃに垂直に到達
するが、電源層１１０ｄの端部から発生した電気力線は
図のように外側から回り込んでグラウンド層１１０ｃの
端部に到達する。このような電気力線は近傍の電界や磁
界を形成しさらには遠方の電磁界を形成して行く。これ
らの電気力線のうちとくに電源層１１０ｄの端部から発
生した電気力線によって生ずる放射電磁界（すなわち放
射ノイズ）はプリント基板１１０から発生するノイズ全
体の中で大きな割合を占めている。

【００１２】図３０には、放射ノイズの実測値を示す。
図示のプリント基板１１０は、縦５５ｍｍ、横１６０ｍ
ｍであり、このプリント基板１１０上にドライバおよび
レシーバとして上記説明したＣＭＯＳインバータ回路を
装着し、１００ｍｍのマイクロストリップライン（前記
信号線路１０１）で前記ＣＭＯＳドライバ１０５とＣＭ
ＯＳレシーバ１０６を接続した構成である。

【００１３】ＣＭＯＳドライバ１０５およびＣＭＯＳレ
シーバ１０６を２０ＭＨｚのクロックパルスにて動作さ
せた場合、放射ノイズは２０ＭＨｚの整数倍の高調波と
して発生する。この放射ノイズは信号線路１０１から発
生するノイズと、プリント基板１００全体から発生する
ノイズが合成されたものであるが、とくに大きな値を示
している１６０ＭＨｚおよび５８０ＭＨｚ近傍のノイズ
は電源層１１０ｄの共振によって発生したノイズと考え
ることができる。

【００１４】一方、全周波数帯域において比較的一様に
発生しているノイズの殆どは信号ライン１１０ａ，１１
０ｆ，１１０ｂ，１１０ｅから発生しているノイズであ
る。この測定データでも明らかなようにプリント基板１
１０の共振によって発生する放射ノイズはその周波数は
限られているが、前記信号ライン１１０ａ，１１０ｆ，
１１０ｂ，１１０ｅからの放射ノイズを上回り、これが
ＥＭＣ規格で定められた許容値を超えてしまうことがあ
る。

【００１５】本発明は、上記課題を解決するためになさ
れたものであり、プリント基板内の電源層の共振を抑え
ることができ、また、シールド構造となるように基板層
を構成することによってこの電源基板から放射するノイ
ズを低減できる多層プリント基板の提供を目的とする。

【００１６】

【課題を解決するための手段】本発明に係る多層プリン
ト基板は、上述の課題を解決するため以下の特徴的な各
手段を有する。

【００１７】グラウンド層に隣接して設けられた電源層
あるいは電源層と信号ライン層の端部あるいは周辺部に
ガードパターンを形成し、該ガードパターンをグラウン
ド層に接続してなる。このような多層プリント基板は、
グラウンド層に接続されたガードパターンにより電源層
から発生する電気力線を遮蔽し、放射ノイズを低減させ
ることができる。

【００１８】また、請求項８記載のように、電源層の両
面にグラウンド層を隣接して配置したり、請求項１４記
載のように、電源層および信号線路層の一部がグラウン
ド層によって挟む構成とする。この構成によれば、電源
層が共振することによってプリント基板外部に放射され
るノイズを抑えることができるようになる。

【００１９】また、請求項２６記載のように、グラウン
ド層あるいは電源層はスリットにより複数の電極に分割
形成され、該グラウンド層あるいは電源層に隣接して配
置された信号ライン層にはガードグラウンドラインが形
成されてなる。

【００２０】このような構成によれば、プリント基板の
共振周波数を高域に移動させることができる。プリント
基板が共振して大きな放射ノイズ発生する条件とは電源
層の電極寸法によって決定される共振周波数にデジタル
回路用ＩＣのクロック信号等の高調波周波数が一致する
時である。このため、上記のように、電源層の電極を分
割することによって、クロックパルスの高調波成分が無
視出来る周波数帯まで基板の共振周波数を高めることが
できプリント基板の共振がおこり難くなり、放射ノイズ
を著しく低減させることが可能となる。

【００２１】

【発明の実施の形態】以下、本発明に係る多層プリント
基板の好ましい実施の形態について図面を参照しながら
詳細に説明する。本発明の多層プリント基板は、電源
層、グラウンド層、および信号ライン層を多層化した構
成であり、デジタル回路用ＩＣからなるドライバ回路あ
るいはレシーバ回路の少なくともいずれかが搭載される
ものに適用することができる。

【００２２】（第１実施形態）図１は、本発明の第１実
施形態の多層構造を示す側面図である。この構成は後述
する他の実施形態と比較しグラウンド層を追加すること
なく電源層からの放射ノイズを低減させることが可能で
ある。

【００２３】すなわち図１に示すように、この実施形態
のプリント基板１は、前述した従来例（図３３）と同様
に６層から構成されている。上部より第１層、第２層、
第５層、第６層は信号ライン層１ａ，１ｂ，１ｅ，１ｆ
であり、第３層はグラウンド層１ｃ、第４層は電源層１
ｄから構成され、第１層１ａと第６層１ｆに回路部品２
が装着されている。この回路部品２は（１）デジタル回
路２ａや、（２）微小信号を扱うアナログ回路２ｂ、そ
して（３）スイッチング回路を含み比較的大きなノイズ
を発生するアナログパワー回路２ｃが混在しているもの
とする。

【００２４】図２は、プリント基板１の各層別のプリン
トパターンを示す平面図であり、図示の例のように第１
層と第６層の信号ライン層１ａ，１ｆには、ＣＭＯＳド
ライバ３とＣＭＯＳレシーバ４が設けられ、信号ライン
５ａや、第２層の信号ライン層１ｂの信号ライン５ｂで
接続されている。そして、この実施形態では、図２に示
すように第４層の電源層１ｄの端部あるいは周囲はガー
ドパターン６で囲まれ、さらにこのガードパターン６と
第３層のグラウンド層１ｃはその周囲にて所定間隔のバ
イアホール（ＶＩＡ）７によって接続される。このよう
な構成をとることによって電源層１ｄの共振によって生
じた強い電気力線のうち電源層１ｄの中央部から発生し
た電気力線は電源層１ｄの面に対して垂直に発生しグラ
ウンド層１ｃの面に垂直に到達する。これに対して電源
層１ｄの端部付近から発生した電気力線は電源層１ｄの
周囲に形成された前記ガードパターン６に到達する。

【００２５】このように第１実施形態では従来のプリン
ト基板においてノイズ放射の大きな原因の１つであった
電源層１ｄ端部からの電気力線の大部分が、電源層１ｄ
の周囲に置かれたガードパターン６によってシールドす
ることができる。

【００２６】図３は上記第１実施形態の変形例を示す側
面図である。図示の構成では信号ライン層１ａ，１ｆ，
１ｂ，１ｅの一部あるいはすべてに対してその端部にガ
ードパターン６が配置されこれらはＶＩＡ７によってグ
ラウンド層１ｃに接続される。このようにプリント基板
１の端部は厚み方向にＶＩＡ７によって接地することに
より、電源層１ｄの端部から出た前記電気力線はより完
全に遮蔽されプリント基板１外に放射されるノイズを低
減させることが可能となる。このように電源層１ｄにの
みならず信号層１ａ，１ｆ，１ｂ，１ｅの端部にもグラ
ウンド層１ｃに接続されたＶＩＡ７を有することは以下
に述べる全ての実施形態の図面上で明示しない場合にお
いても共通に有効となりうる。図４は、図３の各層のプ
リントパターンを示す平面図である。

【００２７】（第２実施形態）図５は、本発明の第２の
実施形態を示す側面図である。上記第１の実施形態では
第４層の電源層１ｄから発生した電気力線を１枚のグラ
ウンド層１ｃと電源層１ｄ端部のガードパターン６によ
ってシールドしてプリント基板１内に閉じ込め電磁波の
放射を防ぐものであった。プリント基板１の層数は従来
例と同じであるため基板製作時のコストアップが無い
が、この方法では完全なシールドは望むことが出来な
い。すなわち第１の実施形態ではプリント基板１の中央
部から上下に発生していた電気力線（とくに下方に伸び
た電気力線）の１部は遮蔽されずにプリント基板１外に
放出される。

【００２８】また電源層１ｄの端部から発生した電気力
線のうち１部は端部に隣接して置かれた前記ガードパタ
ーン６に到達せずにプリント基板１外に漏れることがあ
るため、特に電源層１ｄの共振による電圧変動が著しい
場合には、第１の実施形態では必要な低減効果が得られ
ないことがある。

【００２９】図５に示した第２実施形態はさらにノイズ
低減効果を改善しようとするものであり、この実施形態
では第１の実施形態（図１）に対しグラウンド層１ｇが
一層追加され、プリント板は７層から構成されている。
すなわち第１層、第２層、第６層、第７層は信号ライン
層１ａ，１ｆ，１ｂ，１ｅであり、最外層の第１層と第
７層は部品層でもある。

【００３０】一方、第４層の電源層１ｄは隣接した第３
層、第５層のグラウンド層１ｃ、１ｇによって両側から
挟まれ、しかもこの第３層、第５層のグラウンド層１
ｃ、１ｇは複数個のＶＩＡ７によって接続されている。
この時、前記ＶＩＡ７はグラウンド層１ｇの周辺部に配
置してもよいがプリント基板１上の任意の位置になるべ
く均一になるように配置してもよい。このような構成を
とることによってプリント基板１内部の電源層１ｄから
上下方向に向かって発した電気力線の大部分は両側のグ
ラウンド層１ｃ、１ｇによって遮蔽される。一方遮蔽し
きれなかった電気力線についてはその上向きの成分と下
向きの成分は方向が反対で大きさがほぼ等しいため、こ
れらから放射される近傍磁界や近傍電界は互いに打ち消
し合い小さく抑えることが出来る。このように電気力線
の上向き成分と下向き成分のバランスによる効果は電源
層１ｄの中央部のみならず端部においても同様である。

【００３１】図６はこの第２実施形態おける放射ノイズ
を示すグラフである。同図に示すように、電源層の共振
の影響と思われる１６０ＭＨｚ及び５８０ＭＨｚ近傍の
ノイズ成分は従来例に比較して著しく低減できることが
示されている。

【００３２】（第３実施形態）実施形態２では電源層１
ｄに隣接して置かれた２枚のグラウンド層１ｃ、１ｇで
電源層１ｄを挟むことによって電気力線のプリント基板
１の厚み方向成分（上向き成分と下向き成分）のバラン
スをとり放射電磁界を低減した。この構成は電源層１ｄ
の中央部においては有効であるが電源層１ｄの端部にお
いては必ずしも十分とはいえない。何故ならば端部の電
気力線にはプリント基板１の厚み方向の成分の他にこれ
と直角な方向の成分も有しており、この成分に関しては
実施形態２の方法では互いに強め合う方向で合成される
ため問題となる。

【００３３】図７は第３実施形態を示す側面図であり、
電源層１ｄの端部から生ずる電気力線の影響を抑える構
成である。この実施形態でもグラウンド層１ｃ、１ｇが
２層である７層のプリント基板構成となっている。第１
層、第２層、第６層、第７層の信号ライン層１ａ，１
ｆ，１ｂ，１ｅ、最外層の第１層と第７層の部品層１
ａ，１ｆ、第４層は電源層１ｄであり、第３層、第５層
のグラウンド層１ｃ、１ｇは実施形態２と同様に電源層
１ｄの両側それぞれ隣接して配置されている。この電源
層１ｄの端部あるいは周囲は実施形態１の場合と同様に
ガードパターン６によって囲まれ、このガードパターン
６と第３層のグラウンド層１ｃおよび第５のグラウンド
層１ｇはその周囲にて所定間隔のＶＩＡ７によって接続
される。

【００３４】このように電源層１ｄに隣接し厚み方向に
対称にグラウンド層１ｃ、１ｇを置くことによって電源
層１ｄから生ずる電気力線の厚み方向（上下方向）成分
はグラウンド層１ｃ、１ｇによって遮蔽され、またたと
え洩れた成分があったとしてもそれらは互いに打ち消し
合うため放射ノイズの大幅低減が可能となる。また、電
源層１ｄの端部から生じた電気力線についてはＶＩＡ７
でつながれたガードパターン６の効果でその大部分は内
部に閉じ込められるため、特に実施形態２の問題点であ
ったプリント基板１の厚み方向と直角な方向（層方向）
の成分のプリント基板１外への放射を抑えることがで
き、ノイズのさらなる低減を可能としている。なおこの
場合もプリント基板１の中央部に２枚のグラウンド層１
ｃ、１ｇをつなぐＶＩＡ７を追加してもよい。

【００３５】（第４実施形態）図８は本発明の第４実施
形態を示す側面図である。第２および第３の実施形態と
同様、７層から構成されたプリント基板１のうち２つの
層はグラウンド層１ｃ、１ｇとして使用されている。た
だしグラウンド層１ｃ、１ｇは第２層と第６層に配置さ
れており、第４層の電源層１ｄのみならず、第３層およ
び第５層の信号ライン層１ｂ，１ｅも前記グラウンド層
１ｃ、１ｇによって囲まれている。また第１層と第７層
の信号ライン層１ａ，１ｆのいずれかあるいは両方には
これまでの実施形態同様、ＩＣなどの電子部品２が装着
されている。

【００３６】この場合、ノイズ発生が比較的大きな信号
ライン（例えばこのプリント基板１がアナログ回路２ｂ
とデジタル回路２ａが混在している場合にはデジタル信
号ラインやスイッチング素子に接続されたアナログ信号
ライン、またこのプリント基板１がデジタル回路２ａの
みで構成されている場合には高調波成分の大きなクロッ
ク信号ライン）は２つのグラウンド層１ｃ、１ｇの内部
に配置された第３層あるいは第５層の信号ライン層１
ｂ，１ｅを用いることによって、これらの信号ライン１
ｂ，１ｅから放射されるノイズについても前記電源層１
ｄからの放射ノイズと同様にグラウンド層１ｃ、１ｇに
よって遮蔽され、プリント基板１の外部に放射されるノ
イズを低減させることが可能となる。

【００３７】一方、第１層あるいは第７層の信号ライン
層１ａ，１ｆは遮蔽構造とはなっていないが高調波成分
の少ない信号あるいは微小信号用（例えばデータパスや
連続的なアナログ信号）として用いることによって大き
なノイズの放射を防ぐことができる。この場合、図８に
示したようにグラウンド層１ｃ、１ｇによって囲まれた
第３層のおよび第５層の信号ライン層１ｂ，１ｅはその
端部あるいは周辺部において実施形態３で示した電源層
１ｄと同様にガードパターン６によって囲み、このガー
ドパターン６と第４層の電源層１ｄの端部（周辺部）の
グラウンドパターンをＶＩＡ７によって第２層と第６層
のグラウンド層１ｃ、１ｇに接続すればさらに遮蔽効果
を高めることが可能となることは言うまでもない。図９
は、各層のプリントパターンを示す平面図である。

【００３８】次に、図１０は、上記第４実施形態の変形
例を示す側面図である。図１０には、プリント基板１を
６層の構成で示したが、本質的には図８（第４実施形
態）と同様に２枚のグラウンド層１ｃ、１ｇにて囲まれ
た部分に電源層１ｄと信号層１ｂ、１ｅが配置されるこ
とを含む。そして、電源層１ｄおよび信号層１ｂからの
放射ノイズはグラウンド層１ｃ、１ｇによって遮蔽さ
れ、外部への放出が抑えられることは既に述べた通りで
あるが電源層１ｄのノイズが信号ライン５ａ，５ｂのデ
ジタル信号に混入しその品質を劣化させる可能性があ
る。

【００３９】図１０ではスナバ回路８を用いることによ
ってこの電源層１ｄの共振エネルギーを吸収し信号ライ
ン５ａ、５ｂへの影響を低減させており、電源層１ｄと
グラウンド層１ｃ、１ｇの所定の位置に図１１に示す如
くコンデンサＣと抵抗Ｒを直列接続したいわゆるスナバ
回路８をバイアホール１１で接続する。なお、このスナ
バ回路８の代わりに、コンデンサＣのみを使用すること
もできる。ここでは、便宜上、コンデンサのみの場合を
含めて「スナバ回路」と呼ぶ。図１２は、スナバ回路８
を搭載したプリント基板１の各層のプリントパターンを
示す図である。

【００４０】（第５実施形態）上記各実施形態は６層で
構成されたプリント基板１を例に本発明の特徴を述べて
きた。本発明の第２実施形態２から第４実施形態におい
ては、電源層１ｄからグラウンド層１ｂ、１ｇに向けて
発生する電気力線のバランスをとるために電源層１ｄに
対してグラウンド層１ｂ、１ｇを上下対称の位置に配置
した構成によりグラウンド層が１層増え７層のプリント
基板１となった。しかしながら奇数の相から構成される
プリント基板１は製作が複雑となり製造コストも高くな
るため、一般にはあまり使用されない。

【００４１】すなわち、プリント基板１の全体の層数は
偶数が望ましい。一方、信号ライン５ａ，５ｂの電極パ
ターンに対して電源層１ｄやグラウンド層１ｂ、１ｇの
電極は、全面パターン（ベタ）であることが多い。この
ためグラウンド層１ｂ、１ｇや電源層１ｄの構成におい
て厚み方向の対称性が悪い場合にはプリント基板１に反
りの問題が発生しやすくその品質を著しく低下させる原
因となる。

【００４２】図１３は、第５実施形態を示す側面図であ
り、上記事情に鑑み偶数層の構成と、層構成の対称性の
２つの条件を同時に満たした構成である。この第５実施
形態では第４実施形態と比較して電源層（あるいはグラ
ウンド層）がさらに１層追加され、この２つの電源層
（第４層と第５層）１ｄ、１ｈは、ともにグラウンド層
（第２層と第７層）１ｃ、１ｇによって囲まれている。
このため２つの電源層１ｄ、１ｈから放射されるノイズ
はグラウンド層１ｃ、１ｇによって遮蔽される。

【００４３】この場合第４実施形態のように信号ライン
層１ｂ，１ｅの一部（とくに大きな放射ノイズが予想さ
れるデジタル信号用など）は電源層１ｄ、１ｈ同様、２
枚のグラウンド層１ｃ、１ｇによって囲む構成にしても
よいし、第２実施形態のようにすべての信号ライン層１
ａ，１ｂ，１ｅ，１ｆはグラウンド層１ｃ、１ｇの外側
に置き、電源層１ｄ、１ｈのみをグラウンド層１ｃ、１
ｇで囲む構成としてもよい。この場合図１２に示したよ
うにグラウンド層１ｃ、１ｇによって囲まれた第３層の
および第６層の信号ライン１ｂ，１ｅおよび第４層と第
５層の電源層１ｄ、１ｈは、その端部あるいは周辺部を
ガードパターン６によって囲み、このガードパターン６
と第２層と第７層のグラウンド層１ｃ、１ｇをＶＩＡ７
によって接続すれば電源層１ｄ、１ｈに対してグラウン
ド層１ｃ、１ｇが多少離れても端部からのノイズ放射を
押さえることができる。

【００４４】（第６実施形態）前記第５実施形態では第
４層の電源層１ｄから第２層のグラウンド層１ｃまでの
距離と第７層のグラウンド層１ｇまでの距離は異なるた
め電気力線の打ち消し効果は多少劣化し放射ノイズが増
加することがある。図１４は、第６実施形態を示す側面
図であり、上記の課題を改善する構成である。

【００４５】この第６実施形態では第５実施形態におい
てグラウンド層１ｃ、１ｇで囲まれた電源層の１つ（１
ｄ）を２つのグラウンド層１ｃ、１ｇの外側に出し、こ
れを電源層あるいはグラウンド層として使用する。例え
ばこのプリント基板１上の電子回路がデジタル回路２ａ
とアナログ回路２ｂの混在した回路であれば電源パター
ンは分離させる必要がある。このアナログ回路２ｂがス
イッチング素子などを含まない場合には、この電源の変
動（電源バウンズ）は少ない。

【００４６】一方、デジタル回路（とくにＣＭＯＳ−Ｉ
Ｃを含む）２ａのための電源は前記突入電流などの原因
により変動が大きくそこからの放射ノイズが問題となる
ことは既に述べた通りである。

【００４７】このような電子回路の場合には電圧変動の
少ない（放射ノイズが無視できる）電源層１ｄは図１４
に示すように２枚のグラウンド層１ｃ、１ｇの外側にお
けば、電源変動の大きな電源層（第５層）１ｈは両側か
ら対称的にグラウンド層１ｃ、１ｇによって囲まれ電気
力線の影響をより完全に打ち消し合うことが可能とな
る。

【００４８】なお、対称となる電子回路がデジタル回路
のみの場合にはすべての電源層１ｄ、１ｈはグラウンド
層１ｃ、１ｇで囲うことが望ましいため図１４における
第３層の電源層（すなわちグラウンド層１ｃ、１ｇで囲
まれていない電源層）１ｄはグラウンド層に変更しても
よい。

【００４９】（第７実施形態）次に本発明の第７実施形
態を説明する。本発明の目的は既に述べたようにプリン
ト基板１上に搭載されたデバイス（とくにＣＭＯＳ−Ｉ
Ｃ）の貫通電流などが原因で発生する電源層１ｄ（１
ｈ）からの放射ノイズを低減することにあるが、上述の
各実施形態ではグラウンド層１ｃ、１ｇや、グラウンド
層１ｃ、１ｇにガードパターン６を接続させる構成と
し、電源層１ｄの共振によって発生した前記近傍電界を
遮蔽することによってノイズ低減を行う構成であった。

【００５０】しかしながら、この構成では電源層１ｄか
らのノイズエネルギーはプリント基板１内に蓄積された
ままの状態となり、例えばこのプリント基板１にケーブ
ル等が接続されるとこれがアンテナの役割をし、プリン
ト基板１内に閉じ込められていたノイズがこのケーブル
によって外部に放射される可能性を有している。

【００５１】したがって、プリント基板１内に発生する
ノイズエネルギを根本的に押さえることが望ましい。こ
のプリント基板１の電源層１ｄに貫通電流のようなエネ
ルギーが供給された場合、電源層１ｄが有する固有の共
振周波数においてとくに強いノイズが放射され、この共
振周波数は前述の式１で示したように、プリント基板１
の寸法あるいは電源層１ｄとグラウンド層１ｃ、１ｈに
取り付けられたデカップリングコンデンサの位置などに
よって決定される。

【００５２】プリント基板１上においてコンデンサを短
い間隔で配置し、その共振周波数を制御する方法は一般
に行われているが、この構成では（１）ＶＩＡ（バイア
ホール）によって信号配線が制約を受ける。（２）コン
デンサはそのリードインダクタンスの影響で広帯域で性
能を維持することができない。すなわち、限られた周波
数成分以外は共振を抑えることが困難である。（３）対
策にコストがかかるなどの不具合を生じる。

【００５３】図１５は、第７実施形態を示す側面図であ
る。上記のようなプリント基板１の共振抑制法に対し
て、プリント基板１の電源層１ｄの電極寸法を所定値以
下に分割することによってプリント基板１の共振周波数
を高い周波数領域に移動させる構成である。

【００５４】すでに述べたようにプリント基板１が共振
して大きな放射ノイズ発生する条件は、電源層１ｄの電
極寸法やデカップリングコンデンサの位置によって決定
される共振周波数にＩＣのクロック信号等の高調波周波
数が一致する時である。

【００５５】したがって、電源層１ｄの電極を互いに所
定のスリットＳを有して小さなブロックあるいは櫛形形
状に複数分割することによって、デジタル回路のクロッ
クパルスの高調波成分が無視できるほどの高い周波数帯
までプリント基板１の共振周波数を移動させることによ
ってプリント基板１の共振そのものを抑えることができ
る。また、例え前記クロックパルスの高調波成分が十分
小さなレベルになく、無視できない大きさのノイズが放
射されたとしてもＥＭＣ規格にて定められた周波数範囲
の上限（現行規格では１ＧＨｚ）以上にできれば規格適
合化を満たせる。すなわち電源電極の寸法が６０ｍｍ以
下であれば基板の共振周波数は１ＧＨｚ以上とすること
ができる。

【００５６】図１５の側面図および図１６のプリントパ
ターンの平面図は、第４層の電源層１ｄを３分割して３
つの電極１ｄａ〜１ｄｃで構成した例であり、電源層１
ｄの周囲には第３層と第５層のグラウンド層１ｃ、１ｇ
にＶＩＡ７によって接続されたガードパターン６が取り
付けられている。第４層の各電源層１ｄは同一電圧の電
源層であれば互いに接続する必要があるが、この接続に
よって低周波領域での共振が新たに発生しないよう図１
６に示す如く各接続用パターン１ｄｋの位置をずらす構
成が望ましい。

【００５７】ところで図１７の側面図に示すように、電
源層１ｄと信号ライン層１ｅが隣接した場合、信号のリ
ターン電流の大部分はこの信号ライン層１ｅに隣接する
電源層１ｄを流れるが、電源層１ｄにスリットＳがある
場合、リターン電流は信号ライン層１ｅの直下を流れる
ことが不可能となり電源層１ｄ内を迂回して流れる。こ
のリターン電流の迂回によって電流ループが極端に大き
くなり放射ノイズが増加するため電源層１ｄにスリット
Ｓをつくることはこれまで好ましくないとされてきた。
しかしながら本発明では図１５に示したように電源層
１ｄは両面からグラウンド層１ｃ、１ｇによって囲まれ
ているためリターン電流の大部分は隣接したグラウンド
層１ｃ、１ｇ内の信号ラインの直下を流れ、電源層１ｄ
には殆ど流れない。すなわち、本実施形態のように電源
層１ｄがスリットＳを有する構造になっていても信号ラ
イン層１ｂ，１ｅからのノイズ放射が大幅に増加するこ
とはない。しかも既に述べたようにプリント基板１の共
振周波数を高周波領域に移動させることができるためプ
リント基板１から放射されるノイズを抑えることが可能
となる。

【００５８】なお、図１５においては電源層１ｄのみが
グラウンド層１ｃ、１ｇによって囲われた場合を示した
が既に図１０あるいは図１３において示したように信号
ライン層１ｂ（１ｅ）がグラウンド層１ｃ、１ｇ間に配
置されている場合においても、この第７実施形態で説明
した構成、すなわち電源層１ｄの分割、あるいは電源層
１ｄのデカップリング回路方式を用いることによって電
源層１ｄの共振ノイズが信号ライン層１ｂ（１ｅ）に混
入することによる品質の劣化を防ぐことが可能となるこ
とはいうまでもない。図１８は、電源層１ｄが分割さ
れ、かつ、信号ライン層１ｂ，１ｅがグラウンド層１
ｃ、１ｇ間に配置されている構成を示す図である。

【００５９】（第８実施形態）上記第７実施形態では電
源層１ｄの共振周波数を所定範囲外にシフトさせるため
に電源層１ｄの電極を分割した構成であったが、例えば
同一のプリント基板１内において複数の電源を使用する
場合にも電源層１ｄにスリットＳが形成されることにな
る。この時従来例（図３３）のような層構成になってい
ると前述の理由により大きな放射ノイズ発生の原因とな
る（図１７参照）。

【００６０】これに対して、第８実施形態における構成
では、図１５、図１８（第７実施形態で説明）の如く、
信号ライン層１ｂ，１ｅに近接してグラウンド層１ｃ、
１ｇを配置させている。これにより、信号ライン層１
ｂ，１ｅの直下をリターン電流が流れ放射ノイズ小さく
抑えることが可能となる。すなわち電源層１ｄをグラウ
ンド層１ｃ、１ｇにて囲う構成によれば、電源層１ｄに
おいて複数の電源を使用するために複数の電極が設けら
れ、これに伴いスリットＳが形成されても放射ノイズの
発生を解消できる。この場合、電源層１ｄの各電極それ
ぞれの電源をさらに細分化することによってプリント基
板１の共振を抑えることが出来ることは言うまでもな
い。

【００６１】（第９実施形態）図１９は、第９実施形態
によるプリントパターンを示す平面図である。この第８
実施形態は、電源層１ｄにおいて分割された電極間に流
れる高周波電流を遮断しプリント基板１の共振をさらに
抑える構成である。

【００６２】図中、第４層の電源層１ｄの左側に位置し
ている電極１ｄｔはプリント基板１外部の電源ユニット
（不図示）に接続されている。一方、分割された右側の
各電極１ｄａ〜１ｄｃと左側の電極１ｄｔとはデカップ
リング回路９を介して接続される。

【００６３】図２０は、デカップリング回路９の具体例
を示す図である。図２０（ａ）に示す構成はインダクタ
９ａで構成した例、同図（ｂ）に示すものは電源層１ｄ
の基板上に形成された所定長を有するジグザグ状の配線
パターン９ｂを介して接続されている。このように各分
割された電極１ｄａ〜１ｄｃ間にデカップリング回路９
を挿入配置する構成により、高周波電流が電源層１ｄ全
体を流れることが無くなりプリント基板１の共振も抑え
られる。

【００６４】（第１０実施形態）図２１は第１０実施形
態を示す側面図であり、プリント基板１を４層で構成し
た側面図である。図示のような、４層程度の比較的層数
が少ない場合での放射ノイズ対策を説明する。このよう
な場合には電源層１ｄの両面からグラウンド層１ｃにて
シールドすることが不可能なため、実施形態１（図１あ
るいは図３記載）のように電源層１ｄの端部にガードパ
ターン６を形成する。また、上記の実施形態で説明した
ように電源層１ｄを複数の電極１ｄａ〜１ｄｃに分割し
たり、あるいは電源層１ｄにデカップリング回路９を設
けることが有効となる。

【００６５】但し、上記構成であっても、（例えば図１
５に示した構成と異なり）電源層１ｄの片面に信号ライ
ン層１ｆが隣接することとなる。すなわち、この信号ラ
イン層１ｆのリターン経路は分割された電源層１ｄを介
することになり信号ライン層１ｆからのノイズ放射を増
大させる大きな要因となる。したがって、この実施形態
では、図２１に示す如く、リターン経路は信号ライン層
１ｆに隣接して配置したガードグラウンドライン１０の
設置によって確保し、分割された電源層１ｄにリターン
電流が流れることを極力抑える構成とする。

【００６６】図２２は、各層のプリントパターンの平面
図である。第４層の信号ライン５ｂの両側には接近して
ガードグラウンドライン１０が平行にパターン形成され
ており、このガードグラウンドライン１０の両端は、そ
れぞれ第２層のグラウンド層１ｃにバイアホール１１で
接続される。なお、このバイアホール１１は第３層の電
源層１ｄ部分は貫通形成されている。そして、信号ライ
ン５ｂとガードグラウンドライン１０との間隔は信号層
１ｆと電源層１ｄの間隔、すなわち厚みより小さくする
ことによってリターン電流の大部分はガードグラウンド
ライン１０に通すことができるようになる。

【００６７】図２３は上記ガードグラウンドライン１０
を設けた構成における実験データを示すグラフである。
図示のように、ガードグラウンドライン１０を設置した
場合の放射ノイズ（太破線）はガードパターンがない場
合（細破線）に比較して１０〜２０ｄＢのノイズ低減効
果が得られた。また、このデータは電源層１ｄが分割さ
れていない場合における信号ライン５ｂからの放射ノイ
ズ（実線）とほぼ等しいレベルであることがわかる。な
お図示のグラフでは比較を容易にするためにノイズペク
トルの包絡腺によって示した。

【００６８】図２４は第１０実施形態（図２１）の変形
例を示す側面図である。図２４は図２１同様に電源層１
ｄとグラウンド層１ｃ、１ｇはその端部などでスナバ回
路（この場合はコンデンサＣのみで構成した回路でもよ
い）８によって接続される。この場合スナバ回路８と電
源層１ｄを接続するバイアホール１１にごく接近して一
本ないし複数本のグラウンドバイアホール１２が前記バ
イアホール１１と平行して配置される。すでに述べたよ
うにこのような層構成のプリント基板１では電源層１ｄ
および信号ライン層１ｂからの放射ノイズはグラウンド
層１ｃ、１ｇによって遮蔽され、外部への放出が抑えら
れることは既に述べた通りである。しかし、電源層１ｄ
のノイズが信号ライン５ｂのデジタル信号に混入しその
品質を劣化させる可能性があり、図１０ではスナバ回路
８を用いることによってこの電源層１ｄの共振エネルギ
ーを吸収し信号ライン５ｂへの影響を低減させる構成で
あった。しかしながらこの場合、スナバ回路８と電源層
１ｄを接続したバイアホール１１に瞬間的に大きな電流
が流れこれが新たなノイズ発生源になる。

【００６９】第１０実施形態ではこのようなプリント基
板１の厚み方向の電流によって生ずるノイズに対してさ
らに対策するものである。すなわち図２４の側面図に示
す如くその両端がグラウンド層１ｃ、１ｇに接続された
グランドバイアホール１２を電源側のバイアホール１１
に接近して平行に配置する。これによって電源からスナ
バ回路８にプリント基板１の共振による高周波電流が流
れると前記接近したバイアホール１１，１２間において
生ずる相互インダクタンスによってグラウンドバイアホ
ール１２には逆向きでしかもほぼ大きさの等しい電流が
発生する。すなわち極めて小さなループアンテナが形成
されることになり、したがってプリント基板１の厚み方
向の放射ノイズは大幅に低減させることが可能となる。

【００７０】図２５は上記バイアホールの形成法を示す
図であり、（ａ）に示す構成はスナバ回路８のグラウン
ド側８ｂは信号ライン層１ａ端部に形成されたガードパ
ターン６に接続され、一方電源側８ａはバイアホール１
１よって電源層１ｄに接続される。このバイアホール１
１に平行してガードパターン６とグラウンド層１ｃ、１
ｇを接続するグラウンドバイアホール１２が前記電源側
のバイアホール１１に接近して２本配置されてなる。

【００７１】一方、（ｂ）は電源側のバイアホール１１
とグラウンドバイアホール１２は同軸型に形成されたも
のであり、より完全な打ち消し電流を作り出すことが可
能となる。なおこれらの構成によるバイアホールは、電
源層１ｄを両面からグラウンド層１ｃ、１ｇでシールド
した図１０のような層構造に適用するに限らず、図１の
ように電源層１ｄがグラウンド層１ｃによってシールド
されていない場合にも有効であることは言うまでもな
い。例えば、図２６の側面図に示すように電源層１ｄが
グラウンド層１ｃによってシールドされていない層構造
（図１相当の構成）であっても、スナバ回路８を、互い
に平行な電源側のバイアホール１１とグラウンドバイア
ホール１２でそれぞれ電源層１ｄ、グラウンド層１ｃに
接続する構成とすれば、コストの面からあまり多層化が
出来ないプリント基板１であってもより放射ノイズを低
減させることが可能となる。

【００７２】最後に、本発明は上述した実施の形態に限
定されることはなく、本発明に係る技術的思想を逸脱し
ない範囲であれば、設計等に応じて種々の変更が可能で
あることは勿論である。

【００７３】

【発明の効果】本発明に係る多層プリント基板は、グラ
ウンド層に隣接して電源層あるいは電源層と信号ライン
層の端部あるいは周辺部にガードパターンが形成され、
該ガードパターンがグラウンド層に接続された構成であ
り、このガードパターンによって電源層の共振から発生
する放射ノイズを大幅に低減させることができる。

【００７４】また、請求項８記載のように電源層の両面
にグラウンド層を隣接して配置した構成によれば、電源
層が共振することによってプリント基板外部に放射され
るノイズを抑えることができるようになる。

【００７５】同様に、請求項１４記載のような、電源層
および信号線路層の一部をグラウンド層によって挟む構
成によっても、放射ノイズを抑えることができるように
なる。

【００７６】また、請求項２６記載のように、グラウン
ド層あるいは電源層をスリットにより複数の電極に分割
形成し、これに隣接する信号ライン層にガードグラウン
ドラインを形成した構成によれば、クロックパルスの高
調波成分が無視出来る周波数帯まで基板の共振周波数を
高めることができプリント基板そのものの共振がおこり
難くなり、放射ノイズを著しく低減させることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の多層プリント基板の第１実施形態の多
層構造を示す側面図である。

【図２】図１の各層のプリントパターンを示す平面図で
ある。

【図３】第１の実施形態の変形例を示す側面図である。

【図４】図３の各層のプリントパターンを示す平面図で
ある。

【図５】本発明の第２実施形態を示す側面図である。

【図６】第２実施形態におけるノイズ低減効果を示すグ
ラフである。

【図７】本発明の第３実施形態を示す側面図である。

【図８】本発明の第４実施形態を示す側面図である。

【図９】図８の各層のプリントパターンを示す平面図で
ある。

【図１０】本発明の第４実施形態の変形例であるスナバ
回路を用いた側面図である。

【図１１】図１０において用いられるスナバ回路を示す
構成図である。

【図１２】図１０の各層のプリントパターンを示す平面
図である。

【図１３】本発明の第５実施形態を示す側面図である。

【図１４】本発明の第６実施形態を示す側面図である。

【図１５】本発明の第７実施形態を示す側面図である。

【図１６】図１５の各層のプリントパターンを示す平面
図である。

【図１７】電源層に形成されたスリットによる放射ノイ
ズを説明する側面図である。

【図１８】第７実施形態の変形例を示す側面図である。

【図１９】本発明の第９実施形態のプリントパターンを
示す平面図である。

【図２０】本発明の第９実施形態におけるデカップリン
グ回路の具体例を示す平面図である。

【図２１】本発明の第１０実施形態を示す側面図であ
る。

【図２２】図２１の各層のプリントパターンを示す平面
図である。

【図２３】第１０実施形態による効果を示した実測デー
タを示す図である。

【図２４】第１０実施形態の変形例であるグラウンドバ
イアホールを設けた構成の側面図である。

【図２５】図２４のグラウンドバイアホールの具体例で
ある。

【図２６】図１の層構造にグラウンドバイアホールを採
用した例を示す側面図である。

【図２７】従来の問題を説明するためのマイクロストリ
ップライン上のＣＭＯＳドライバとＣＭＯＳレシーバを
配置したモデルを示す図である。

【図２８】プリント基板上のＣＭＯＳ−ＩＣから放射さ
れるノイズを説明するための回路図である。

【図２９】従来のプリント基板の放射ノイズを示す側面
図である。

【図３０】従来のプリント基板の放射ノイズ値を示す図
である。

【符号の説明】

１…プリント基板、１ａ，１ｂ，１ｅ，１ｆ…信号ライ
ン層、１ｃ，１ｇ…グラウンド層、１ｄ，１ｈ…電源
層、１ｄａ〜１ｄｃ…電極、１ｄｋ…接続用パターン、
２…回路部品、２ａ…デジタル回路、２ｂ…アナログ回
路、２ｃ…アナログパワー回路、５ａ、５ｂ…信号ライ
ン、６…ガードパターン、７…バイアホール（ＶＩ
Ａ）、８…スナバ回路、９…デカップリング回路、１０
…ガードグラウンドライン、１１…バイアホール、１２
…グラウンドバイアホール、Ｓ…スリット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 都原 久典 栃木県大田原市下石上1385番の１ 株式会 社東芝那須工場内 (72)発明者 大庄司 寛 東京都北区赤羽２丁目16番４号 東芝医用 システムエンジニアリング株式会社内 Ｆターム(参考） 5E338 AA03 BB13 CC01 CC04 CC05 CC10 CD22 EE11 5E346 AA43 BB01 BB06 BB11 BB15 BB16 HH01

Claims (26)

【特許請求の範囲】
1. 【請求項１】 電源層、グラウンド層、および信号ライ
   ン層から構成され、デジタル回路用ＩＣからなるドライ
   バ回路あるいはレシーバ回路の少なくともいずれかが搭
   載される多層プリント基板において、 前記グラウンド層に隣接して設けられた電源層あるいは
   電源層と信号ライン層の端部あるいは周辺部にガードパ
   ターンを形成し、該ガードパターンを前記グラウンド層
   に接続してなることを特徴とする多層プリント基板。
2. 【請求項２】 前記電源層と前記グラウンド層は複数の
   箇所においてスナバ回路によって接続されることを特徴
   とする請求項１記載の多層プリント基板。
3. 【請求項３】 前記スナバ回路と前記電源層は電源バイ
   アホールによって接続されることを特徴とする請求項２
   記載の多層プリント基板。
4. 【請求項４】 前記ガードパターンと前記グラウンド層
   および前記スナバ回路はグラウンドバイアホールによっ
   て複数箇所で接続されていることを特徴とする請求項１
   記載の多層プリント基板。
5. 【請求項５】 前記グラウンドバイアホールの一部は前
   記電源バイアホールに接近して配置されたことを特徴と
   する請求項３または請求項４記載の多層プリント基板。
6. 【請求項６】 前記グラウンドバイアホールと前記電源
   バイアホールは同軸状に形成されていることを特徴とす
   る請求項５記載の多層プリント基板。
7. 【請求項７】 前記グラウンド層および前記電源層は隣
   接してプリント基板のほぼ中央部におかれることを特徴
   とする請求項１記載の多層プリント基板。
8. 【請求項８】 電源層、グラウンド層、および信号ライ
   ン層から構成され、デジタル回路用ＩＣからなるドライ
   バ回路あるいはレシーバ回路の少なくともいずれかが搭
   載される多層プリント基板において、 前記電源層の両面にはグラウンド層が隣接して配置され
   ていることを特徴とする多層プリント基板。
9. 【請求項９】 前記電源層に隣接する２枚のグラウンド
   層は複数個のバイアホールによって接続されることを特
   徴とする請求項８記載の多層プリント基板。
10. 【請求項１０】 前記電源層の端部あるいは周辺部にガ
    ードパターンが形成され、該ガードパターンは前記バイ
    アホールによって前記２枚のグラウンド層に接続されて
    いることを特徴とする請求項９記載の多層プリント基
    板。
11. 【請求項１１】 前記電源層の電極は所定の大きさに分
    割されるかあるいはスリットによって分断されて形成さ
    れていることを特徴とする請求項８記載の多層プリント
    基板。
12. 【請求項１２】 前記電源層において分割された電極は
    デカップリング回路にて相互に接続されていることを特
    徴とする請求項１１記載の多層プリント基板。
13. 【請求項１３】 前記電源層とグラウンド層は複数箇所
    でスナバ回路によって接続されていることを特徴とする
    請求項８記載の多層プリント基板。
14. 【請求項１４】 電源層、信号ライン層と複数枚のグラ
    ウンド層から構成され、デジタル回路用ＩＣからなるド
    ライバ回路あるいはレシーバ回路の少なくともいずれか
    が搭載される多層プリント基板において、 前記電源層および信号ライン層の一部は前記グラウンド
    層によって挟まれたことを特徴とする多層プリント基
    板。
15. 【請求項１５】 前記電源層とそれぞれのグラウンド層
    の間隔はほぼ等しいことを特徴とする請求項１４記載の
    多層プリント基板。
16. 【請求項１６】 前記電源層と信号層をはさむ２枚のグ
    ラウンド層は複数個のバイアホールによって接続される
    ことを特徴とする請求項１４記載の多層プリント基板。
17. 【請求項１７】 前記電源層および信号層の端部あるい
    は周辺部にはガードパターンを有し、このガードパター
    ンは前記バイアホールによって前記２枚のグラウンド層
    に接続されていることを特徴とする請求項１５記載の多
    層プリント基板。
18. 【請求項１８】 前記電源層の電極は所定の大きさに分
    割されるかあるいはスリットによって分断されて形成さ
    れていることを特徴とする請求項１４記載の多層プリン
    ト基板。
19. 【請求項１９】 前記電源層において分割された電極は
    デカップリング回路にて相互に接続されていることを特
    徴とする請求項１８記載の多層プリント基板。
20. 【請求項２０】 前記分割された電源層に隣接された信
    号層上に形成された信号ラインのうち少なくとも１つは
    ガードグラウンドパターンを有していることを特徴とす
    る請求項１８記載の多層プリント基板。
21. 【請求項２１】 前記電源層とグラウンド層は複数箇所
    でスナバ回路によって接続されていることを特徴とする
    請求項１４記載の多層プリント基板。
22. 【請求項２２】 前記スナバ回路と前記電源層は電源バ
    イアホールによって接続されることを特徴とする請求項
    ２１記載の多層プリント基板。
23. 【請求項２３】 前記ガードパターンと前記グラウンド
    層はグラウンドバイアホールによって複数箇所で接続さ
    れていることを特徴とする請求項２１記載の多層プリン
    ト基板。
24. 【請求項２４】 前記グラウンドバイアホールの一部は
    前記電源バイアホールに接近して配置されたことを特徴
    とする請求項２２または請求項２３記載の多層プリント
    基板。
25. 【請求項２５】 前記接近したグラウンドバイアホール
    と電源バイアホールは同軸状に形成されていることを特
    徴とする請求項２４記載の多層プリント基板。
26. 【請求項２６】 電源層、グラウンド層、および信号ラ
    イン層から構成され、デジタル回路用ＩＣからなるドラ
    イバ回路あるいはレシーバ回路の少なくともいずれかが
    搭載される多層プリント基板において、 前記グラウンド層あるいは電源層はスリットにより複数
    の電極に分割形成され、該グラウンド層あるいは電源層
    に隣接して配置された信号ライン層にはガードグラウン
    ドラインが形成されていることを特徴とする多層プリン
    ト基板。