JP2000183524A - 多層プリント配線板製造方法 - Google Patents

多層プリント配線板製造方法

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Abstract

(57)【要約】 【課題】 多層プリント配線板において、バイア同士の
接続を確実に行う。 【解決手段】 先ず、インナーバイアホール１１〜１３
の端面に対して、絶縁シート１１１ａ，１１１ｂ、１１
２ａ，１１２ｂ、および、１１３ａ，１１３ｂをそれぞ
れ貼付した後、絶縁層２０，４０を形成する。次に、絶
縁層２０，４０に対して回路パターンを形成し、インナ
ーバイアホール１１〜１３に対向する位置に形成された
ランド２０１，２０２，４０１，４０２と、各インナー
バイアホールの内部の孔とを連接するように、レーザ光
線により穿孔する。続いて、メッキ処理を施すことによ
り、インナーバイアホール１１〜１３と、ランド２０
１，２０２，４０１，４０２とが、ビルドアップバイア
６０１〜６０４によって相互に接続される。そして、同
様の処理を繰り返すことにより、ランド３０１，３０
２，５０１と、インナーバイアホール１１〜１３とをビ
ルドアップバイア６０１，６０２，６０４により接続す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多層プリント配線板
製造方法に関し、特に、バイアホールが形成された絶縁
層上に、導体回路層が形成されたビルドアップ層を積層
することにより多層プリント配線板を製造する多層プリ
ント配線板製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化が急速に進展し
つつある。このような電子機器の小型化を支えているの
は、電子部品のＬＳＩ（Large Scale Integrated Circu
it）化技術の進歩のみならず、電子部品の実装技術の進
歩でもあることは疑う余地がない。
【０００３】このような実装技術の進歩の方向性として
は、プリント配線板上への電子部品の実装密度の向上を
図ることであり、現在、実装密度の向上を実際に加勢し
ている一因は、例えば、部品のチップ化や前述のＬＳＩ
化等の技術であり、これらは、２次元的な実装密度の向
上に役立っている。また、３次元的な実装密度の向上さ
せる方法としては、例えば、インタースティシャルバイ
アホール（ＩＶＨ）やビルドアップ法などのようにプリ
ント配線板を多層化する方法を挙げることができる。
【０００４】ここで、ビルドアップ法とは、コアとなる
プリント配線板上に、各導体層を絶縁する絶縁層と、回
路パターンである導体層とを交互に積層することによ
り、立体的な配線パターンを有するプリント配線板を形
成する手法である。
【０００５】ところで、このようなビルドアップ法によ
って形成されたプリント配線板は、各導体層同士を接続
する必要があることから、絶縁層の所定の位置に「バイ
ア」と呼ばれる導体を形成（または、埋設）し、このバ
イアと導体パターンとを連接することにより電気的な接
続を図っていた。
【０００６】しかし、このような方法では、バイアと接
続するためのランド領域を、導体パターンに作成する必
要が生じることから、部品同士を接続するための導体パ
ターンの占有する面積が相対的に減少し、部品の実装密
度が低下するという問題点があった。
【０００７】そこで、特開平７−２８３５３９号公報に
は、バイアの内側に導電性物質を充填し、バイア同士を
同軸上で接続することにより、上述の問題点を解決する
方法（以下、従来法という）が開示されている。
【０００８】図８は、従来法によって形成されたプリン
ト配線板の断面を示す断面図である。この図に示すよう
に、従来法によって形成された多層プリント配線板１
は、コア層１ａ、ビルドアップ層１ｂ、および、ビルド
アップ層１ｃによって形成されている。
【０００９】コア層１ａは、コア基板１０に対して、導
電性を有するインナーバイアホール１１〜１３が埋設さ
れて形成されている。また、コア層の上面には、配線パ
ターン１４，１５が形成され、また、その下面には、配
線パターン１６，１７が形成されている。
【００１０】コア層１ａの上面および下面には、絶縁層
２０および絶縁層４０がそれぞれ形成されている。絶縁
層２０には、導電性を有するビルドアップバイア２１〜
２３が埋設されており、また、その上面には配線パター
ン２４，２５が形成されている。
【００１１】ここで、コア層１ａのインナーバイアホー
ル１１〜１３の内部には、導電性物質１１ａ〜１３ａが
充填されており、導電性物質１１ａ，１２ａの端面に対
してビルドアップバイア２２およびビルドアップバイア
２３の下面が当接することにより、これら相互の電気的
な接続が図られている。
【００１２】絶縁層４０には、ビルドアップバイア４１
〜４３が埋設されており、また、その下面には配線パタ
ーン４４が形成されている。インナーバイアホール１
２，１３とビルドアップバイア４１，４２も、前述の場
合と同様に、インナーバイアホール１２，１３にそれぞ
れ充填された導電物質１２ａ，１３ｂによって電気的な
接続が図られている。
【００１３】絶縁層２０の上面には、絶縁層３０が形成
されている。絶縁層３０には、ビルドアップバイア３１
〜３３が埋設されており、また、その上面には配線パタ
ーン３４，３５が形成されている。
【００１４】ここで、絶縁層２０に埋設されているビル
ドアップバイア２１〜２３の内部には、導電性物質２１
ａ〜２３ａがそれぞれ充填されており、ビルドアップバ
イア３１〜３３の下面が各導電性物質の端面に当接する
ことにより、これら相互の電気的な接続が図られてい
る。
【００１５】絶縁層４０の下面には、絶縁層５０が形成
されている。絶縁層５０には、ビルドアップバイア５１
〜５３が埋設され、また、その下面には配線パターン５
４，５５が形成されている。ビルドアップバイア５２，
５３は、前述の場合と同様に、ビルドアップバイア４
２，４３の内部に充填された導電性物質４２ａ，４３ａ
と当接することにより、相互の電気的な接続が図られて
いる。
【００１６】
【発明が解決しようとする課題】ところで、従来法にお
いては、絶縁層を積層する度に、バイアに対して導電性
物質を充填する作業が必要となる。しかしながら、図９
に示すように、例えば、インナーバイアホール１２に対
する導電物資１２ａの充填が充分でない場合には、接触
不良箇所１２ｂが発生したり、ブローホール１２ｃが形
成される場合があった。なお、この図９は、図８に示す
インナーバイアホール１２の近辺を拡大して示した図で
ある。
【００１７】このような接触不良箇所１２ｂやブローホ
ール１２ｃが形成されると、電気的な接続が不十分とな
り、製品の不良の原因となったり、経年変化によって接
続不良個所が発生するなどして信頼性が低下するという
問題点があった。
【００１８】また、バイア数が多い場合には、全てのバ
イアに対する充填が十分であるか否かの確認を行う必要
があるため、作業が煩雑になるという問題点もあった。
更に、導電性物質の充填が十分に行われた場合において
も、その後のプロセスであるエッチング処理において、
導電性物質の表面が侵食され、図９に示すような接触不
良箇所１２ｂが発生する場合があるという問題点もあっ
た。
【００１９】更にまた、多層プリント配線板完成後に、
接触不良箇所が発見されたとしても、接続箇所はプリン
ト配線板の内部であるため、その修復を図ることができ
ないという問題点もあった。
【００２０】また、設計の変更等に伴って回路パターン
の修正が必要となる場合があり、そのような場合にはバ
イアに対してジャンパー線を接続し、このジャンパー線
を所定の箇所に接続することで修正がなされる場合があ
る。しかしながら、バイアの内部には導電性物質が充填
されているため、ジャンパー線を挿入したり、半田付す
ることが困難であるという問題点もあった。
【００２１】本発明はこのような点に鑑みてなされたも
のであり、バイア同士の接続を確実に行うことが可能な
プリント配線板製造方法を提供することを目的とする。
また、本発明は、製造プロセスにおいて発生した接触不
良個所の修復や、設計変更に伴うパターンの変更が容易
なプリント配線板の製造方法を提供することを目的とす
る。
【００２２】
【課題を解決するための手段】本発明では上記課題を解
決するために、図２〜図４に示す、バイアホールが形成
された絶縁層上に回路パターンを形成する工程を繰り返
すことにより、多層プリント配線板を製造する多層プリ
ント配線板製造方法において、前記絶縁層１０の所定の
位置に前記バイアホール１１を形成するプロセス（図
２）と、前記バイアホール１１の開口面を覆う薄膜１１
１ａを形成するプロセス（図２）と、前記薄膜１１１ａ
上に新たな絶縁層２０を形成するプロセス（図２）と、
前記バイアホール１１と連接するように前記新たな絶縁
層２０を穿孔するプロセス（図３）と、前記新たな絶縁
層２０に形成されたランド２０１と、前記バイアホール
１１とを導体薄膜６０１によって接続するプロセス（図
４）と、を有することを特徴とする多層プリント配線板
製造方法が提供される。
【００２３】ここで、図２に示すプロセスでは、絶縁層
１０の所定の位置にバイアホール１１が形成され、バイ
アホール１１の開口面を覆う薄膜１１１ａが形成され、
薄膜１１１ａ上に新たな絶縁層２０が形成される。ま
た、図３に示すプロセスでは、バイアホール１１と連接
するように新たな絶縁層２０が穿孔される。更に、図４
に示すプロセスでは、新たな絶縁層２０に形成されたラ
ンド２０１と、バイアホール１１とが導体薄膜６０１に
よって接続される。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態の構
成例を示す断面図である。なお、この図において、図８
と対応する部分には、同一の符号を付してあるので、そ
の説明は適宜省略する。
【００２５】この図に示すように、本実施の形態の多層
プリント配線板１００は、コア層１ａ、ビルドアップ層
１ｂ、および、ビルドアップ層１ｃによって形成されて
いる。
【００２６】コア層１ａは、コア基板１０に対して、導
電性を有するインナーバイアホール１１〜１３が埋設さ
れて形成されている。また、コア基板１０の上面には、
配線パターン１４，１５が形成され、また、その下面に
は、配線パターン１６，１７が形成されている。
【００２７】コア基板１０の上面および下面には、絶縁
層２０および絶縁層４０がそれぞれ形成されている。絶
縁層２０の上面には、バイアを接続するためのパターン
であるランド２０１，２０２および配線パターン２４，
２５が形成されている。なお、ランドは、例えば、円形
のパターンであり、このランドの中心部に対して後述す
るビルドアップバイアが連接されることにより、層間の
電気的な接続が図られる。
【００２８】絶縁層２０の上面には、絶縁層３０が形成
されている。この絶縁層３０の上面には、ランド３０
１，３０２と、配線パターン３４，３５が形成されてい
る。ここで、コア基板１０のインナーバイアホール１１
と、絶縁層２０の上面にあるランド２０１と、絶縁層３
０の上面にあるランド３０１とは、後述するように、メ
ッキ処理によって形成された中空のビルドアップバイア
６０１によって電気的に接続されている。
【００２９】なお、ビルドアップバイア６０１は、２回
に分けて形成されるので、１つの構成要素として扱うこ
とには問題があるが、ここでは説明を簡略化するために
１つの構成要素として示した。
【００３０】ここで、インナーバイアホール１１の上下
面には、絶縁シート１１１ａ，１１１ｂが貼付されてお
り、これらは、コア基板１０の上下面に絶縁層２０，４
０をそれぞれ形成する場合において、絶縁層を構成する
素材が内部に浸透しないようにするための保護キャップ
の役割を果たす。なお、絶縁層２０，４０が形成され、
インナーバイアホール１１とランド２０１とをメッキ処
理により接続する場合には、この絶縁シート１１１ａ
は、絶縁層２０の一部とともにレーザ光線によって溶解
されて削除されることになる（詳細は後述する）。
【００３１】同様に、コア基板１０のインナーバイアホ
ール１２と、絶縁層２０の上面にあるランド２０２と、
絶縁層３０の上面にあるランド３０２とは、メッキ処理
によって形成された中空のビルドアップバイア６０２に
よって電気的に接続されている。
【００３２】更に、コア基板１０のインナーバイアホー
ル１２と、絶縁層４０の下面にあるランド４０１とは、
ビルドアップバイア６０３によって接続されている。更
にまた、インナーバイアホール１３と、絶縁層４０の下
面にあるランド４０２と、絶縁層５０の下面に形成され
たランド５０１とは、ビルドアップバイア６０４によっ
て接続されている。
【００３３】次に、以上のような多層プリント配線板の
製造方法について説明する。図２〜図４は、図１に示す
インナーバイアホール１１に係る部分を形成するプロセ
スの一例を示す図である。
【００３４】先ず、図２に示すように、コア基板１０に
埋設されたインナーバイアホール１１の加工する側の端
面（開口面）に対して、絶縁シート１１１ａが貼付され
る。この絶縁シートは、例えば、ポリエステル製の薄膜
の片面に対して接着剤等が塗布されて形成される。
【００３５】なお、この絶縁シート１１１ａは、できる
だけ表面が撓まないように貼付する必要がある。そのよ
うにすることで、絶縁シート１１１ａが平坦化され、そ
の上に形成される絶縁層２０の上面が凹凸を有すること
を防止できる。従って、絶縁シートの素材としては、で
きるだけ可撓性が低い素材を用いるほうが望ましい。
【００３６】また、絶縁シートのかわりに導電性のシー
トを用いることも可能であるが、回路パターンの短絡を
招くおそれがあることから、絶縁性のシートのほうが望
ましい。
【００３７】そして、絶縁シート１１１ａの貼付が完了
すると、コア基板１０の上面に対して絶縁層２０が形成
される。そして、絶縁層２０の上面に回路パターンを形
成するための銅箔２０ａが形成される。その結果、図２
に示すような断面を有する多層プリント配線板を得る。
【００３８】次に、エッチング処理により、銅箔２０ａ
を所定のパターンに加工する。その結果、インナーバイ
アホール１１の真上には、ランド２０１が形成されるこ
とになる。ランド２０１には、エッチング処理により、
絶縁層２０に穿孔する孔と同じ形状の孔が形成されてい
る。
【００３９】続いて、レーザ光線などを照射し、絶縁層
２０、および、絶縁シート１１１ａを溶解し、インナー
バイアホール１１の内部孔と連接する貫通孔２０ｂを穿
孔する。
【００４０】なお、レーザ光線ではなく、例えば、ドリ
ル等のような機械的な手段によって貫通孔２０ｂを形成
するようにしてもよい。次に、貫通孔２０ｂが形成され
た多層プリント配線板に対してメッキ処理（例えば、銅
の電解メッキ処理）を施すことにより、絶縁層２０上に
形成されたランド２０１とインナーバイアホール１１と
を接続する導電性の薄膜（銅の薄膜）を形成する。
【００４１】この例では、絶縁層２０上に形成されたラ
ンド２０１の上面、貫通孔２０ｂの内周面、および、イ
ンナーバイアホール１１の内周面に対して銅の薄膜が形
成され、これがビルドアップバイア６０１として機能す
ることになる。
【００４２】なお、このような工程を繰り返し実行する
ことにより、ビルドアップバイア同士を相互に接続する
ことも可能となる。即ち、図４に示すビルドアップバイ
ア６０１の絶縁層２０側の端面に対して絶縁シート２１
１を貼付した後、絶縁層３０を形成し、絶縁層３０上の
ランド３０１と、図４に示すビルドアップバイア６０１
とを、メッキ処理により接続する。その結果、図１に示
すように、インナーバイアホール１１、絶縁層２０上の
ランド２０１、および、絶縁層３０上のランド３０１と
を相互に電気的に接続するビルドアップバイア６０１が
形成されることになる。
【００４３】ところで、図４に示す工程が完了した時点
において、図５に示すように、ビルドアップバイア６０
１が何らかの原因により正常に形成されず、接触不良個
所６０１ａが発生したとする。
【００４４】そのような場合には、このビルドアップバ
イア６０１の内部に対して、例えば、半田などの導電性
の金属等を流し込むことにより、図６に示すように、接
触不良個所の修復を図ることが可能となる。
【００４５】なお、半田の他にも、例えば、銅ペースト
等を使用することも可能である。また、設計の変更等に
よって、配線パターンを修正する必要が生じた場合に
は、図７に示すように、ジャンパ線７００をビルドアッ
プバイア６０１の内部に挿入し、半田等を流し込むこと
により、ジャンパ線７００を接続することが可能とな
る。この例では、ジャンパ線７００の被覆７０２を剥が
すことにより露出された導線７０１がビルドアップバイ
ア６０１内に挿入された後、半田６０１ｂが流し込まれ
て接続が図られている。
【００４６】以上に説明したように、本発明の実施の形
態によれば、導電性物質を充填することなく、バイアを
接続可能としたので、バイアの接続不良の発生率を低減
することが可能となるとともに、導電性物質の充填不良
のチェックを省略することにより製造プロセスを簡略化
することが可能となる。
【００４７】また、バイア同士は、同軸上において接続
されるので、配線パターンにおけるランドの占有する面
積を相対的に減少させ、その結果、多層プリント配線板
の実装密度を一層向上させることが可能となる。
【００４８】更に、何らかの原因により、接触不良箇所
が発生した場合においても、半田等を用いて不良個所を
簡単に修復することが可能となるので、歩留まりを向上
させることができるとともに、製造コストを削減するこ
とが可能となる。
【００４９】更にまた、バイアに対してジャンパ線を容
易に接続することが可能となるので、設計変更などが生
じた場合においても、柔軟に対応することが可能とな
る。また、絶縁シートを貼付した後に、絶縁層を形成す
るようにしたので、この絶縁シートが、絶縁層を形成す
る素材がバイア内部に浸透し、その分だけ絶縁層表面が
陥没することを防止するので、絶縁層の表面の平坦化が
図られる。その結果、絶縁層表面の凹凸に起因する部品
の搭載不良の発生を防止できることから、歩留まりを向
上させることが可能となる。
【００５０】なお、以上の実施の形態においては、図３
および図４に示すように、配線パターンを形成した後
に、レーザ光線により穿孔し、ビルドアップバイアを形
成するようにしたが、レーザ光線による穿孔を行った後
にビルドアップバイアを形成し、最後に配線パターンを
形成するようにしてもよい。
【００５１】
【発明の効果】以上説明したように本発明では、バイア
ホールが形成された絶縁層上に回路パターンを形成する
工程を繰り返すことにより、多層プリント配線板を製造
する多層プリント配線板製造方法において、絶縁層の所
定の位置にバイアホールを形成するプロセスと、バイア
ホールの開口面を覆う薄膜を形成するプロセスと、薄膜
上に新たな絶縁層を形成るプロセスと、バイアホールと
連接するように新たな絶縁層を穿孔するプロセスと、新
たな絶縁層に形成されたランドと、バイアホールとを導
体薄膜によって接続するプロセスとを有するようにした
ので、バイアの接続不良の発生率を低減するとともに、
製造プロセスを簡略化することが可能となる。
【００５２】また、何らかの原因により、接触不良箇所
が発生した場合においても、不良個所を簡単に修復する
ことが可能となるとともに、設計変更などが生じた場合
においても、柔軟に対応することが可能となる。
【００５３】更に、絶縁層の表面の平坦化を可能とし、
その結果、部品の搭載不良の発生を防止することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例の断面を示す断面
図である。
【図２】図１に示す実施の形態の製造プロセスを示す断
面図である。
【図３】図１に示す実施の形態の製造プロセスを示す断
面図である。
【図４】図１に示す実施の形態の製造プロセスを示す断
面図である。
【図５】図４に示すプロセス完了後に、接触不良が発見
された場合の修復方法の一例を示す断面図である。
【図６】図４に示すプロセス完了後に、接触不良が発見
された場合の修復方法の一例を示す断面図である。
【図７】設計変更に伴う配線パターンの変更があった場
合に、図４に示すプロセス完了後における修正方法の一
例を示す図である。
【図８】従来の多層プリント配線板の断面を示す断面図
である。
【図９】図８に示す多層プリント配線板の一部を拡大し
て示した断面図である。
【符号の説明】
１０ コア基板 １１〜１３ インナーバイアホール １４〜１６ 配線パターン ２０〜５０ 絶縁層 １１１ａ〜１１３ａ 絶縁シート １１１ｂ〜１１３ｂ 絶縁シート ２０１，２０２ ランド ２１１，２１２ 絶縁シート ３０１，３０２ ランド ４０１，４０２ ランド ４１１，４１２ 絶縁シート ５０１ ランド ６０１〜６０４ ビルドアップバイア

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 バイアホールが形成された絶縁層上に回
    路パターンを形成する工程を繰り返すことにより、多層
    プリント配線板を製造する多層プリント配線板製造方法
    において、 前記絶縁層の所定の位置に前記バイアホールを形成する
    プロセスと、 前記バイアホールの開口面を覆う薄膜を形成するプロセ
    スと、 前記薄膜上に新たな絶縁層を形成するプロセスと、 前記バイアホールと連接するように前記新たな絶縁層を
    穿孔するプロセスと、 前記新たな絶縁層に形成されたランドと、前記バイアホ
    ールとを導体薄膜によって接続するプロセスと、 を有することを特徴とする多層プリント配線板製造方
    法。
  2. 【請求項２】 前記薄膜は、絶縁性のシートであり、前
    記バイアホールの開口面に対して、前記シートを接着す
    ることにより前記開口面を覆うことを特徴とする請求項
    １記載の多層プリント配線板製造方法。
  3. 【請求項３】 前記導体薄膜は、メッキ処理によって形
    成されることを特徴とする請求項１記載の多層プリント
    配線板製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020241831A1 (ja) * 2019-05-31 2020-12-03 京セラ株式会社 印刷配線板及び印刷配線板の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2890018B1 (en) * 2004-02-13 2019-06-26 Nec Corporation Digital wireless apparatus
KR100751995B1 (ko) * 2006-06-30 2007-08-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
FR2909833B1 (fr) * 2006-12-08 2009-01-23 Thales Sa Procede de realisation d'un circuit imprime multicouche
JP5214671B2 (ja) * 2010-07-07 2013-06-19 株式会社東芝 プリント配線基板の製造方法
TWI713842B (zh) * 2018-05-10 2020-12-21 恆勁科技股份有限公司 覆晶封裝基板之製法及其結構
CN111565524B (zh) * 2020-05-29 2022-08-30 新华三技术有限公司合肥分公司 一种电路板及其制备工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199854A (ja) * 1996-01-23 1997-07-31 Nec Corp 多層配線基板、および多層配線基板の製造方法
JPH10322024A (ja) * 1997-05-16 1998-12-04 Hitachi Ltd 非貫通ビアホールを有するビルドアップ多層プリント配線板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199854A (ja) * 1996-01-23 1997-07-31 Nec Corp 多層配線基板、および多層配線基板の製造方法
JPH10322024A (ja) * 1997-05-16 1998-12-04 Hitachi Ltd 非貫通ビアホールを有するビルドアップ多層プリント配線板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020241831A1 (ja) * 2019-05-31 2020-12-03 京セラ株式会社 印刷配線板及び印刷配線板の製造方法
CN113826450A (zh) * 2019-05-31 2021-12-21 京瓷株式会社 印刷布线板以及印刷布线板的制造方法
US11903146B2 (en) 2019-05-31 2024-02-13 Kyocera Corporation Printed wiring board and method for manufacturing printed wiring board

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