JP2000174171A - パッケージ部設置用回路基板 - Google Patents

パッケージ部設置用回路基板

Info

Publication number
JP2000174171A
JP2000174171A JP34625998A JP34625998A JP2000174171A JP 2000174171 A JP2000174171 A JP 2000174171A JP 34625998 A JP34625998 A JP 34625998A JP 34625998 A JP34625998 A JP 34625998A JP 2000174171 A JP2000174171 A JP 2000174171A
Authority
JP
Japan
Prior art keywords
circuit board
package
runner
resin
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34625998A
Other languages
English (en)
Inventor
Fumio Miyajima
文夫 宮島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apic Yamada Corp
Original Assignee
Apic Yamada Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apic Yamada Corp filed Critical Apic Yamada Corp
Priority to JP34625998A priority Critical patent/JP2000174171A/ja
Publication of JP2000174171A publication Critical patent/JP2000174171A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】パッケージ部成形時に圧痕が付かず、回路パタ
ーンの切断やレジストの破壊等がなく、樹脂漏れの発生
を防止する。 【解決手段】片面又は両面にプラスチック製パッケージ
部をモールド成形する回路基板19のパッケージ部成形
用樹脂路12を設ける部分17の厚みをパッケージ部成
形用キャビテイ14に臨むモールド金型クランプ領域部
分16の厚みと等しくする。その際、両面に回路パター
ン8、10を設けた回路基板19ではそのパッケージ部
成形用樹脂路12を設ける部分17の樹脂路形成面に対
する裏側面に、その樹脂路形状に概略一致する或いはそ
れより広い形状にして、回路機能に影響を与えない回路
パターン10cを設けるとよい。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体パッケージ等
のプラスチック製パッケージ部を樹脂封止に用いるパッ
ケージ部設置用回路基板に関する。
【0002】
【従来の技術】一例としてBGA型半導体パッケージに
ついて説明すると、従来のBGA型半導体パッケージで
は多数の接続用及び非接続用の回路パターンを内外に設
けた絶縁基材からなるプリント基板を用い、そのプリン
ト基板の片面に、それ等の接続用回路パターンと接続す
る半導体素子を樹脂封止するプラスチック製パッケージ
部を設置し、他面にそれ等の接続用回路パターンと接続
する多数のボール状の外部接続部を格子状に配設してい
る。
【0003】このBGA型半導体パッケージのパッケー
ジ部をプラスチック成形する場合、先にプリント基板の
各セクション毎、その中央部に半導体素子を接合し、そ
の素子の各電極と対応する接続用回路パターンとをワイ
ヤでボンディングしたものを用意する。そして、上下金
型からなるモールド金型やプレス装置等を備えたパッケ
ージ部成形用モールド装置を使用する。その際、モール
ド金型として、例えば上金型にプラスチック成形用のキ
ャビテイや樹脂路となるランナー等を有する成形型を用
い、下金型にプラスチック成形用のキャビテイがなく、
プリント基板の全体が嵌まる配置用の凹所を設けた成形
型を用いるとよい。
【0004】成形時、図6に示すようにモールド金型1
の上下金型2、3間の所定位置に、半導体素子4を接合
し、ワイヤ5でボンディングしたプリント基板6を配置
し、クランプする。なお、7はガラスを含むエポキシ樹
脂等のプラスチックからなる絶縁基材、8、9はその絶
縁基材7の上面に設けた回路パターンとその回路パター
ンを適宜覆うレジスト(絶縁被覆層)であり、10、1
1は下面に設けた回路パターンとその回路パターンを適
宜覆うレジストである。但し、8aは半導体素子接続用
回路パターン、8bはランナーパターン(非接続用回路
パターン)、10aはアース接続用回路パターン、10
bはボール接続用回路パターンである。そして、溶融し
たプラスチックをランナー12からゲート13を経てキ
ャビテイ14内に注入し、パッケージ部を成形する。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな溶融プラスチック注入時、上下金型2、3でプリン
ト基板6をクランプしても、図7に示すようにランナー
12の両側下部付近の空間(ランナーサイド空間)15
(15a、15b)から樹脂漏れが発生し、更にキャビ
テイ14から空気を外部に除く溝であるエアベント(図
示なし)等からも樹脂漏れが発生する。何故なら、プリ
ント基板6のキャビテイ14に臨むモールド金型クラン
プ領域に当たるキャビテイ部16では絶縁基材7の上下
面に半導体素子接続用回路パターン8a、アース接続用
回路パターン10a、ボール接続用回路パターン10b
等をそれぞれ備えているのに対し、 そのキャビテイ部
16の周辺にあるランナー12に臨むランナー部17で
は絶縁基材7の上面にランナーパターン8bを備えてい
るが、その下面にはレジスト11のみがあり回路パター
ンがないからである。なお、非接続用回路パターンであ
るランナーパターン8bを残すのはランナー12とプリ
ント基板6との分離をし易くするためである。しかも、
レジスト9、11等はプリント基板6の全体に均一に薄
く被覆するため、レジスト11のみを部分的に厚くでき
ない。又、プリント基板6のエアベント部等もキャビテ
イ部16より板厚が薄くなっている。
【0006】そして、このような漏れ樹脂例えばランナ
ーサイド空間15から漏れた樹脂はプリント基板6の側
面に沿って矢印方向に流れ、ランナー12の下方にある
下面側の空間(ランナー下空間)18に回り込み、その
下面に付着する。当然、プリント基板6の下面等に付着
した樹脂かすは取り除いていたが、不十分だと残った樹
脂かすが後工程において落下する等して障害が発生し
た。そこで、樹脂漏れをなくすため、特にランナーサイ
ド空間15、ランナー下空間18等がなくなるようにク
ランプ力を大きくすると、今度はプリント基板6に圧痕
が生じ、回路パターン例えば表面にある半導体素子接続
用回路パターン8aや内部にある接続用回路パターン
(図示なし)等が切断し、レジスト8b等が破壊される
ことがある。
【0007】本発明はこのような従来の問題点に着目し
てなされたものであり、パッケージ部成形時に圧痕が付
かず、回路パターンの切断やレジストの破壊等がなく、
樹脂漏れの発生しないパッケージ部設置用回路基板を提
供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明による片面又は両面にプラスチック製パッケ
ージ部をモールド成形するパッケージ部設置用回路基板
では、そのパッケージ部成形用樹脂路を設ける部分の回
路基板の厚みをパッケージ部成形用キャビテイに臨むモ
ールド金型クランプ領域部分の回路基板の厚みと等しく
する。
【0009】そして、両面に回路パターンを設けたパッ
ケージ部設置用回路基板では、そのパッケージ部成形用
樹脂路を設ける部分の樹脂路形成面に対する裏側面に、
その樹脂路形状に概略一致する或いはそれより広い形状
にして、回路機能に影響を与えない回路パターンを設け
るとよい。
【0010】
【発明の実施の形態】以下、添付の図1〜5を参照し
て、本発明の実施の形態を説明する。図1は本発明を適
用したBGA型半導体パッケージ用プリント基板の上下
金型によるパッケージ部成形時のクランプ状態を示すラ
ンナーの長手方向に切断した要部縦断面図、図2はその
ランナーの短手方向に切断した要部縦断面図である。こ
のBGA型半導体パッケージ用プリント基板19は従来
のBGA型半導体パッケージ用プリント基板6とほぼ同
一構造にする。そこで、プリント基板19のプリント基
板6と対応する部分には同一符号を付して以下に詳細に
説明する。
【0011】このプリント基板19は従来のプリント基
板6ではそのパッケージ部成形時にキャビテイ部16の
周辺にあるランナー部17、エアベント部等から樹脂漏
れが発生したが、それ等の部分から樹脂漏れが発生しな
いように、それ等の樹脂漏れ防止部の厚板をいずれもキ
ャビテイ部16の板厚と等しくする。そこで、ランナー
部17では樹脂漏れを防止するため、従来のプリント基
板6ではそのランナー部17に当たる絶縁基材7の下面
にレジスト11のみを備えたのに対し、プリント基板1
9では絶縁基材7の下面に回路機能に影響を与えない非
接続用回路パターン10cを新たに設けて、その上にレ
ジスト11を備える。その際、図3に示すように絶縁基
材7の上下面の相対する位置に設ける回路パターン10
cの設置領域をランナーパターン8bの設置領域と同一
形状にする。但し、ランナーパターン8bの設置領域は
ランナー12の設置領域より若干広くする。なお、20
はパッケージ部の外形位置である。
【0012】又、エアベント部等についても樹脂漏れを
防止するため、同様にする。しかし、プリント基板19
は回路パターン10c等を設けること以外、プリント基
板6と同一構造にする。なお、各回路パターン8、10
等は通常プリント基板の製作時に行われている絶縁基材
7の上下面に全面的に導電性被覆層を形成した後、不必
要な箇所を除くことによって形成するという方法によっ
て実施するため、新たな回路パターン10c等の形成を
簡単に行なえる。
【0013】このようなプリント基板19をモールド金
型1内の所定位置に従来通り配置すると、ランナー部1
7の板厚がキャビテイ部16の板厚と等しくなっている
ため、従来のプリント基板6のパッケージ部成形時に存
在したランナー下空間18がなくなる。そして、クラン
プすると、ランナーサイド空間15がなくなり、プラス
チック注入時に樹脂漏れが発生しなくなる。しかも、ク
ランプ力をプリント基板19に圧痕が発生する程大きく
する必要がない。それ故、回路パターン8、10の切断
やレジスト9、11の破壊等も発生しない。又、パッケ
ージ部成形後に樹脂かす除去を必要とせず、樹脂かす残
りによる後工程での障害等も発生しなくなる。なお、エ
アベント部等についても同様である。
【0014】このようにして、プラスチック製パッケー
ジ部を成形した後、プリント基板19の下面側では各接
続用回路パターン10bを半田ボールでそれぞれ被い、
それ等の多数ボールを格子状に配置する。すると、BG
A型半導体パッケージが完成する。
【0015】上記実施の形態ではプリント基板19のパ
ッケージ部成形用ランナー12を設ける部分の樹脂形成
面に対する裏側面に、そのランナー12に概略一致する
形状の回路機能に影響を与えない非接続用回路パターン
10cを設ける場合について説明したが、図4に示すよ
うにその回路パターン10cの中央部を省略し、ランナ
ー12の長手方向に沿って両縁部付近のみに同様の回路
パターン10c1 、10c2 をそれぞれ設けてもよい。
或いは、図5に示すようにランナー12より同様の回路
パターン10c3 の形状を大幅に広くしてもよい。
【0016】又、上記実施の形態では本発明を適用した
パッケージ部設置用回路基板例として、絶縁基材7の両
面と内部に回路パターン8、10等を設けた硬質のプリ
ント基板19の片面にプラスチック製パッケージ部を設
ける場合について説明したが、そのプリント基板19の
両面にプラスチック製パッケージ部を設ける場合にも本
発明を同様に適用することができる。又、ポリイミド樹
脂等のプラスチックからなる絶縁基材の両面と内部に回
路パターンを設けた軟質のフィルム基板につき、その片
面又は両面にプラスチック製パッケージ部を設ける場合
にも本発明を同様に適用することができる。
【0017】又、ガラスを含むエポキシ樹脂等のプラス
チックからなる絶縁基材の片面又は両面のみに回路パタ
ーンを設けた硬質のプラスチック基板につき、その片面
又は両面にプラスチック製パッケージ部を設ける場合に
も本発明を同様に適用することができる。又、ポリイミ
ド樹脂等のプラスチックからなる絶縁基材の片面又は両
面のみに回路パターンを設けた軟質のフィルム基板につ
き、その片面又は両面にプラスチック製パッケージ部を
設ける場合についても本発明を同様に適用することがで
きる。
【0018】
【発明の効果】以上説明した本発明によれば、請求項1
記載の発明ではパッケージ部設置用回路基板のパッケー
ジ部成形用樹脂路を設ける部分の回路基板の厚みをパッ
ケージ部成形用キャビテイに臨むモールド金型クランプ
領域部分の回路基板の厚みと等しくすることにより、そ
のパッケージ部成形時の樹脂漏れを防止することができ
る。しかも、クランプ力をプリント基板に圧痕が付く程
大きくする必要がない。それ故、回路パターンの切断や
レジストの破壊等も発生しない。又、パッケージ部成形
後に樹脂かす除去を必要とせず、樹脂かす残りによる後
工程での障害等も発生しない。
【0019】又、請求項2記載の発明では両面に回路パ
ターンを設けたパッケージ部設置用回路基板の製作時
に、絶縁基材の相対する両面に全面的に導電性被覆層を
形成した後、不必要な箇所を除いて必要な各回路パター
ンを形成するという通常行われている方法を採用するこ
とにより、その回路基板のパッケージ部成形用樹脂路を
設ける部分の樹脂路形成面に対する裏側面に、樹脂路形
状に概略一致する或いはそれより広い形状にして、回路
機能に影響を与えない回路パターンを簡単に設けること
ができる。それ故、回路基板のパッケージ部成形用樹脂
路を設ける部分の厚みをモールド金型クランプ領域部分
の厚みと簡単に等しく形成できる。
【図面の簡単な説明】
【図1】本発明を適用したBGA型半導体パッケージ用
プリント基板の上下金型によるパッケージ部成形時のク
ランプ状態を示すランナーの長手方向に切断した要部縦
断面図である。
【図2】同ランナーの短手方向に切断した要部縦断面図
である。
【図3】同プリント基板のランナー部付近を示す底面図
である。
【図4】本発明を適用した他のBGA型半導体パッケー
ジ用プリント基板のランナー部付近を示す底面図であ
る。
【図5】本発明を適用した別のBGA型半導体パッケー
ジ用プリント基板のランナー部付近を示す底面図であ
る。
【図6】従来のBGA型半導体パッケージ用プリント基
板の上下金型によるパッケージ部成形時のクランプ状態
を示すランナーの長手方向に切断した要部縦断面図であ
る。
【図7】同ランナーの短手方向に切断した要部縦断面図
である。
【符号の説明】
1…モールド金型 2、3…上下金型 4…半導体素子
5…ワイヤ 6、19…プリント基板 7…絶縁基材
8、10…回路パターン 9、11…レジスト 12
…ランナー 13…ゲート 14…キャビテイ 15…
ランナーサイド空間 16…キャビテイ部 17…ラン
ナー部 18…ランナー下空間 20…パッケージ部外
形位置

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 片面又は両面にプラスチック製パッケー
    ジ部をモールド成形するパッケージ部設置用回路基板で
    あって、そのパッケージ部成形用樹脂路を設ける部分の
    回路基板の厚みをパッケージ部成形用キャビテイに臨む
    モールド金型クランプ領域部分の回路基板の厚みと等し
    くすることを特徴とするパッケージ部設置用回路基板。
  2. 【請求項2】 両面に回路パターンを設けたパッケージ
    部設置用回路基板ではそのパッケージ部成形用樹脂路を
    設ける部分の樹脂路形成面に対する裏側面に、その樹脂
    路形状に概略一致する或いはそれより広い形状にして、
    回路機能に影響を与えない回路パターンを設けることを
    特徴とする請求項1記載のパッケージ部設置用回路基
    板。
JP34625998A 1998-12-07 1998-12-07 パッケージ部設置用回路基板 Pending JP2000174171A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34625998A JP2000174171A (ja) 1998-12-07 1998-12-07 パッケージ部設置用回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34625998A JP2000174171A (ja) 1998-12-07 1998-12-07 パッケージ部設置用回路基板

Publications (1)

Publication Number Publication Date
JP2000174171A true JP2000174171A (ja) 2000-06-23

Family

ID=18382197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34625998A Pending JP2000174171A (ja) 1998-12-07 1998-12-07 パッケージ部設置用回路基板

Country Status (1)

Country Link
JP (1) JP2000174171A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014181509A1 (ja) * 2013-05-06 2014-11-13 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
JP2014220309A (ja) * 2013-05-06 2014-11-20 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
CN113474853A (zh) * 2019-02-27 2021-10-01 住友电工印刷电路株式会社 印刷配线板及印刷配线板的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014181509A1 (ja) * 2013-05-06 2014-11-13 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
JP2014220309A (ja) * 2013-05-06 2014-11-20 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
CN113474853A (zh) * 2019-02-27 2021-10-01 住友电工印刷电路株式会社 印刷配线板及印刷配线板的制造方法

Similar Documents

Publication Publication Date Title
KR100350759B1 (ko) 볼 그리드 어레이형 반도체 장치 및 그 제조 방법
US20040063252A1 (en) Method of making semiconductor device
JP4626919B2 (ja) 半導体装置
US6563209B1 (en) Lead frame for semiconductor device
JP3893301B2 (ja) 半導体装置の製造方法および半導体モジュールの製造方法
JPH0378236A (ja) キャリアテープ及びこれを用いた半導体装置の製造方法
JP2000174171A (ja) パッケージ部設置用回路基板
US7888602B2 (en) Printed circuit board having air vent for molding and package using the same
JPH03266442A (ja) 半導体チップ実装用リード構造体
JP3644861B2 (ja) 面実装用光半導体装置及びその製造方法
JPH11186304A (ja) 混成集積回路装置の製造方法
JP3198243B2 (ja) 半導体装置及びその製造方法
JPH06132362A (ja) テープキャリア、それを用いた半導体装置及びその製造方法
JP4336407B2 (ja) 回路基板
JP4086534B2 (ja) メモリーカードとその成形方法
JP4065180B2 (ja) 樹脂封止金型
JP3212527B2 (ja) 光照射窓を有するbga型中空半導体パッケージ
JP3213578B2 (ja) 混成集積回路装置の製造方法
JP2003060131A (ja) 半導体装置及びその製造方法
JPH05211187A (ja) Icパッケージ用のモールド金型
JPS6354222B2 (ja)
JP2006310537A (ja) 半導体装置
JP3790488B2 (ja) 樹脂封止金型
JP2627812B2 (ja) 電子部品の製造方法
JPH11297921A (ja) 半導体装置用フレームおよびその製造方法並びに半導体装置用フレームを用いた半導体装置の製造方法