JP2000165243A - Ｄ／ａ変換回路および液晶表示装置 - Google Patents
Ｄ／ａ変換回路および液晶表示装置Info
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Abstract
(57)【要約】
【課題】 高速かつ高精度にＤ／Ａ変換を行えるＤ／Ａ
変換回路を提供する。 【解決手段】 本発明のＤ／Ａ変換回路は、アナログ基
準電源１と、出力バッファ２と、マルチプレクサ３と、
プリバッファ４と、電圧切換スイッチSW１〜SW３とを有
する。プリバッファ４は、アナログ基準電源１とは異な
る電源電圧で動作し、アナログ基準電源１の出力電圧と
略等しい電圧を出力する。デジタルデータの論理が変化
してから所定期間内は、プリバッファ４の出力電圧が出
力バッファ２に供給され、出力バッファ２の入力寄生容
量の充放電が行われる。所定期間以降はアナログ基準電
源１の出力電圧が出力バッファ２に供給される。したが
って、アナログ基準電源１には、入力寄生容量の充放電
電流が流れず、アナログ基準電源１の出力電圧の変動を
抑制できる。
変換回路を提供する。 【解決手段】 本発明のＤ／Ａ変換回路は、アナログ基
準電源１と、出力バッファ２と、マルチプレクサ３と、
プリバッファ４と、電圧切換スイッチSW１〜SW３とを有
する。プリバッファ４は、アナログ基準電源１とは異な
る電源電圧で動作し、アナログ基準電源１の出力電圧と
略等しい電圧を出力する。デジタルデータの論理が変化
してから所定期間内は、プリバッファ４の出力電圧が出
力バッファ２に供給され、出力バッファ２の入力寄生容
量の充放電が行われる。所定期間以降はアナログ基準電
源１の出力電圧が出力バッファ２に供給される。したが
って、アナログ基準電源１には、入力寄生容量の充放電
電流が流れず、アナログ基準電源１の出力電圧の変動を
抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するＤ／Ａ変換技術に関し、例えば、
液晶パネル等の画素アレイ基板内の信号線を駆動する回
路で用いられるＤ／Ａ変換回路等を対象とする。
ナログ信号に変換するＤ／Ａ変換技術に関し、例えば、
液晶パネル等の画素アレイ基板内の信号線を駆動する回
路で用いられるＤ／Ａ変換回路等を対象とする。
【０００２】
【従来の技術】液晶表示装置は、複数の信号線と走査線
が列設された画素アレイ基板と、信号線や走査線を駆動
する駆動回路が形成された駆動回路基板とを有する。実
装面積の削減のため、駆動回路の一部を画素アレイ基板
内に形成したり、駆動回路をチップ化する場合がある。
チップは通常、デジタル的に動作するため、チップ内で
は画素データもデジタル信号の状態で取り扱われる。
が列設された画素アレイ基板と、信号線や走査線を駆動
する駆動回路が形成された駆動回路基板とを有する。実
装面積の削減のため、駆動回路の一部を画素アレイ基板
内に形成したり、駆動回路をチップ化する場合がある。
チップは通常、デジタル的に動作するため、チップ内で
は画素データもデジタル信号の状態で取り扱われる。
【０００３】一方、画素アレイ基板内の各信号線には、
階調表示が可能なように、アナログの画素電圧が供給さ
れる。したがって、駆動回路内には通常、デジタル画素
データをアナログ画素電圧に変換するＤ／Ａ変換回路が
設けられる。
階調表示が可能なように、アナログの画素電圧が供給さ
れる。したがって、駆動回路内には通常、デジタル画素
データをアナログ画素電圧に変換するＤ／Ａ変換回路が
設けられる。
【０００４】図８は液晶表示装置の信号線駆動回路内に
設けられる従来のＤ／Ａ変換回路の回路図である。図８
のＤ／Ａ変換回路は、アナログ基準電源１と、出力バッ
ファ２と、マルチプレクサ３とを備え、出力バッファ２
から出力されたアナログ出力ＶOUTは信号線に供給され
る。
設けられる従来のＤ／Ａ変換回路の回路図である。図８
のＤ／Ａ変換回路は、アナログ基準電源１と、出力バッ
ファ２と、マルチプレクサ３とを備え、出力バッファ２
から出力されたアナログ出力ＶOUTは信号線に供給され
る。
【０００５】出力バッファ２とマルチプレクサ３は各信
号線ごとに設けられ、アナログ基準電源１は共有化する
ことが多い。通常は、出力バッファ２とマルチプレクサ
３を複数個（例えば300個）まとめてＬＳＩチップ内に
形成する。
号線ごとに設けられ、アナログ基準電源１は共有化する
ことが多い。通常は、出力バッファ２とマルチプレクサ
３を複数個（例えば300個）まとめてＬＳＩチップ内に
形成する。
【０００６】アナログ基準電源１は、電源電圧ＶDDを抵
抗分圧して、複数の異なる電圧を出力する。マルチプレ
クサ３は、外部から入力されたデジタル画素データＤ１
〜Ｄ３の論理に応じて、アナログ基準電源１から出力さ
れた電圧のいずれか一つを選択する。出力バッファ２
は、マルチプレクサ３から出力された電圧をバッファリ
ング、すなわちインピーダンス変換して出力する。出力
バッファ２の出力は、ＬＳＩチップ外部の不図示の画素
アレイ基板に供給される。
抗分圧して、複数の異なる電圧を出力する。マルチプレ
クサ３は、外部から入力されたデジタル画素データＤ１
〜Ｄ３の論理に応じて、アナログ基準電源１から出力さ
れた電圧のいずれか一つを選択する。出力バッファ２
は、マルチプレクサ３から出力された電圧をバッファリ
ング、すなわちインピーダンス変換して出力する。出力
バッファ２の出力は、ＬＳＩチップ外部の不図示の画素
アレイ基板に供給される。
【０００７】図８は、デジタル画素データＤ１〜Ｄ３の
ビット数が３ビットで、アナログ基準電源１から出力さ
れた８種類の電圧の中からいずれかをマルチプレクサ３
で選択する例を示している。
ビット数が３ビットで、アナログ基準電源１から出力さ
れた８種類の電圧の中からいずれかをマルチプレクサ３
で選択する例を示している。
【０００８】マルチプレクサ３は、NANDゲートＧ１〜Ｇ
８と、インバータIV１〜IV３と、スイッチSW11〜SW18と
を有する。インバータIV１〜IV３は、デジタル画素デー
タＤ１〜Ｄ３の各ビットに対応して設けられ、スイッチ
SW11〜SW18は各NANDゲートＧ１〜Ｇ８に対応して設けら
れる。
８と、インバータIV１〜IV３と、スイッチSW11〜SW18と
を有する。インバータIV１〜IV３は、デジタル画素デー
タＤ１〜Ｄ３の各ビットに対応して設けられ、スイッチ
SW11〜SW18は各NANDゲートＧ１〜Ｇ８に対応して設けら
れる。
【０００９】図４はマルチプレクサ３の電圧選択を説明
する図である。図示のように、マルチプレクサ３は、デ
ジタル画素データＤ１〜Ｄ３のビット列に応じて、それ
ぞれ異なる電圧を選択する。例えば、デジタル画素デー
タＤ１〜Ｄ３のビット列が(0,0,0)の場合には、図８のN
ANDゲートＧ８の出力がローレベルになり、スイッチSW
８がオンして出力バッファ２には電圧Ｖ８が供給され
る。
する図である。図示のように、マルチプレクサ３は、デ
ジタル画素データＤ１〜Ｄ３のビット列に応じて、それ
ぞれ異なる電圧を選択する。例えば、デジタル画素デー
タＤ１〜Ｄ３のビット列が(0,0,0)の場合には、図８のN
ANDゲートＧ８の出力がローレベルになり、スイッチSW
８がオンして出力バッファ２には電圧Ｖ８が供給され
る。
【００１０】
【発明が解決しようとする課題】図８のＤ／Ａ変換回路
は、アナログ基準電源１から出力される電圧が変動する
という欠点を有する。以下、この欠点について詳細に説
明する。
は、アナログ基準電源１から出力される電圧が変動する
という欠点を有する。以下、この欠点について詳細に説
明する。
【００１１】ここで、図８のアナログ基準電源１から出
力される電圧のうち、電圧Ｖ１とＶ８を交互に選択する
場合について説明する。
力される電圧のうち、電圧Ｖ１とＶ８を交互に選択する
場合について説明する。
【００１２】出力バッファ２の入力端子には等価的な入
力寄生容量Ｃ１が付加され、この入力寄生容量Ｃ１に
は、マルチプレクサ３で選択した電圧に応じた電荷が充
電される。例えば、マルチプレクサ３に入力されるデジ
タル画素データＤ１〜Ｄ３のビット列が(1,1,1)の場合
には、出力バッファ２には最大電圧である電圧Ｖ１が供
給され、この電圧により、寄生容量Ｃ１が充電される。
図８では、電荷の充電経路を実線矢印で図示している。
力寄生容量Ｃ１が付加され、この入力寄生容量Ｃ１に
は、マルチプレクサ３で選択した電圧に応じた電荷が充
電される。例えば、マルチプレクサ３に入力されるデジ
タル画素データＤ１〜Ｄ３のビット列が(1,1,1)の場合
には、出力バッファ２には最大電圧である電圧Ｖ１が供
給され、この電圧により、寄生容量Ｃ１が充電される。
図８では、電荷の充電経路を実線矢印で図示している。
【００１３】その後、デジタル画素データＤ１〜Ｄ３の
ビット列が(0,0,0)に変化すると、出力バッファ２には
最低電圧である電圧Ｖ８が供給される。ビット列が(0,
0,0)に変化する直前は、寄生容量Ｃ１は電圧Ｖ１で充電
されていたため、寄生容量Ｃ１に充電されていた電荷が
図８の点線の経路を通って放電する。
ビット列が(0,0,0)に変化すると、出力バッファ２には
最低電圧である電圧Ｖ８が供給される。ビット列が(0,
0,0)に変化する直前は、寄生容量Ｃ１は電圧Ｖ１で充電
されていたため、寄生容量Ｃ１に充電されていた電荷が
図８の点線の経路を通って放電する。
【００１４】このような電荷の移動は直流電流として扱
うことができ、この直流電流は（１）式で表すことがで
きる。
うことができ、この直流電流は（１）式で表すことがで
きる。
【００１５】Ｉ＝Ｃ×（Ｖ８−Ｖ１）／Ｔ …（１） （１）式のＴは、電圧を切り換える周期であり、この周
期が短いほど、多くの直流電流がアナログ基準電源内を
流れる。例えば、Ｔの逆数である周波数をＦとすると、
以下の（２）式が成り立つ。
期が短いほど、多くの直流電流がアナログ基準電源内を
流れる。例えば、Ｔの逆数である周波数をＦとすると、
以下の（２）式が成り立つ。
【００１６】Ｉ＝Ｃ×（Ｖ８−Ｖ１）×Ｆ …（２） このように、マルチプレクサ３の選択電圧が低い電圧か
ら高い電圧に変化すると、出力バッファ２の入力寄生容
量の充電が行われ、逆に、マルチプレクサ３の選択電圧
が高い電圧から低い電圧に変化すると、出力バッファ２
の入力寄生容量の放電が行われる。
ら高い電圧に変化すると、出力バッファ２の入力寄生容
量の充電が行われ、逆に、マルチプレクサ３の選択電圧
が高い電圧から低い電圧に変化すると、出力バッファ２
の入力寄生容量の放電が行われる。
【００１７】入力寄生容量を充放電するための電流は、
アナログ基準電源１内を流れる。すなわち、マルチプレ
クサ３の選択電圧が低い電圧から高い電圧に変化する
と、アナログ基準電源１から入力寄生容量に充電電流が
流れ、アナログ基準電源１の出力電圧が低くなってしま
う。逆に、マルチプレクサの選択電圧が高い電圧から低
い電圧に変化すると、入力寄生容量からの放電電流がア
ナログ基準電源１に流れ込み、アナログ基準電源１の出
力電圧が高くなってしまう。
アナログ基準電源１内を流れる。すなわち、マルチプレ
クサ３の選択電圧が低い電圧から高い電圧に変化する
と、アナログ基準電源１から入力寄生容量に充電電流が
流れ、アナログ基準電源１の出力電圧が低くなってしま
う。逆に、マルチプレクサの選択電圧が高い電圧から低
い電圧に変化すると、入力寄生容量からの放電電流がア
ナログ基準電源１に流れ込み、アナログ基準電源１の出
力電圧が高くなってしまう。
【００１８】アナログ基準電源１の出力電圧が変動する
と、Ｄ／Ａ変換回路から出力されるアナログ出力ＶOUT
も変動してしまい、Ｄ／Ａ変換の精度が悪くなる。した
がって、このようなＤ／Ａ変換回路を液晶表示装置の信
号線駆動回路に用いると、所望のアナログ画素電圧が信
号線に供給されなくなり、表示品質が悪くなる。具体的
には、特定表示パターンの影響を受けてクロストークが
発生してしまう。また、図８のアナログ基準電源１をＬ
ＳＩチップ内部に設けた場合でも、同様の問題が生じ
る。
と、Ｄ／Ａ変換回路から出力されるアナログ出力ＶOUT
も変動してしまい、Ｄ／Ａ変換の精度が悪くなる。した
がって、このようなＤ／Ａ変換回路を液晶表示装置の信
号線駆動回路に用いると、所望のアナログ画素電圧が信
号線に供給されなくなり、表示品質が悪くなる。具体的
には、特定表示パターンの影響を受けてクロストークが
発生してしまう。また、図８のアナログ基準電源１をＬ
ＳＩチップ内部に設けた場合でも、同様の問題が生じ
る。
【００１９】以上では、直列接続された複数の抵抗間か
ら複数の異なる電圧を出力する、いわゆる抵抗分割方式
のＤ／Ａ変換回路について説明したが、直並列接続され
た複数のキャパシタ間から複数の異なる電圧を出力す
る、いわゆる容量分割方式のＤ／Ａ変換回路の場合、ア
ナログ基準電源により直接、複数のキャパシタを充放電
しなければならないため、アナログ基準電源に流れる電
流が抵抗分割方式よりも多くなり、アナログ基準電源の
出力電圧がより大きく変動する。また、特定表示パター
ンの影響によるクロストークも、抵抗分割方式の場合よ
りも大きくなる。本発明は、このような点に鑑みてなさ
れたものであり、その目的は、高速かつ高精度にＤ／Ａ
変換を行うことができるＤ／Ａ変換回路を提供すること
にある。
ら複数の異なる電圧を出力する、いわゆる抵抗分割方式
のＤ／Ａ変換回路について説明したが、直並列接続され
た複数のキャパシタ間から複数の異なる電圧を出力す
る、いわゆる容量分割方式のＤ／Ａ変換回路の場合、ア
ナログ基準電源により直接、複数のキャパシタを充放電
しなければならないため、アナログ基準電源に流れる電
流が抵抗分割方式よりも多くなり、アナログ基準電源の
出力電圧がより大きく変動する。また、特定表示パター
ンの影響によるクロストークも、抵抗分割方式の場合よ
りも大きくなる。本発明は、このような点に鑑みてなさ
れたものであり、その目的は、高速かつ高精度にＤ／Ａ
変換を行うことができるＤ／Ａ変換回路を提供すること
にある。
【００２０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数の異なる電圧を出力す
るアナログ基準電源と、デジタルデータのビット列に基
づいて、前記複数の異なる電圧のいずれか一つを選択す
る電圧選択回路と、前記電圧選択回路が選択した電圧の
インピーダンス変換を行う出力バッファと、を備えたＤ
／Ａ変換回路において、前記アナログ基準電源の電源電
圧とは異なる電源電圧に基づいて、前記電圧選択回路が
選択した電圧に相関する電圧を出力する充放電用電圧発
生回路と、前記デジタルデータのビット列が変化してか
ら所定期間内は前記出力バッファの入力寄生容量の充放
電電流が前記充放電用電圧発生回路を通過するように、
かつ、前記所定期間の経過後は前記充放電電流が前記ア
ナログ基準電源を通過するように、電流の流れる方向を
切り換える電流切換回路と、を備え、前記出力バッファ
は、前記電流切換回路の電流の切り換え方向に応じて、
前記電圧選択回路または前記充放電用電圧発生回路の出
力電圧をインピーダンス変換する。
ために、請求項１の発明は、複数の異なる電圧を出力す
るアナログ基準電源と、デジタルデータのビット列に基
づいて、前記複数の異なる電圧のいずれか一つを選択す
る電圧選択回路と、前記電圧選択回路が選択した電圧の
インピーダンス変換を行う出力バッファと、を備えたＤ
／Ａ変換回路において、前記アナログ基準電源の電源電
圧とは異なる電源電圧に基づいて、前記電圧選択回路が
選択した電圧に相関する電圧を出力する充放電用電圧発
生回路と、前記デジタルデータのビット列が変化してか
ら所定期間内は前記出力バッファの入力寄生容量の充放
電電流が前記充放電用電圧発生回路を通過するように、
かつ、前記所定期間の経過後は前記充放電電流が前記ア
ナログ基準電源を通過するように、電流の流れる方向を
切り換える電流切換回路と、を備え、前記出力バッファ
は、前記電流切換回路の電流の切り換え方向に応じて、
前記電圧選択回路または前記充放電用電圧発生回路の出
力電圧をインピーダンス変換する。
【００２１】請求項２の発明は、複数の異なる電圧を出
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたＤ／Ａ変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧に相関する電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記充放
電用電圧発生回路を通過するように、かつ、前記所定期
間の経過後は前記充放電電流が前記アナログ基準電源を
通過するように、電流の流れる方向を切り換える電流切
換回路と、デジタルデータのビット列に基づいて、前記
アナログ基準電源の出力電圧のうちいずれか一つと、そ
れに相関する前記充放電用電圧回路の出力電圧とを選択
する電圧選択回路と、を備え、前記出力バッファは、前
記電圧選択回路の出力電圧をインピーダンス変換する。
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたＤ／Ａ変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧に相関する電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記充放
電用電圧発生回路を通過するように、かつ、前記所定期
間の経過後は前記充放電電流が前記アナログ基準電源を
通過するように、電流の流れる方向を切り換える電流切
換回路と、デジタルデータのビット列に基づいて、前記
アナログ基準電源の出力電圧のうちいずれか一つと、そ
れに相関する前記充放電用電圧回路の出力電圧とを選択
する電圧選択回路と、を備え、前記出力バッファは、前
記電圧選択回路の出力電圧をインピーダンス変換する。
【００２２】請求項３の発明は、複数の異なる電圧を出
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたＤ／Ａ変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧に相関する電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記充放
電用電圧発生回路を通過するように、かつ、前記所定期
間の経過後は前記充放電電流が前記アナログ基準電源を
通過するように、電流の流れる方向を切り換える電流切
換回路と、デジタルデータの一部ビットに基づいて、前
記アナログ基準電源の出力電圧のうちいずれか一つと、
それに相関する前記充放電用電圧回路の出力電圧とを選
択する電圧選択回路と、前記デジタルデータの前記一部
ビット以外のビットに基づいて、複数のキャパシタを容
量分割して前記電圧選択回路の出力電圧に応じた電圧を
出力する容量分割回路と、を備え、前記出力バッファ
は、前記容量分割回路の出力電圧をインピーダンス変換
する。
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたＤ／Ａ変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧に相関する電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記充放
電用電圧発生回路を通過するように、かつ、前記所定期
間の経過後は前記充放電電流が前記アナログ基準電源を
通過するように、電流の流れる方向を切り換える電流切
換回路と、デジタルデータの一部ビットに基づいて、前
記アナログ基準電源の出力電圧のうちいずれか一つと、
それに相関する前記充放電用電圧回路の出力電圧とを選
択する電圧選択回路と、前記デジタルデータの前記一部
ビット以外のビットに基づいて、複数のキャパシタを容
量分割して前記電圧選択回路の出力電圧に応じた電圧を
出力する容量分割回路と、を備え、前記出力バッファ
は、前記容量分割回路の出力電圧をインピーダンス変換
する。
【００２３】
【発明の実施の形態】以下、本発明に係るＤ／Ａ変換回
路について、図面を参照しながら具体的に説明する。以
下では、Ｄ／Ａ変換回路の一例として、液晶駆動用のＤ
／Ａ変換回路について説明する。
路について、図面を参照しながら具体的に説明する。以
下では、Ｄ／Ａ変換回路の一例として、液晶駆動用のＤ
／Ａ変換回路について説明する。
【００２４】（第１の実施形態）図１は本発明に係るＤ
／Ａ変換回路の第１の実施形態の回路図、図２は図１の
Ｄ／Ａ変換回路を内部に有する液晶表示装置のブロック
図である。まず、図１の説明を行う前に、図２の液晶表
示装置について説明する。
／Ａ変換回路の第１の実施形態の回路図、図２は図１の
Ｄ／Ａ変換回路を内部に有する液晶表示装置のブロック
図である。まず、図１の説明を行う前に、図２の液晶表
示装置について説明する。
【００２５】図２の液晶表示装置は、信号線および走査
線が列設された画素アレイ基板１１と、各信号線を駆動
する信号線駆動回路１２と、各走査線を駆動する走査線
駆動回路１３とを備える。画素アレイ基板１１内の信号
線と走査線の各交点付近には画素ＴＦＴ１４が形成され
ている。画素ＴＦＴ１４のゲート端子には走査線が接続
され、画素ＴＦＴ１４のドレイン／ソース端子の一方に
は信号線が接続され、他方には液晶容量１５と補助容量
１６が接続されている。
線が列設された画素アレイ基板１１と、各信号線を駆動
する信号線駆動回路１２と、各走査線を駆動する走査線
駆動回路１３とを備える。画素アレイ基板１１内の信号
線と走査線の各交点付近には画素ＴＦＴ１４が形成され
ている。画素ＴＦＴ１４のゲート端子には走査線が接続
され、画素ＴＦＴ１４のドレイン／ソース端子の一方に
は信号線が接続され、他方には液晶容量１５と補助容量
１６が接続されている。
【００２６】図１のＤ／Ａ変換回路は、信号線駆動回路
１２内の出力段に設けられる。図１のＤ／Ａ変換回路
は、従来（図８）のＤ／Ａ変換回路と同様に、Ｄ／Ａ変
換用の複数の異なる電圧を出力するアナログ基準電源１
と、インピーダンス変換を行う出力バッファ２と、マル
チプレクサ３とを有する。この他、図１のＤ／Ａ変換回
路は、出力バッファ２の入力寄生容量の充放電に利用さ
れるプリバッファ４と、電圧切換スイッチSW１，SW２，
SW３とを有する。
１２内の出力段に設けられる。図１のＤ／Ａ変換回路
は、従来（図８）のＤ／Ａ変換回路と同様に、Ｄ／Ａ変
換用の複数の異なる電圧を出力するアナログ基準電源１
と、インピーダンス変換を行う出力バッファ２と、マル
チプレクサ３とを有する。この他、図１のＤ／Ａ変換回
路は、出力バッファ２の入力寄生容量の充放電に利用さ
れるプリバッファ４と、電圧切換スイッチSW１，SW２，
SW３とを有する。
【００２７】出力バッファ２、マルチプレクサ３、プリ
バッファ４および電圧切換スイッチSW１〜SW３は、各信
号線ごとに設けられるのに対し、アナログ基準電源１
は、複数の信号線で共有される。具体的には、１つのア
ナログ基準電源１に対して、300個程度の出力バッファ
２、マルチプレクサ３、プリバッファ４および電圧切換
スイッチSW１〜SW３が接続される。これら300個分の出
力バッファ２、マルチプレクサ３、プリバッファ４およ
び電圧切換スイッチSW１〜SW３は通常、１つのＬＳＩチ
ップ内に形成される。アナログ基準電源１は、ＬＳＩチ
ップ内に形成しても、チップ外に設けてもよい。
バッファ４および電圧切換スイッチSW１〜SW３は、各信
号線ごとに設けられるのに対し、アナログ基準電源１
は、複数の信号線で共有される。具体的には、１つのア
ナログ基準電源１に対して、300個程度の出力バッファ
２、マルチプレクサ３、プリバッファ４および電圧切換
スイッチSW１〜SW３が接続される。これら300個分の出
力バッファ２、マルチプレクサ３、プリバッファ４およ
び電圧切換スイッチSW１〜SW３は通常、１つのＬＳＩチ
ップ内に形成される。アナログ基準電源１は、ＬＳＩチ
ップ内に形成しても、チップ外に設けてもよい。
【００２８】マルチプレクサ３は、図１に示すように、
アナログ基準電源１から出力された各電圧に対応して設
けられるスイッチSW11〜SW18と、これらスイッチSW11〜
SW18のオン・オフを制御するデコーダ５とを有する。図
１は、３ビットのデジタル画素データＤ１〜Ｄ３の論理
に基づいて、８種類の電圧の中からいずれかを選択する
例を示しており、デコーダ５の出力論理に応じて、スイ
ッチSW11〜SW18のいずれか一つがオンして、対応する電
圧がプリバッファ４と電圧切換スイッチSW１に供給され
る。
アナログ基準電源１から出力された各電圧に対応して設
けられるスイッチSW11〜SW18と、これらスイッチSW11〜
SW18のオン・オフを制御するデコーダ５とを有する。図
１は、３ビットのデジタル画素データＤ１〜Ｄ３の論理
に基づいて、８種類の電圧の中からいずれかを選択する
例を示しており、デコーダ５の出力論理に応じて、スイ
ッチSW11〜SW18のいずれか一つがオンして、対応する電
圧がプリバッファ４と電圧切換スイッチSW１に供給され
る。
【００２９】プリバッファ４の正転入力端子にはマルチ
プレクサ３の出力端子が接続され、反転入力端子にはプ
リバッファ４の出力端子が接続される。プリバッファ４
は、その正転入力端子に入力された電圧と略等しい電圧
が出力されるように帰還制御を行う。プリバッファ４に
は、pre信号がハイレベルのときのみ電源電圧ＶDD2が供
給される。電源電圧ＶDD2は電源電圧ＶDD1とは異なる電
圧であり、pre信号はデジタル画素データＤ１〜Ｄ３の
ビット列が変化してから所定期間だけハイレベルにな
る。
プレクサ３の出力端子が接続され、反転入力端子にはプ
リバッファ４の出力端子が接続される。プリバッファ４
は、その正転入力端子に入力された電圧と略等しい電圧
が出力されるように帰還制御を行う。プリバッファ４に
は、pre信号がハイレベルのときのみ電源電圧ＶDD2が供
給される。電源電圧ＶDD2は電源電圧ＶDD1とは異なる電
圧であり、pre信号はデジタル画素データＤ１〜Ｄ３の
ビット列が変化してから所定期間だけハイレベルにな
る。
【００３０】液晶表示装置内の信号線駆動回路１２には
通常、画素を切り換えるタイミング信号であるロード信
号が予め備わっているため、このロード信号をpre信号
として兼用するか、ロード信号に基づいてpre信号を生
成すればよい。
通常、画素を切り換えるタイミング信号であるロード信
号が予め備わっているため、このロード信号をpre信号
として兼用するか、ロード信号に基づいてpre信号を生
成すればよい。
【００３１】電圧切換スイッチSW１，SW３は、pre信号
の論理に応じて、マルチプレクサ３の出力とプリバッフ
ァ４の出力とのいずれか一方を選択して出力バッファ２
に供給する。具体的には、pre信号がハイレベルであれ
ば、プリバッファ４の出力が出力バッファ２に供給さ
れ、pre信号がローレベルであれば、マルチプレクサ３
の出力が出力バッファ２に供給される。
の論理に応じて、マルチプレクサ３の出力とプリバッフ
ァ４の出力とのいずれか一方を選択して出力バッファ２
に供給する。具体的には、pre信号がハイレベルであれ
ば、プリバッファ４の出力が出力バッファ２に供給さ
れ、pre信号がローレベルであれば、マルチプレクサ３
の出力が出力バッファ２に供給される。
【００３２】図３は図１の回路各部の動作タイミングを
示すタイミング図である。図３は、デジタル画素データ
Ｄ１〜Ｄ３のビット列が、時刻Ｔ１に(1,1,1)に変化
し、時刻Ｔ３に(0,0,0)に変化し、時刻Ｔ５に(1,1,1)に
変化する例を示している。
示すタイミング図である。図３は、デジタル画素データ
Ｄ１〜Ｄ３のビット列が、時刻Ｔ１に(1,1,1)に変化
し、時刻Ｔ３に(0,0,0)に変化し、時刻Ｔ５に(1,1,1)に
変化する例を示している。
【００３３】以下、図３のタイミング図を用いて、図１
の回路の動作を説明する。時刻Ｔ１以前は、デジタル画
素データＤ１〜Ｄ３が(0,0,0)であるため、マルチプレ
クサ３は図４に示すように最小電圧Ｖ８を選択する。ま
た、時刻Ｔ１以前はpre信号がローレベルであるため、
プリバッファ４には電源電圧ＶDD2は供給されず、電圧
切換スイッチSW１，SW３はマルチプレクサ３の出力（電
圧Ｖ８）を選択して出力バッファ２に供給する。
の回路の動作を説明する。時刻Ｔ１以前は、デジタル画
素データＤ１〜Ｄ３が(0,0,0)であるため、マルチプレ
クサ３は図４に示すように最小電圧Ｖ８を選択する。ま
た、時刻Ｔ１以前はpre信号がローレベルであるため、
プリバッファ４には電源電圧ＶDD2は供給されず、電圧
切換スイッチSW１，SW３はマルチプレクサ３の出力（電
圧Ｖ８）を選択して出力バッファ２に供給する。
【００３４】時刻Ｔ１になると、デジタル画素データＤ
１〜Ｄ３が(1,1,1)に変化し、マルチプレクサ３は図４
に示すように最大電圧Ｖ１を選択する。また、デジタル
画素データＤ１〜Ｄ３が変化してから所定期間（時刻Ｔ
１〜Ｔ２の期間）内はpre信号がハイレベルになり、プ
リバッファ４に電源電圧ＶDD2が供給されてプリバッフ
ァ４は電圧Ｖ１と略同レベルの電圧を出力する。この期
間内は電圧切換スイッチSW１，SW３はプリバッファ４の
出力を選択して出力バッファ２に供給する。
１〜Ｄ３が(1,1,1)に変化し、マルチプレクサ３は図４
に示すように最大電圧Ｖ１を選択する。また、デジタル
画素データＤ１〜Ｄ３が変化してから所定期間（時刻Ｔ
１〜Ｔ２の期間）内はpre信号がハイレベルになり、プ
リバッファ４に電源電圧ＶDD2が供給されてプリバッフ
ァ４は電圧Ｖ１と略同レベルの電圧を出力する。この期
間内は電圧切換スイッチSW１，SW３はプリバッファ４の
出力を選択して出力バッファ２に供給する。
【００３５】上述したように、出力バッファ２の入力端
子には入力寄生容量Ｃ１が付加されるため、プリバッフ
ァ４から出力された電圧Ｖ１により、寄生容量Ｃ１への
充電が行われる。充電を行う際、プリバッファ４から入
力寄生容量Ｃ１に充電電流が流れる。この充電電流は、
アナログ基準電源１の電源電圧ＶDD1から供給されるの
ではなく、プリバッファ４の電源電圧ＶDD2から供給さ
れる。寄生容量Ｃ１に充電するのにある程度時間がかか
るため、出力バッファ２の入力電圧は図３に示すように
緩やかに上昇する。ただし、プリバッファ４の出力イン
ピーダンスを低くすれば、従来よりも短時間で入力寄生
容量を充電でき、Ｄ／Ａ変換動作を高速化できる。
子には入力寄生容量Ｃ１が付加されるため、プリバッフ
ァ４から出力された電圧Ｖ１により、寄生容量Ｃ１への
充電が行われる。充電を行う際、プリバッファ４から入
力寄生容量Ｃ１に充電電流が流れる。この充電電流は、
アナログ基準電源１の電源電圧ＶDD1から供給されるの
ではなく、プリバッファ４の電源電圧ＶDD2から供給さ
れる。寄生容量Ｃ１に充電するのにある程度時間がかか
るため、出力バッファ２の入力電圧は図３に示すように
緩やかに上昇する。ただし、プリバッファ４の出力イン
ピーダンスを低くすれば、従来よりも短時間で入力寄生
容量を充電でき、Ｄ／Ａ変換動作を高速化できる。
【００３６】次に、時刻Ｔ２〜Ｔ３の期間内は、pre信
号がローレベルであるため、プリバッファ４には電源電
圧ＶDD2は供給されず、電圧切換スイッチSW１，SW３は
マルチプレクサ３の出力電圧Ｖ１を出力バッファ２に供
給する。この期間内は、すでに寄生容量Ｃ１への充電が
終了しているため、アナログ基準電源１から寄生容量Ｃ
１に充電電流が流れることはなく、アナログ基準電源１
の出力電圧はほとんど変動しなくなる。
号がローレベルであるため、プリバッファ４には電源電
圧ＶDD2は供給されず、電圧切換スイッチSW１，SW３は
マルチプレクサ３の出力電圧Ｖ１を出力バッファ２に供
給する。この期間内は、すでに寄生容量Ｃ１への充電が
終了しているため、アナログ基準電源１から寄生容量Ｃ
１に充電電流が流れることはなく、アナログ基準電源１
の出力電圧はほとんど変動しなくなる。
【００３７】次に、時刻Ｔ３になると、デジタル画素デ
ータＤ１〜Ｄ３が再度(0,0,0)に変化し、マルチプレク
サ３は最小電圧Ｖ８を出力する。また、時刻Ｔ３〜Ｔ４
の期間内はpre信号がハイレベルになり、プリバッファ
４に電源電圧ＶDD2が供給されてプリバッファ４は電圧
Ｖ８と略同レベルの電圧を出力し、電圧切換スイッチSW
１，SW３はプリバッファ４の出力電圧を出力バッファ２
に供給する。
ータＤ１〜Ｄ３が再度(0,0,0)に変化し、マルチプレク
サ３は最小電圧Ｖ８を出力する。また、時刻Ｔ３〜Ｔ４
の期間内はpre信号がハイレベルになり、プリバッファ
４に電源電圧ＶDD2が供給されてプリバッファ４は電圧
Ｖ８と略同レベルの電圧を出力し、電圧切換スイッチSW
１，SW３はプリバッファ４の出力電圧を出力バッファ２
に供給する。
【００３８】時刻Ｔ３までは、寄生容量Ｃ１は電圧Ｖ１
で充電されていたため、時刻Ｔ３の時点でプリバッファ
４の出力電圧がＶ８に低下すると、寄生容量Ｃ１の放電
が行われる。この放電電流は、電圧切換スイッチSW３か
らプリバッファ４を通って流れる。したがって、図３に
示すように、出力バッファ２の入力電圧は徐々に低下
し、時刻Ｔ４にはほぼ電圧Ｖ８になる。
で充電されていたため、時刻Ｔ３の時点でプリバッファ
４の出力電圧がＶ８に低下すると、寄生容量Ｃ１の放電
が行われる。この放電電流は、電圧切換スイッチSW３か
らプリバッファ４を通って流れる。したがって、図３に
示すように、出力バッファ２の入力電圧は徐々に低下
し、時刻Ｔ４にはほぼ電圧Ｖ８になる。
【００３９】次に、時刻Ｔ４〜Ｔ５の間は、pre信号が
ローレベルであるため、電圧切換スイッチSW１，SW３は
マルチプレクサ３の出力電圧Ｖ８を出力バッファ２に供
給する。この期間内は、すでに寄生容量Ｃ１の放電は終
了しているため、寄生容量Ｃ１からの放電電流がアナロ
グ基準電源１に流れ込むことはなく、アナログ基準電源
１の出力電圧の変動を抑制できる。
ローレベルであるため、電圧切換スイッチSW１，SW３は
マルチプレクサ３の出力電圧Ｖ８を出力バッファ２に供
給する。この期間内は、すでに寄生容量Ｃ１の放電は終
了しているため、寄生容量Ｃ１からの放電電流がアナロ
グ基準電源１に流れ込むことはなく、アナログ基準電源
１の出力電圧の変動を抑制できる。
【００４０】このように、第１の実施形態は、アナログ
基準電源１の出力電圧と略同レベルの電圧を出力するプ
リバッファ４を設け、デジタル画素データＤ１〜Ｄ３の
ビット列が変化してから所定期間のみ、プリバッファ４
の出力を出力バッファ２の入力端子に供給するようにし
たため、出力バッファ２の入力寄生容量Ｃ１を充放電す
る電流がアナログ基準電源１に流れずにプリバッファ４
に流れ、アナログ基準電源１の出力電圧が変動しなくな
る。また、プリバッファ４を用いることで、出力バッフ
ァ２の入力寄生容量Ｃ１を高速に充放電させることがで
きる。
基準電源１の出力電圧と略同レベルの電圧を出力するプ
リバッファ４を設け、デジタル画素データＤ１〜Ｄ３の
ビット列が変化してから所定期間のみ、プリバッファ４
の出力を出力バッファ２の入力端子に供給するようにし
たため、出力バッファ２の入力寄生容量Ｃ１を充放電す
る電流がアナログ基準電源１に流れずにプリバッファ４
に流れ、アナログ基準電源１の出力電圧が変動しなくな
る。また、プリバッファ４を用いることで、出力バッフ
ァ２の入力寄生容量Ｃ１を高速に充放電させることがで
きる。
【００４１】（第２の実施形態）第２の実施形態は、プ
リバッファ４の代わりに、寄生容量Ｃ１の充放電用に抵
抗分圧回路を設けたものである。
リバッファ４の代わりに、寄生容量Ｃ１の充放電用に抵
抗分圧回路を設けたものである。
【００４２】図５はＤ／Ａ変換回路の第２の実施形態の
回路図である。図５では、図１と共通する構成部分には
同一符号を付しており、以下では相違点を中心に説明す
る。図５のＤ／Ａ変換回路は、アナログ基準電源１、出
力バッファ２、マルチプレクサ３、および電圧切換スイ
ッチSW21〜SW28，SW31〜SW38の他に、充放電用抵抗分圧
回路６を有する。出力バッファ２、マルチプレクサ３、
電圧切換スイッチSW１〜SW３および充放電用抵抗分圧回
路６は、各信号線ごとに設けられる。
回路図である。図５では、図１と共通する構成部分には
同一符号を付しており、以下では相違点を中心に説明す
る。図５のＤ／Ａ変換回路は、アナログ基準電源１、出
力バッファ２、マルチプレクサ３、および電圧切換スイ
ッチSW21〜SW28，SW31〜SW38の他に、充放電用抵抗分圧
回路６を有する。出力バッファ２、マルチプレクサ３、
電圧切換スイッチSW１〜SW３および充放電用抵抗分圧回
路６は、各信号線ごとに設けられる。
【００４３】充放電用抵抗分圧回路６は、アナログ基準
電源１と同様に、直列接続された複数の抵抗Ｒ11〜Ｒ19
を有し、隣り合う抵抗間から、電源電圧ＶDD2を分圧し
た電圧を出力する。充放電用抵抗分圧回路６の出力電圧
レベルは、アナログ基準電源１の出力電圧レベルと同じ
である。
電源１と同様に、直列接続された複数の抵抗Ｒ11〜Ｒ19
を有し、隣り合う抵抗間から、電源電圧ＶDD2を分圧し
た電圧を出力する。充放電用抵抗分圧回路６の出力電圧
レベルは、アナログ基準電源１の出力電圧レベルと同じ
である。
【００４４】電圧切換スイッチSW21〜SW28，SW31〜SW38
はそれぞれ、pre信号の論理とマルチプレクサ３内のデ
コーダ５のデコード結果に応じて、アナログ基準電源１
の出力電圧と、それに対応する充放電用抵抗分圧回路６
の出力電圧とのいずれかを選択する。具体的には、pre
信号とデコーダ５出力がともにハイレベルのときには、
充放電用抵抗分圧回路６の出力電圧が出力バッファ２に
供給され、pre信号がローレベルでデコーダ５出力がハ
イレベルのときには、アナログ基準電圧の出力電圧が出
力バッファ２に供給される。また、デコーダ５出力がロ
ーレベルのときは、アナログ基準電圧の出力電圧も、充
放電用抵抗分圧回路６の出力電圧も出力バッファ２には
供給されない。
はそれぞれ、pre信号の論理とマルチプレクサ３内のデ
コーダ５のデコード結果に応じて、アナログ基準電源１
の出力電圧と、それに対応する充放電用抵抗分圧回路６
の出力電圧とのいずれかを選択する。具体的には、pre
信号とデコーダ５出力がともにハイレベルのときには、
充放電用抵抗分圧回路６の出力電圧が出力バッファ２に
供給され、pre信号がローレベルでデコーダ５出力がハ
イレベルのときには、アナログ基準電圧の出力電圧が出
力バッファ２に供給される。また、デコーダ５出力がロ
ーレベルのときは、アナログ基準電圧の出力電圧も、充
放電用抵抗分圧回路６の出力電圧も出力バッファ２には
供給されない。
【００４５】次に、図５のＤ／Ａ変換回路の動作を説明
する。デジタル画素データＤ１〜Ｄ３のビット列が変化
した時点から所定期間内は、pre信号がハイレベルにな
る。したがって、デジタル画素データＤ１〜Ｄ３のビッ
ト列に応じて、マルチプレクサ３内のスイッチSW11〜SW
18のいずれか一つがオンするとともに、電圧切換スイッ
チSW21〜SW28，SW31〜SW38のいずれか一つのみがオンす
る。これにより、充放電用抵抗分圧回路６の出力電圧の
いずれかが出力バッファ２に供給され、この電圧によ
り、出力バッファ２の入力端子の寄生容量Ｃ１が充電さ
れる。
する。デジタル画素データＤ１〜Ｄ３のビット列が変化
した時点から所定期間内は、pre信号がハイレベルにな
る。したがって、デジタル画素データＤ１〜Ｄ３のビッ
ト列に応じて、マルチプレクサ３内のスイッチSW11〜SW
18のいずれか一つがオンするとともに、電圧切換スイッ
チSW21〜SW28，SW31〜SW38のいずれか一つのみがオンす
る。これにより、充放電用抵抗分圧回路６の出力電圧の
いずれかが出力バッファ２に供給され、この電圧によ
り、出力バッファ２の入力端子の寄生容量Ｃ１が充電さ
れる。
【００４６】デジタル画素データＤ１〜Ｄ３のビット列
が変化してから所定期間経過後は、pre信号がローレベ
ルになり、アナログ基準電圧の出力電圧が電圧切換スイ
ッチSW21〜SW28，SW31〜SW38を介して出力バッファ２に
供給される。
が変化してから所定期間経過後は、pre信号がローレベ
ルになり、アナログ基準電圧の出力電圧が電圧切換スイ
ッチSW21〜SW28，SW31〜SW38を介して出力バッファ２に
供給される。
【００４７】次に、デジタル画素データＤ１〜Ｄ３のビ
ット列が再度変化すると、所定期間だけpre信号がハイ
レベルになり、この所定期間内は、デコーダ５のデコー
ド結果に応じて充放電用抵抗分圧回路６の出力電圧のい
ずれかが出力バッファ２に供給される。この電圧が、直
前に出力バッファ２に供給していた電圧よりも高ければ
寄生容量Ｃ１への充電が行われ、逆に、出力バッファ２
に供給していた電圧よりも低ければ寄生容量Ｃ１からの
放電が行われる。充放電電流はアナログ基準電源１には
流れずに、充放電用抵抗分圧回路６内を流れるため、ア
ナログ基準電源１の出力電圧は変動しなくなる。
ット列が再度変化すると、所定期間だけpre信号がハイ
レベルになり、この所定期間内は、デコーダ５のデコー
ド結果に応じて充放電用抵抗分圧回路６の出力電圧のい
ずれかが出力バッファ２に供給される。この電圧が、直
前に出力バッファ２に供給していた電圧よりも高ければ
寄生容量Ｃ１への充電が行われ、逆に、出力バッファ２
に供給していた電圧よりも低ければ寄生容量Ｃ１からの
放電が行われる。充放電電流はアナログ基準電源１には
流れずに、充放電用抵抗分圧回路６内を流れるため、ア
ナログ基準電源１の出力電圧は変動しなくなる。
【００４８】（第３の実施形態）第３の実施形態は、ア
ナログ基準電源１とマルチプレクサ３との間にプリバッ
ファ４を設けたものである。
ナログ基準電源１とマルチプレクサ３との間にプリバッ
ファ４を設けたものである。
【００４９】図６は本発明に係るＤ／Ａ変換回路の第３
の実施形態の回路図である。図６では、図１と共通する
構成部分には同一符号を付している。
の実施形態の回路図である。図６では、図１と共通する
構成部分には同一符号を付している。
【００５０】図６のＤ／Ａ変換回路は、アナログ基準電
源１とマルチプレクサ３との間にプリバッファ４を接続
したことを特徴とする。プリバッファ４は、アナログ基
準電源１の各出力端子に対応して設けられる。これらプ
リバッファ４には、図１のプリバッファ４と同様に、pr
e信号がハイレベルのときのみ電源電圧ＶDD2が供給され
る。
源１とマルチプレクサ３との間にプリバッファ４を接続
したことを特徴とする。プリバッファ４は、アナログ基
準電源１の各出力端子に対応して設けられる。これらプ
リバッファ４には、図１のプリバッファ４と同様に、pr
e信号がハイレベルのときのみ電源電圧ＶDD2が供給され
る。
【００５１】次に、図６のＤ／Ａ変換回路の動作を説明
する。デジタル画素データＤ１〜Ｄ３のビット列が変化
してから所定期間内はpre信号がハイレベルになり、各
プリバッファ４は、アナログ基準電源１の出力電圧と略
等しい電圧を出力する。したがって、出力バッファ２の
入力端子の寄生容量Ｃ１の充放電電流はプリバッファ４
内を流れ、アナログ基準電源１の出力電圧は変動しなく
なる。
する。デジタル画素データＤ１〜Ｄ３のビット列が変化
してから所定期間内はpre信号がハイレベルになり、各
プリバッファ４は、アナログ基準電源１の出力電圧と略
等しい電圧を出力する。したがって、出力バッファ２の
入力端子の寄生容量Ｃ１の充放電電流はプリバッファ４
内を流れ、アナログ基準電源１の出力電圧は変動しなく
なる。
【００５２】（第４の実施形態）第４の実施形態は、容
量分割によりＤ／Ａ変換を行うものである。
量分割によりＤ／Ａ変換を行うものである。
【００５３】図７は本発明に係るＤ／Ａ変換回路の第４
の実施形態の回路図である。図７では、図１と共通する
構成部分には同一符号を付している。
の実施形態の回路図である。図７では、図１と共通する
構成部分には同一符号を付している。
【００５４】図７のＤ／Ａ変換回路は、アナログ基準電
源１と、出力バッファ２と、マルチプレクサ３と、並列
接続された複数のキャパシタＣ11〜Ｃ14と、各キャパシ
タＣ11〜Ｃ14を選択するか否かを切り換える容量選択ス
イッチSW41〜SW43とを有する。また、アナログ基準電源
１とマルチプレクサ３との間には、図６と同様に、アナ
ログ基準電源１の各出力端子に対応して、複数のプリバ
ッファ４が設けられる。
源１と、出力バッファ２と、マルチプレクサ３と、並列
接続された複数のキャパシタＣ11〜Ｃ14と、各キャパシ
タＣ11〜Ｃ14を選択するか否かを切り換える容量選択ス
イッチSW41〜SW43とを有する。また、アナログ基準電源
１とマルチプレクサ３との間には、図６と同様に、アナ
ログ基準電源１の各出力端子に対応して、複数のプリバ
ッファ４が設けられる。
【００５５】図７は、６ビットのデジタル画素データＤ
１〜Ｄ６が入力される例を示しており、このうち、上位
３ビットＤ４〜Ｄ６はマルチプレクサ３の電圧選択に用
いられ、下位３ビットＤ１〜Ｄ３は容量選択スイッチSW
41〜SW43のオン・オフ切り換えに用いられる。
１〜Ｄ６が入力される例を示しており、このうち、上位
３ビットＤ４〜Ｄ６はマルチプレクサ３の電圧選択に用
いられ、下位３ビットＤ１〜Ｄ３は容量選択スイッチSW
41〜SW43のオン・オフ切り換えに用いられる。
【００５６】すなわち、デジタル画素データＤ１〜Ｄ３
のビット列により、図７のキャパシタＣ11〜Ｃ14を任意
に並直列接続することができ、隣接するキャパシタ間か
らデジタル画素データＤ１〜Ｄ３のビット列に応じた電
圧を出力することができる。図７では、アナログ基準電
源１とマルチプレクサ３との間にプリバッファ４を設け
ているため、デジタル画素データＤ１〜Ｄ３のビット列
が変化してから所定期間内は、プリバッファ４の出力電
圧がマルチプレクサ３に供給される。したがって、出力
バッファ２の入力端子の寄生容量Ｃ１を充放電する電流
はプリバッファ４内を流れ、アナログ基準電源１内は流
れないため、アナログ基準電源１の出力電圧が変動しな
くなる。
のビット列により、図７のキャパシタＣ11〜Ｃ14を任意
に並直列接続することができ、隣接するキャパシタ間か
らデジタル画素データＤ１〜Ｄ３のビット列に応じた電
圧を出力することができる。図７では、アナログ基準電
源１とマルチプレクサ３との間にプリバッファ４を設け
ているため、デジタル画素データＤ１〜Ｄ３のビット列
が変化してから所定期間内は、プリバッファ４の出力電
圧がマルチプレクサ３に供給される。したがって、出力
バッファ２の入力端子の寄生容量Ｃ１を充放電する電流
はプリバッファ４内を流れ、アナログ基準電源１内は流
れないため、アナログ基準電源１の出力電圧が変動しな
くなる。
【００５７】上述した各実施形態では、液晶表示装置の
信号線駆動回路１２内のＤ／Ａ変換回路について説明し
たが、本発明はそれ以外の目的、例えばデジタル音声信
号をアナログ音声信号に変換するオーディオ用のＤ／Ａ
変換回路にも適用できる。
信号線駆動回路１２内のＤ／Ａ変換回路について説明し
たが、本発明はそれ以外の目的、例えばデジタル音声信
号をアナログ音声信号に変換するオーディオ用のＤ／Ａ
変換回路にも適用できる。
【００５８】また、第１、第３、第４の実施形態（図
１，図６，図７）のプリバッファ４の代わりに、図５の
充放電用抵抗分圧回路６を接続してもよい。
１，図６，図７）のプリバッファ４の代わりに、図５の
充放電用抵抗分圧回路６を接続してもよい。
【００５９】また、デジタル画素データＤ１〜Ｄ３のビ
ット数や、ＬＳＩチップ内に形成される出力バッファ２
等の数には特に制限はない。
ット数や、ＬＳＩチップ内に形成される出力バッファ２
等の数には特に制限はない。
【００６０】また、ＬＳＩチップの出力本数を少なくす
るために、例えば４８出力のＬＳＩチップを２個で全信
号線を駆動するようにしてもよい。この場合、画素アレ
イ基板１１内の各信号線にスイッチを接続して、これら
スイッチを複数個ずつ同時にオン・オフし、ブロック単
位で順に信号線を駆動すればよい。
るために、例えば４８出力のＬＳＩチップを２個で全信
号線を駆動するようにしてもよい。この場合、画素アレ
イ基板１１内の各信号線にスイッチを接続して、これら
スイッチを複数個ずつ同時にオン・オフし、ブロック単
位で順に信号線を駆動すればよい。
【００６１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｄ／Ａ変換回路の出力バッファの入力寄生容量を
充放電する電流がアナログ基準電源に流れないように充
放電用電圧発生回路を設けたため、アナログ基準電源の
出力電圧が変動しなくなり、Ｄ／Ａ変換の精度を向上で
きる。また、充放電用電圧発生回路の出力インピーダン
スを下げることで、出力バッファの入力寄生容量の充放
電を高速に行うことができ、高速にＤ／Ａ変換を行うこ
とができる。特に、容量分割方式のＤ／Ａ変換を行う場
合には、Ｄ／Ａ変換時の充放電電流が大きいため、充放
電用電圧発生回路を設けることで、アナログ基準電源の
出力電圧の変動を確実に抑制でき、従来よりも高速かつ
高精度にＤ／Ａ変換を行うことができる。
れば、Ｄ／Ａ変換回路の出力バッファの入力寄生容量を
充放電する電流がアナログ基準電源に流れないように充
放電用電圧発生回路を設けたため、アナログ基準電源の
出力電圧が変動しなくなり、Ｄ／Ａ変換の精度を向上で
きる。また、充放電用電圧発生回路の出力インピーダン
スを下げることで、出力バッファの入力寄生容量の充放
電を高速に行うことができ、高速にＤ／Ａ変換を行うこ
とができる。特に、容量分割方式のＤ／Ａ変換を行う場
合には、Ｄ／Ａ変換時の充放電電流が大きいため、充放
電用電圧発生回路を設けることで、アナログ基準電源の
出力電圧の変動を確実に抑制でき、従来よりも高速かつ
高精度にＤ／Ａ変換を行うことができる。
【図１】本発明に係るＤ／Ａ変換回路の第１の実施形態
の回路図。
の回路図。
【図２】図１のＤ／Ａ変換回路を内部に有する液晶表示
装置のブロック図。
装置のブロック図。
【図３】図１の回路各部の動作タイミングを示すタイミ
ング図。
ング図。
【図４】マルチプレクサの電圧選択を説明する図。
【図５】Ｄ／Ａ変換回路の第２の実施形態の回路図。
【図６】本発明に係るＤ／Ａ変換回路の第３の実施形態
の回路図。
の回路図。
【図７】本発明に係るＤ／Ａ変換回路の第４の実施形態
の回路図。
の回路図。
【図８】液晶表示装置の信号線駆動回路内に設けられる
従来のＤ／Ａ変換回路の回路図。
従来のＤ／Ａ変換回路の回路図。
１ アナログ基準電源 ２ 出力バッファ ３ マルチプレクサ ４ プリバッファ ５ デコーダ ６ 充放電用抵抗分圧回路 １１ 画素アレイ基板 １２ 信号線駆動回路 １３ 走査線駆動回路 １４ 画素ＴＦＴ １５ 液晶容量 １６ 補助容量
フロントページの続き (72)発明者 板 倉 哲 朗 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 Ｆターム(参考） 2H093 NA16 NA42 NC15 NC23 NC24 NC34 ND32 ND34 ND37 ND39 ND40 NE07 5C006 AA16 AC21 AF50 AF82 BB16 BC12 BF24 BF25 BF46 FA37 5C080 AA10 BB05 DD10 EE29 FF11 GG11 JJ02 JJ03 JJ04 5J022 AB04 AB05 BA01 BA05 CB02 CE01 CF02 CF07 CF08 CG01
Claims (7)
- 【請求項１】複数の異なる電圧を出力するアナログ基準
電源と、 デジタルデータのビット列に基づいて、前記複数の異な
る電圧のいずれか一つを選択する電圧選択回路と、 前記電圧選択回路が選択した電圧のインピーダンス変換
を行う出力バッファと、を備えたＤ／Ａ変換回路におい
て、 前記アナログ基準電源の電源電圧とは異なる電源電圧に
基づいて、前記電圧選択回路が選択した電圧に相関する
電圧を出力する充放電用電圧発生回路と、 前記デジタルデータのビット列が変化してから所定期間
内は前記出力バッファの入力寄生容量の充放電電流が前
記充放電用電圧発生回路を通過するように、かつ、前記
所定期間の経過後は前記充放電電流が前記アナログ基準
電源を通過するように、電流の流れる方向を切り換える
電流切換回路と、を備え、 前記出力バッファは、前記電流切換回路の電流の切り換
え方向に応じて、前記電圧選択回路または前記充放電用
電圧発生回路の出力電圧をインピーダンス変換すること
を特徴とするＤ／Ａ変換回路。 - 【請求項２】複数の異なる電圧を出力するアナログ基準
電源と、 前記アナログ基準電源の出力電圧から選択された電圧を
インピーダンス変換する出力バッファと、を備えたＤ／
Ａ変換回路において、 前記アナログ基準電源の電源電圧とは異なる電源電圧に
基づいて、前記アナログ基準電源の各出力電圧に相関す
る電圧をそれぞれ出力する充放電用電圧発生回路と、 前記デジタルデータのビット列が変化してから所定期間
内は前記出力バッファの入力寄生容量の充放電電流が前
記充放電用電圧発生回路を通過するように、かつ、前記
所定期間の経過後は前記充放電電流が前記アナログ基準
電源を通過するように、電流の流れる方向を切り換える
電流切換回路と、 デジタルデータのビット列に基づいて、前記アナログ基
準電源の出力電圧のうちいずれか一つと、それに相関す
る前記充放電用電圧回路の出力電圧とを選択する電圧選
択回路と、を備え、 前記出力バッファは、前記電圧選択回路の出力電圧をイ
ンピーダンス変換することを特徴とするＤ／Ａ変換回
路。 - 【請求項３】複数の異なる電圧を出力するアナログ基準
電源と、 前記アナログ基準電源の出力電圧から選択された電圧を
インピーダンス変換する出力バッファと、を備えたＤ／
Ａ変換回路において、 前記アナログ基準電源の電源電圧とは異なる電源電圧に
基づいて、前記アナログ基準電源の各出力電圧に相関す
る電圧をそれぞれ出力する充放電用電圧発生回路と、 前記デジタルデータのビット列が変化してから所定期間
内は前記出力バッファの入力寄生容量の充放電電流が前
記充放電用電圧発生回路を通過するように、かつ、前記
所定期間の経過後は前記充放電電流が前記アナログ基準
電源を通過するように、電流の流れる方向を切り換える
電流切換回路と、 デジタルデータの一部ビットに基づいて、前記アナログ
基準電源の出力電圧のうちいずれか一つと、それに相関
する前記充放電用電圧回路の出力電圧とを選択する電圧
選択回路と、 前記デジタルデータの前記一部ビット以外のビットに基
づいて、複数のキャパシタを容量分割して前記電圧選択
回路の出力電圧に応じた電圧を出力する容量分割回路
と、を備え、 前記出力バッファは、前記容量分割回路の出力電圧をイ
ンピーダンス変換することを特徴とするＤ／Ａ変換回
路。 - 【請求項４】前記充放電用電圧発生回路は、前記アナロ
グ基準電源から出力された電圧と略等しい電圧が出力さ
れるように帰還制御を行うプリバッファを有することを
特徴とする請求項１〜３のいずれかに記載のＤ／Ａ変換
回路。 - 【請求項５】前記充放電用電圧発生回路は、直列接続さ
れた複数の抵抗を有し、これら複数の抵抗の一端には前
記アナログ基準電源の電源電圧とは異なる電源電圧が印
加され、隣接する抵抗間から前記アナログ基準電源と略
等しい電圧を出力することを特徴とする請求項１〜３の
いずれかに記載のＤ／Ａ変換回路。 - 【請求項６】前記所定期間は、前記出力バッファの入力
寄生容量への充放電期間に相関する時間であることを特
徴とする請求項１〜５のいずれかに記載のＤ／Ａ変換回
路。 - 【請求項７】信号線および走査線が列設され、これら信
号線および走査線の交点付近に画素電極が形成された画
素アレイ部と、 各信号線を駆動する信号線駆動回路と、 各走査線を駆動する走査線駆動回路と、を備えた液晶表
示装置において、 前記信号線駆動回路は、画素表示情報からなる前記デジ
タルデータをアナログの画素電圧に変換する請求項１〜
６のいずれかに記載されたＤ／Ａ変換回路を有し、前記
アナログの画素電圧を対応する信号線に供給することを
特徴とする液晶表示装置。
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1999
- 1999-09-22 US US09/401,847 patent/US6549196B1/en not_active Expired - Fee Related
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