JP2000156420A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 抵抗素子上とデバイス上に形成されるコンタ
クトホールの深さの差を低減する。 【解決手段】 シリコン基板１にトランジスタ等のデバ
イスを形成する。デバイスを形成されたシリコン基板１
上に酸化膜２、窒化膜３、酸化膜４を順に積層して形成
する。酸化膜４の所定領域に抵抗素子を形成するための
溝を形成する。溝が形成された酸化膜４上に、溝が埋ま
らない程度の膜厚を有する窒化膜５を形成する。窒化膜
５上に多結晶シリコン膜を形成し、窒化膜５をストッパ
として、研磨して抵抗素子８を形成する。抵抗素子８が
形成された窒化膜５上に酸化膜９、ＢＰＳＧ膜１０を積
層して形成し、コンタクトホール１１を開口して配線す
る。
クトホールの深さの差を低減する。 【解決手段】 シリコン基板１にトランジスタ等のデバ
イスを形成する。デバイスを形成されたシリコン基板１
上に酸化膜２、窒化膜３、酸化膜４を順に積層して形成
する。酸化膜４の所定領域に抵抗素子を形成するための
溝を形成する。溝が形成された酸化膜４上に、溝が埋ま
らない程度の膜厚を有する窒化膜５を形成する。窒化膜
５上に多結晶シリコン膜を形成し、窒化膜５をストッパ
として、研磨して抵抗素子８を形成する。抵抗素子８が
形成された窒化膜５上に酸化膜９、ＢＰＳＧ膜１０を積
層して形成し、コンタクトホール１１を開口して配線す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タのゲート酸化膜中にＯＨ基が侵入するのを防止する半
導体装置の製造方法及び半導体装置に関し、特に、半導
体基板から離れた位置に形成された抵抗素子上と半導体
基板に形成されたデバイス上のそれぞれに形成されるコ
ンタクトホールの深さの差を低減する半導体装置の製造
方法及び半導体装置に関する。
タのゲート酸化膜中にＯＨ基が侵入するのを防止する半
導体装置の製造方法及び半導体装置に関し、特に、半導
体基板から離れた位置に形成された抵抗素子上と半導体
基板に形成されたデバイス上のそれぞれに形成されるコ
ンタクトホールの深さの差を低減する半導体装置の製造
方法及び半導体装置に関する。
【０００２】
【従来の技術】半導体基板に形成されたＭＯＳトランジ
スタのゲート長が短くなると、ホットキャリアの影響が
顕著になる。半導体装置の配線間に層間膜として形成さ
れる層間酸化膜中にはＯＨ基が存在し、このＯＨ基がＭ
ＯＳトランジスタのゲート酸化膜中に侵入すると、ホッ
トキャリアはゲート酸化膜中に捕獲される。ゲート酸化
膜中でホットキャリアが捕獲されると、ＭＯＳトランジ
スタのしきい値電圧が低下する等の問題が発生する。従
って、ＯＨ基のゲート酸化膜中への侵入を防ぐために、
ＭＯＳトランジスタ上に窒化膜を形成している。
スタのゲート長が短くなると、ホットキャリアの影響が
顕著になる。半導体装置の配線間に層間膜として形成さ
れる層間酸化膜中にはＯＨ基が存在し、このＯＨ基がＭ
ＯＳトランジスタのゲート酸化膜中に侵入すると、ホッ
トキャリアはゲート酸化膜中に捕獲される。ゲート酸化
膜中でホットキャリアが捕獲されると、ＭＯＳトランジ
スタのしきい値電圧が低下する等の問題が発生する。従
って、ＯＨ基のゲート酸化膜中への侵入を防ぐために、
ＭＯＳトランジスタ上に窒化膜を形成している。
【０００３】近年、アナログ回路が半導体装置に混載さ
れるようになり、不純物を注入した多結晶シリコン（ポ
リシリコン）等を抵抗素子として使用している。この場
合、抵抗素子を形成した後に上記窒化膜を形成すると、
抵抗素子の層抵抗値及びそのばらつきが、窒化膜を形成
しない場合に比べて、約２倍増加するという問題があっ
た。この原因としては、窒化膜形成時の熱（６５０〜７
５０℃）によって、ポリシリコンに不純物として注入し
ているイオンの密度分布や結晶粒度が変化すること等が
考えられる。
れるようになり、不純物を注入した多結晶シリコン（ポ
リシリコン）等を抵抗素子として使用している。この場
合、抵抗素子を形成した後に上記窒化膜を形成すると、
抵抗素子の層抵抗値及びそのばらつきが、窒化膜を形成
しない場合に比べて、約２倍増加するという問題があっ
た。この原因としては、窒化膜形成時の熱（６５０〜７
５０℃）によって、ポリシリコンに不純物として注入し
ているイオンの密度分布や結晶粒度が変化すること等が
考えられる。
【０００４】上記の問題を避けるために、窒化膜を形成
した後にポリシリコン膜を形成し、ドライエッチングに
よりポリシリコン膜をパターニングして、抵抗素子を形
成する。しかし、この場合は、ポリシリコン膜をドライ
エッチングでパターニングする際、ポリシリコン膜と窒
化膜のエッチング選択比が小さいために、窒化膜が消失
してしまうという問題が発生する。
した後にポリシリコン膜を形成し、ドライエッチングに
よりポリシリコン膜をパターニングして、抵抗素子を形
成する。しかし、この場合は、ポリシリコン膜をドライ
エッチングでパターニングする際、ポリシリコン膜と窒
化膜のエッチング選択比が小さいために、窒化膜が消失
してしまうという問題が発生する。
【０００５】また、抵抗素子上に、半導体装置と上記配
線とを分離するＢＰＳＧ膜（Ｂ＋、Ｐ＋を含む酸化膜）
を直接形成すると、Ｂ＋、Ｐ＋が抵抗素子中に侵入し、
抵抗値が変化する等の問題が発生する。従って、ポリシ
リコン膜と窒化膜との間、及び、ポリシリコン膜とＢＰ
ＳＧ膜との間に、絶縁膜としての酸化膜等を形成してい
る。
線とを分離するＢＰＳＧ膜（Ｂ＋、Ｐ＋を含む酸化膜）
を直接形成すると、Ｂ＋、Ｐ＋が抵抗素子中に侵入し、
抵抗値が変化する等の問題が発生する。従って、ポリシ
リコン膜と窒化膜との間、及び、ポリシリコン膜とＢＰ
ＳＧ膜との間に、絶縁膜としての酸化膜等を形成してい
る。
【０００６】
【発明が解決しようとする課題】トランジスタ等のデバ
イスを形成された半導体基板上に、窒化膜、酸化膜を形
成した後に抵抗素子を形成すると、抵抗素子は、少なく
とも窒化膜及び酸化膜の膜厚に相当する距離だけ半導体
基板から離れる。抵抗素子が半導体基板から離れると、
抵抗素子上に形成されたコンタクトホールの深さが、半
導体基板に形成されたデバイスの各電極上に形成された
コンタクトホールの深さよりも、上記窒化膜及び酸化膜
の膜厚に相当する分だけ浅くなる。
イスを形成された半導体基板上に、窒化膜、酸化膜を形
成した後に抵抗素子を形成すると、抵抗素子は、少なく
とも窒化膜及び酸化膜の膜厚に相当する距離だけ半導体
基板から離れる。抵抗素子が半導体基板から離れると、
抵抗素子上に形成されたコンタクトホールの深さが、半
導体基板に形成されたデバイスの各電極上に形成された
コンタクトホールの深さよりも、上記窒化膜及び酸化膜
の膜厚に相当する分だけ浅くなる。
【０００７】１つの半導体装置に形成される複数のコン
タクトホールは、異方性エッチングにより同時に形成さ
れるので、コンタクトホールの深さを決定するのは、各
電極及び抵抗素子を構成する物質のエッチング速度であ
る。電極や抵抗素子をエッチング速度の遅い物質で形成
すれば、コンタクトホールは、実質的にその電極や抵抗
素子が形成されている位置（深さ）までしか形成されな
い。
タクトホールは、異方性エッチングにより同時に形成さ
れるので、コンタクトホールの深さを決定するのは、各
電極及び抵抗素子を構成する物質のエッチング速度であ
る。電極や抵抗素子をエッチング速度の遅い物質で形成
すれば、コンタクトホールは、実質的にその電極や抵抗
素子が形成されている位置（深さ）までしか形成されな
い。
【０００８】しかし、電極や抵抗素子はエッチング速度
が遅いだけであるので、実際にはある程度エッチングさ
れる。そして、上記のように、抵抗素子上のコンタクト
ホールがデバイス上のコンタクトホールよりも上記窒化
膜及び酸化膜の膜厚分だけ浅い場合、抵抗素子上のコン
タクトホールが完成した後も、デバイス上のコンタクト
ホールが完成するまで異方性エッチングが行われる。即
ち、コンタクトホールの深さの差が大きいほど、抵抗素
子のオーバーエッチング量が大きくなる。抵抗素子のオ
ーバーエッチング量が大きくなると、抵抗素子の抵抗値
が変化し、半導体装置の電気的特性にばらつきが生じる
という問題がある。
が遅いだけであるので、実際にはある程度エッチングさ
れる。そして、上記のように、抵抗素子上のコンタクト
ホールがデバイス上のコンタクトホールよりも上記窒化
膜及び酸化膜の膜厚分だけ浅い場合、抵抗素子上のコン
タクトホールが完成した後も、デバイス上のコンタクト
ホールが完成するまで異方性エッチングが行われる。即
ち、コンタクトホールの深さの差が大きいほど、抵抗素
子のオーバーエッチング量が大きくなる。抵抗素子のオ
ーバーエッチング量が大きくなると、抵抗素子の抵抗値
が変化し、半導体装置の電気的特性にばらつきが生じる
という問題がある。
【０００９】従って、本発明は、トランジスタのゲート
酸化膜中にＯＨ基が侵入することを防止すると共に、抵
抗素子上と半導体基板に形成されたデバイス上のそれぞ
れに形成されるコンタクトホールの深さの差を低減し、
電気的特性が安定した半導体装置の製造方法及び半導体
装置を提供することを目的とする。
酸化膜中にＯＨ基が侵入することを防止すると共に、抵
抗素子上と半導体基板に形成されたデバイス上のそれぞ
れに形成されるコンタクトホールの深さの差を低減し、
電気的特性が安定した半導体装置の製造方法及び半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点にかかる半導体装置の製造方法
は、半導体基板のデバイス上に形成された絶縁膜上に抵
抗素子を形成する半導体装置の製造方法であって、半導
体基板に複数のデバイスを形成するデバイス形成工程
と、前記デバイス上に第１の絶縁膜を形成し、該第１の
絶縁膜上に第１の酸化膜を形成する酸化膜形成工程と、
前記酸化膜形成工程で形成された第１の酸化膜の所定領
域に溝を形成する溝形成工程と、前記第１の酸化膜に形
成された溝に抵抗素子を形成する抵抗素子形成工程と、
前記抵抗素子が形成された第１の酸化膜上に第２の絶縁
膜を形成し、前記デバイス上及び抵抗素子上の所定位置
にコンタクトホールを形成して配線する配線工程と、を
備えることを特徴とする。
に、本発明の第１の観点にかかる半導体装置の製造方法
は、半導体基板のデバイス上に形成された絶縁膜上に抵
抗素子を形成する半導体装置の製造方法であって、半導
体基板に複数のデバイスを形成するデバイス形成工程
と、前記デバイス上に第１の絶縁膜を形成し、該第１の
絶縁膜上に第１の酸化膜を形成する酸化膜形成工程と、
前記酸化膜形成工程で形成された第１の酸化膜の所定領
域に溝を形成する溝形成工程と、前記第１の酸化膜に形
成された溝に抵抗素子を形成する抵抗素子形成工程と、
前記抵抗素子が形成された第１の酸化膜上に第２の絶縁
膜を形成し、前記デバイス上及び抵抗素子上の所定位置
にコンタクトホールを形成して配線する配線工程と、を
備えることを特徴とする。
【００１１】この発明によれば、酸化膜形成工程で形成
した第１の酸化膜の溝に抵抗素子を形成するので、この
溝の深さの分だけ抵抗素子を半導体基板に近づけること
ができる。即ち、抵抗素子上とデバイス上にそれぞれ形
成されるコンタクトホールの深さの差が、溝の深さの分
だけ低減される。従って、コンタクトホールの開口時
に、抵抗素子のオーバーエッチング量を低減することが
でき、製造した半導体装置の電気的特性を安定させるこ
とができる。
した第１の酸化膜の溝に抵抗素子を形成するので、この
溝の深さの分だけ抵抗素子を半導体基板に近づけること
ができる。即ち、抵抗素子上とデバイス上にそれぞれ形
成されるコンタクトホールの深さの差が、溝の深さの分
だけ低減される。従って、コンタクトホールの開口時
に、抵抗素子のオーバーエッチング量を低減することが
でき、製造した半導体装置の電気的特性を安定させるこ
とができる。
【００１２】前記デバイス形成工程は、少なくとも１つ
のＭＯＳトランジスタを形成する工程を備え、前記酸化
膜形成工程は、前記第１の絶縁膜として、第２の酸化膜
と、前記ＭＯＳトランジスタのゲート酸化膜中にＯＨ基
が侵入するのを防止する窒化膜とを積層して形成する工
程を備え、前記配線工程は、前記第２の絶縁膜として、
前記第２の酸化膜によってホウ素、リンの前記複数のデ
バイス中への拡散が防止されるＢＰＳＧ膜と、該ＢＰＳ
Ｇ膜と前記抵抗素子との間に存在し、該ＢＰＳＧ膜中の
ホウ素、リンが該抵抗素子中に侵入することを防止する
第３の酸化膜とを形成する工程を備えてもよい。
のＭＯＳトランジスタを形成する工程を備え、前記酸化
膜形成工程は、前記第１の絶縁膜として、第２の酸化膜
と、前記ＭＯＳトランジスタのゲート酸化膜中にＯＨ基
が侵入するのを防止する窒化膜とを積層して形成する工
程を備え、前記配線工程は、前記第２の絶縁膜として、
前記第２の酸化膜によってホウ素、リンの前記複数のデ
バイス中への拡散が防止されるＢＰＳＧ膜と、該ＢＰＳ
Ｇ膜と前記抵抗素子との間に存在し、該ＢＰＳＧ膜中の
ホウ素、リンが該抵抗素子中に侵入することを防止する
第３の酸化膜とを形成する工程を備えてもよい。
【００１３】前記抵抗素子形成工程は、前記溝を形成さ
れた第１の酸化膜上に、該溝を埋めない程度の膜厚を有
する窒化膜を積層して形成する窒化膜形成工程と、前記
窒化膜の溝を埋めるような膜厚を有し、所定の層抵抗値
を有する抵抗膜を積層して形成する抵抗膜形成工程と、
前記窒化膜をストッパとして前記抵抗膜を研磨し、前記
抵抗素子を形成する研磨工程と、を備えてもよい。
れた第１の酸化膜上に、該溝を埋めない程度の膜厚を有
する窒化膜を積層して形成する窒化膜形成工程と、前記
窒化膜の溝を埋めるような膜厚を有し、所定の層抵抗値
を有する抵抗膜を積層して形成する抵抗膜形成工程と、
前記窒化膜をストッパとして前記抵抗膜を研磨し、前記
抵抗素子を形成する研磨工程と、を備えてもよい。
【００１４】前記抵抗素子形成工程は、前記溝を形成さ
れた第１の酸化膜上に、所定の層抵抗値を有する抵抗膜
を積層して形成する抵抗膜形成工程と、前記抵抗膜をエ
ッチングして前記抵抗素子を形成するエッチング工程
と、を備えてもよい。
れた第１の酸化膜上に、所定の層抵抗値を有する抵抗膜
を積層して形成する抵抗膜形成工程と、前記抵抗膜をエ
ッチングして前記抵抗素子を形成するエッチング工程
と、を備えてもよい。
【００１５】本発明の第２の観点にかかる半導体装置
は、半導体基板に形成された複数のデバイスと、前記デ
バイス上に形成された絶縁膜上に形成され、所定領域に
溝が形成された酸化膜と、前記酸化膜の溝に形成された
抵抗素子と、前記デバイス上及び抵抗素子上の所定位置
に形成されたコンタクトホールと、を備えることを特徴
とする。
は、半導体基板に形成された複数のデバイスと、前記デ
バイス上に形成された絶縁膜上に形成され、所定領域に
溝が形成された酸化膜と、前記酸化膜の溝に形成された
抵抗素子と、前記デバイス上及び抵抗素子上の所定位置
に形成されたコンタクトホールと、を備えることを特徴
とする。
【００１６】前記複数のデバイスの内、少なくとも１つ
はＭＯＳトランジスタであり、前記絶縁膜は、ホウ素、
リンが前記複数のデバイス中へ拡散するのを防止する酸
化膜と、前記ＭＯＳトランジスタのゲート酸化膜中にＯ
Ｈ基が侵入することを防止する窒化膜とが積層されて形
成されてもよい。
はＭＯＳトランジスタであり、前記絶縁膜は、ホウ素、
リンが前記複数のデバイス中へ拡散するのを防止する酸
化膜と、前記ＭＯＳトランジスタのゲート酸化膜中にＯ
Ｈ基が侵入することを防止する窒化膜とが積層されて形
成されてもよい。
【００１７】
【発明の実施の形態】本発明の第１の実施の形態にかか
る半導体装置の製造方法について図面を参照して説明す
る。この製造方法で製造される半導体装置は、図１に示
すように、シリコン基板１にトランジスタが形成され、
シリコン基板１から離れた位置に抵抗素子８が形成され
ている。
る半導体装置の製造方法について図面を参照して説明す
る。この製造方法で製造される半導体装置は、図１に示
すように、シリコン基板１にトランジスタが形成され、
シリコン基板１から離れた位置に抵抗素子８が形成され
ている。
【００１８】この半導体装置の製造方法は、図２に示す
ように、シリコン基板１にトランジスタを形成する。ト
ランジスタは、ＭＯＳトランジスタであり、そのゲート
電極は、ゲート酸化膜及び金属膜が積層されて形成され
ている。なお、シリコン基板１には、トランジスタ以外
にも、図示せぬデバイス（例えば、容量等）が複数形成
されている。
ように、シリコン基板１にトランジスタを形成する。ト
ランジスタは、ＭＯＳトランジスタであり、そのゲート
電極は、ゲート酸化膜及び金属膜が積層されて形成され
ている。なお、シリコン基板１には、トランジスタ以外
にも、図示せぬデバイス（例えば、容量等）が複数形成
されている。
【００１９】そして、図３に示すように、トランジスタ
が形成されているシリコン基板１上に、酸化膜２、窒化
膜３、酸化膜４を順に積層して形成する。酸化膜２は、
後に形成するＢＰＳＧ膜中に存在するＢ＋、Ｐ＋がトラ
ンジスタ等のデバイス中へ拡散するのを防止する二酸化
ケイ素（ＳｉＯ２）膜であり、その膜厚は１００〜２０
０ｎｍである。窒化（Ｓｉ３Ｎ４）膜３は、後に配線間
の層間膜として形成される層間酸化膜中に存在するＯＨ
基が、トランジスタのゲート酸化膜中に侵入するのを防
止し、ホットキャリアがゲート酸化膜中に捕獲されない
ようにするために形成される。窒化膜３の膜厚は３０〜
５０ｎｍである。酸化膜４の材質は、ＳｉＯ２であり、
その膜厚は３０〜５０ｎｍである。
が形成されているシリコン基板１上に、酸化膜２、窒化
膜３、酸化膜４を順に積層して形成する。酸化膜２は、
後に形成するＢＰＳＧ膜中に存在するＢ＋、Ｐ＋がトラ
ンジスタ等のデバイス中へ拡散するのを防止する二酸化
ケイ素（ＳｉＯ２）膜であり、その膜厚は１００〜２０
０ｎｍである。窒化（Ｓｉ３Ｎ４）膜３は、後に配線間
の層間膜として形成される層間酸化膜中に存在するＯＨ
基が、トランジスタのゲート酸化膜中に侵入するのを防
止し、ホットキャリアがゲート酸化膜中に捕獲されない
ようにするために形成される。窒化膜３の膜厚は３０〜
５０ｎｍである。酸化膜４の材質は、ＳｉＯ２であり、
その膜厚は３０〜５０ｎｍである。
【００２０】次に、酸化膜４上にレジストを形成し、図
４に示すように、酸化膜４の一部を異方性エッチングに
より除去し、抵抗素子を形成するための溝６を形成す
る。溝が形成された酸化膜４上に、図５に示すように、
窒化膜５、多結晶シリコン（ポリシリコン）７を順に積
層して形成する。窒化膜５の材質はＳｉ３Ｎ４であり、
その膜厚は１０〜２０ｎｍである。窒化膜５の膜厚は、
以下で示すようにして形成される抵抗素子が所定の断面
積を有するように設定されている。ポリシリコン７の膜
厚は、３０〜１００ｎｍである。
４に示すように、酸化膜４の一部を異方性エッチングに
より除去し、抵抗素子を形成するための溝６を形成す
る。溝が形成された酸化膜４上に、図５に示すように、
窒化膜５、多結晶シリコン（ポリシリコン）７を順に積
層して形成する。窒化膜５の材質はＳｉ３Ｎ４であり、
その膜厚は１０〜２０ｎｍである。窒化膜５の膜厚は、
以下で示すようにして形成される抵抗素子が所定の断面
積を有するように設定されている。ポリシリコン７の膜
厚は、３０〜１００ｎｍである。
【００２１】そして、窒化膜５をストッパにしてＣＭＰ
（Chemical Mechanical Polishing）研磨を行い、図６
に示すように、抵抗素子８を形成する。以上のようにし
て形成された抵抗素子８及びＣＭＰ研磨により平坦化さ
れた窒化膜５上に、図７に示すように、酸化膜９、ＢＰ
ＳＧ膜（Ｂ＋、Ｐ＋を含む酸化膜）１０を順に積層して
形成する。酸化膜９は、ＢＰＳＧ膜１０中のＢ＋、Ｐ＋
が抵抗素子８中に侵入するのを防止するために形成さ
れ、その材質はＳｉＯ２であり、その膜厚は１００〜２
００ｎｍである。なお、酸化膜９は、抵抗素子８に含ま
れるイオンの密度分布や結晶粒度が変化しない温度で形
成される。ＢＰＳＧ膜１０の膜厚は５００〜１０００ｎ
ｍである。
（Chemical Mechanical Polishing）研磨を行い、図６
に示すように、抵抗素子８を形成する。以上のようにし
て形成された抵抗素子８及びＣＭＰ研磨により平坦化さ
れた窒化膜５上に、図７に示すように、酸化膜９、ＢＰ
ＳＧ膜（Ｂ＋、Ｐ＋を含む酸化膜）１０を順に積層して
形成する。酸化膜９は、ＢＰＳＧ膜１０中のＢ＋、Ｐ＋
が抵抗素子８中に侵入するのを防止するために形成さ
れ、その材質はＳｉＯ２であり、その膜厚は１００〜２
００ｎｍである。なお、酸化膜９は、抵抗素子８に含ま
れるイオンの密度分布や結晶粒度が変化しない温度で形
成される。ＢＰＳＧ膜１０の膜厚は５００〜１０００ｎ
ｍである。
【００２２】そして、デバイスの各電極及び抵抗素子８
上に、異方性エッチングによりコンタクトホール１１を
開口して配線し、図１に示した半導体装置を完成する。
さらに、この配線間には、層間膜としての層間酸化膜
（図示せず）が形成され、この層間酸化膜中にＯＨ基が
含まれている。上記ＢＰＳＧ膜１０は、半導体装置と配
線とを分離するためのものである。上記したように、窒
化膜３によって層間酸化膜中のＯＨ基がＭＯＳトランジ
スタのゲート酸化膜中に侵入し、ホットキャリアがゲー
ト酸化膜中に捕獲されることを抑制できる。また、酸化
膜９によってＢＰＳＧ膜１０のＢ＋、Ｐ＋が抵抗素子８
中に侵入し、抵抗素子の８抵抗値等が変化することを防
止できる。
上に、異方性エッチングによりコンタクトホール１１を
開口して配線し、図１に示した半導体装置を完成する。
さらに、この配線間には、層間膜としての層間酸化膜
（図示せず）が形成され、この層間酸化膜中にＯＨ基が
含まれている。上記ＢＰＳＧ膜１０は、半導体装置と配
線とを分離するためのものである。上記したように、窒
化膜３によって層間酸化膜中のＯＨ基がＭＯＳトランジ
スタのゲート酸化膜中に侵入し、ホットキャリアがゲー
ト酸化膜中に捕獲されることを抑制できる。また、酸化
膜９によってＢＰＳＧ膜１０のＢ＋、Ｐ＋が抵抗素子８
中に侵入し、抵抗素子の８抵抗値等が変化することを防
止できる。
【００２３】さらに、抵抗素子８は、酸化膜４の溝６に
形成されるので、溝６がない場合よりも、溝６を形成し
た分だけシリコン基板（半導体基板）１に近い位置に形
成される。即ち、シリコン基板１に形成されたデバイス
上のコンタクトホールと抵抗素子８上のコンタクトホー
ルのそれぞれの深さの差が、溝６がない場合よりも、溝
６を形成した分だけ低減されている。従って、抵抗素子
８上のコンタクトホールが完成してから、シリコン基板
１に形成されているデバイス上のコンタクトホールが完
成するまでの時間が短くなり、抵抗素子８をオーバーエ
ッチングする量が低減される。これにより、製品となる
半導体装置の電気的特性を安定させることができる。
形成されるので、溝６がない場合よりも、溝６を形成し
た分だけシリコン基板（半導体基板）１に近い位置に形
成される。即ち、シリコン基板１に形成されたデバイス
上のコンタクトホールと抵抗素子８上のコンタクトホー
ルのそれぞれの深さの差が、溝６がない場合よりも、溝
６を形成した分だけ低減されている。従って、抵抗素子
８上のコンタクトホールが完成してから、シリコン基板
１に形成されているデバイス上のコンタクトホールが完
成するまでの時間が短くなり、抵抗素子８をオーバーエ
ッチングする量が低減される。これにより、製品となる
半導体装置の電気的特性を安定させることができる。
【００２４】次に、本発明の第２の実施の形態にかかる
半導体装置の製造方法について図面を参照して説明す
る。この製造方法で製造される半導体装置も、図８に示
すように、シリコン基板１にトランジスタ等のデバイス
が形成され、シリコン基板１から離れた位置に抵抗素子
１３が形成されている。
半導体装置の製造方法について図面を参照して説明す
る。この製造方法で製造される半導体装置も、図８に示
すように、シリコン基板１にトランジスタ等のデバイス
が形成され、シリコン基板１から離れた位置に抵抗素子
１３が形成されている。
【００２５】この製造方法において、トランジスタ等の
デバイスを形成したシリコン基板１上に、酸化膜２、窒
化膜３、酸化膜４を順に積層して形成し、酸化膜４に溝
６を形成するところまでは、第１の実施の形態で示した
製造方法と同様である。なお、各膜の材質及び膜厚も第
１の実施の形態で示したものと同一である。この製造方
法では、酸化膜４上に、図９に示すように、ポリシリコ
ン１２を積層して形成する。ポリシリコン１２の膜厚
は、３０〜１００ｎｍである。このポリシリコン１２上
にレジストを形成し、図１０に示すように、ポリシリコ
ン１２を選択的にエッチングし、抵抗素子１３を形成す
る。
デバイスを形成したシリコン基板１上に、酸化膜２、窒
化膜３、酸化膜４を順に積層して形成し、酸化膜４に溝
６を形成するところまでは、第１の実施の形態で示した
製造方法と同様である。なお、各膜の材質及び膜厚も第
１の実施の形態で示したものと同一である。この製造方
法では、酸化膜４上に、図９に示すように、ポリシリコ
ン１２を積層して形成する。ポリシリコン１２の膜厚
は、３０〜１００ｎｍである。このポリシリコン１２上
にレジストを形成し、図１０に示すように、ポリシリコ
ン１２を選択的にエッチングし、抵抗素子１３を形成す
る。
【００２６】抵抗素子１３を形成した後、図１１に示す
ように、酸化膜１４、ＢＰＳＧ膜（Ｂ＋、Ｐ＋を含む酸
化膜）１５を順に積層して形成する。酸化膜１４は、Ｂ
ＰＳＧ膜１５のＢ＋、Ｐ＋が抵抗素子１３中に侵入する
のを防止するために形成され、その材質はＳｉＯ２であ
り、その膜厚は１００〜２００ｎｍである。なお、酸化
膜１４は、抵抗素子１３に含まれるイオンの密度分布や
結晶粒度が変化しない温度で形成される。ＢＰＳＧ膜１
５の膜厚は、５００〜１０００ｎｍである。そして、デ
バイスの各電極及び抵抗素子１３上に、エッチングによ
りコンタクトホール１６を開口して配線し、図８に示し
た半導体装置を完成する。さらに、この配線間には第１
の実施の形態と同様に、層間膜としての層間酸化膜（図
示せず）が形成され、この層間酸化膜中にＯＨ基が存在
する。上記ＢＰＳＧ膜１５は、半導体装置と配線とを分
離するためのものである。
ように、酸化膜１４、ＢＰＳＧ膜（Ｂ＋、Ｐ＋を含む酸
化膜）１５を順に積層して形成する。酸化膜１４は、Ｂ
ＰＳＧ膜１５のＢ＋、Ｐ＋が抵抗素子１３中に侵入する
のを防止するために形成され、その材質はＳｉＯ２であ
り、その膜厚は１００〜２００ｎｍである。なお、酸化
膜１４は、抵抗素子１３に含まれるイオンの密度分布や
結晶粒度が変化しない温度で形成される。ＢＰＳＧ膜１
５の膜厚は、５００〜１０００ｎｍである。そして、デ
バイスの各電極及び抵抗素子１３上に、エッチングによ
りコンタクトホール１６を開口して配線し、図８に示し
た半導体装置を完成する。さらに、この配線間には第１
の実施の形態と同様に、層間膜としての層間酸化膜（図
示せず）が形成され、この層間酸化膜中にＯＨ基が存在
する。上記ＢＰＳＧ膜１５は、半導体装置と配線とを分
離するためのものである。
【００２７】この製造方法によっても、窒化膜３により
層間酸化膜中のＯＨ基がＭＯＳトランジスタのゲート酸
化膜中に侵入し、ホットキャリアがゲート酸化膜中に捕
獲されることを抑制できる。また、酸化膜９によりＢＰ
ＳＧ膜１０のＢ＋、Ｐ＋が抵抗素子８中に侵入し、抵抗
素子８の抵抗値等が変化することを防止できる。さら
に、抵抗素子１３は、酸化膜４の溝６に形成されるの
で、溝６がない場合よりも、溝６を形成した分だけシリ
コン基板（半導体基板）１に近い位置に形成される。即
ち、シリコン基板１に形成されたデバイス（トランジス
タ）上のコンタクトホールと抵抗素子１３上のコンタク
トホールの深さの差が、溝６がない場合よりも、溝６を
形成した分だけ低減されている。
層間酸化膜中のＯＨ基がＭＯＳトランジスタのゲート酸
化膜中に侵入し、ホットキャリアがゲート酸化膜中に捕
獲されることを抑制できる。また、酸化膜９によりＢＰ
ＳＧ膜１０のＢ＋、Ｐ＋が抵抗素子８中に侵入し、抵抗
素子８の抵抗値等が変化することを防止できる。さら
に、抵抗素子１３は、酸化膜４の溝６に形成されるの
で、溝６がない場合よりも、溝６を形成した分だけシリ
コン基板（半導体基板）１に近い位置に形成される。即
ち、シリコン基板１に形成されたデバイス（トランジス
タ）上のコンタクトホールと抵抗素子１３上のコンタク
トホールの深さの差が、溝６がない場合よりも、溝６を
形成した分だけ低減されている。
【００２８】従って、抵抗素子１３上のコンタクトホー
ルが完成してから、シリコン基板１に形成されているデ
バイス上のコンタクトホール完成するまでの時間が短く
なり、抵抗素子１３をオーバーエッチングする量が低減
される。これにより、製品となる半導体装置の電気的特
性を安定させることができる。
ルが完成してから、シリコン基板１に形成されているデ
バイス上のコンタクトホール完成するまでの時間が短く
なり、抵抗素子１３をオーバーエッチングする量が低減
される。これにより、製品となる半導体装置の電気的特
性を安定させることができる。
【００２９】なお、第１の実施の形態で示した酸化膜４
に、ＣＭＰ研磨においてポリシリコン７との選択比が大
きい絶縁膜を使用してもよい。この場合、酸化膜４がＣ
ＭＰ研磨のストッパとなるので、上記でストッパとして
使用している窒化膜５を省くことができる。従って、抵
抗素子８を、第１の実施の形態で示したよりも、窒化膜
５の膜厚分（１０〜２０ｎｍ）だけシリコン基板１にさ
らに近い位置に形成することができる。即ち、窒化膜５
の膜厚分だけ抵抗素子８上とデバイス上のそれぞれに形
成されるコンタクトホールの深さの差がさらに低減さ
れ、抵抗素子８のオーバーエッチング量が低減される。
に、ＣＭＰ研磨においてポリシリコン７との選択比が大
きい絶縁膜を使用してもよい。この場合、酸化膜４がＣ
ＭＰ研磨のストッパとなるので、上記でストッパとして
使用している窒化膜５を省くことができる。従って、抵
抗素子８を、第１の実施の形態で示したよりも、窒化膜
５の膜厚分（１０〜２０ｎｍ）だけシリコン基板１にさ
らに近い位置に形成することができる。即ち、窒化膜５
の膜厚分だけ抵抗素子８上とデバイス上のそれぞれに形
成されるコンタクトホールの深さの差がさらに低減さ
れ、抵抗素子８のオーバーエッチング量が低減される。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によって、半導体基板上に形成された複数の所定膜上の
抵抗素子を、酸化膜に形成された溝の深さ分だけ半導体
基板に近い位置に形成することができる。これにより、
抵抗素子上とデバイス上のそれぞれに形成されるコンタ
クトホールの深さの差を、上記溝の深さ分だけ低減する
ことができる。従って、コンタクトホール開口時に、抵
抗素子のオーバーエッチング量を低減することができ、
半導体装置の電気的特性を安定させることができる。
によって、半導体基板上に形成された複数の所定膜上の
抵抗素子を、酸化膜に形成された溝の深さ分だけ半導体
基板に近い位置に形成することができる。これにより、
抵抗素子上とデバイス上のそれぞれに形成されるコンタ
クトホールの深さの差を、上記溝の深さ分だけ低減する
ことができる。従って、コンタクトホール開口時に、抵
抗素子のオーバーエッチング量を低減することができ、
半導体装置の電気的特性を安定させることができる。
【図１】半導体装置の構成を示す断面図の一部である。
【図２】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図３】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図４】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図５】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図６】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図７】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図８】半導体装置の構成を示す断面図の一部である。
【図９】半導体装置の製造方法における一工程を示す断
面図である。
面図である。
【図１０】半導体装置の製造方法における一工程を示す
断面図である。
断面図である。
【図１１】半導体装置の製造方法における一工程を示す
断面図である。
断面図である。
１ シリコン基板 ２ 酸化膜 ３ 窒化膜 ４ 酸化膜 ５ 窒化膜 ６ 溝 ７ ポリシリ ８ 抵抗素子 ９ 酸化膜 １０ ＢＰＳＧ膜 １１ コンタクトホール １２ ポリシリ １３ 抵抗素子 １４ 酸化膜 １５ ＢＰＳＧ膜 １６ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 21/822 Ｆターム(参考） 4M104 AA01 BB02 CC01 DD05 DD16 DD17 DD66 DD72 EE02 EE06 EE12 GG09 GG19 HH01 HH04 HH12 5F033 HH08 JJ01 KK01 MM20 NN08 QQ08 QQ09 QQ16 QQ35 QQ38 RR04 RR06 SS12 TT02 VV09 XX01 XX05 XX33 5F038 AR09 AR16 AR17 AR22 AV06 CD05 EZ15 EZ20 5F048 AA07 AA10 AB10 AC10 BA01 BB05 BF16 BF18 5F058 BA20 BD02 BD04 BD10 BH20 BJ05 BJ06
Claims (6)
- 【請求項１】半導体基板のデバイス上に形成された絶縁
膜上に抵抗素子を形成する半導体装置の製造方法であっ
て、 半導体基板に複数のデバイスを形成するデバイス形成工
程と、 前記デバイス上に第１の絶縁膜を形成し、該第１の絶縁
膜上に第１の酸化膜を形成する酸化膜形成工程と、 前記酸化膜形成工程で形成された第１の酸化膜の所定領
域に溝を形成する溝形成工程と、 前記第１の酸化膜に形成された溝に抵抗素子を形成する
抵抗素子形成工程と、 前記抵抗素子が形成された第１の酸化膜上に第２の絶縁
膜を形成し、前記デバイス上及び抵抗素子上の所定位置
にコンタクトホールを形成して配線する配線工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記デバイス形成工程は、少なくとも１つ
のＭＯＳトランジスタを形成する工程を備え、 前記酸化膜形成工程は、前記第１の絶縁膜として、第２
の酸化膜と、前記ＭＯＳトランジスタのゲート酸化膜中
にＯＨ基が侵入するのを防止する窒化膜とを積層して形
成する工程を備え、 前記配線工程は、前記第２の絶縁膜として、前記第２の
酸化膜によってホウ素、リンの前記複数のデバイス中へ
の拡散が防止されるＢＰＳＧ膜と、該ＢＰＳＧ膜と前記
抵抗素子との間に存在し、該ＢＰＳＧ膜中のホウ素、リ
ンが該抵抗素子中に侵入することを防止する第３の酸化
膜とを形成する工程を備える、 ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】前記抵抗素子形成工程は、 前記溝を形成された第１の酸化膜上に、該溝を埋めない
程度の膜厚を有する窒化膜を積層して形成する窒化膜形
成工程と、 前記窒化膜の溝を埋めるような膜厚を有し、所定の層抵
抗値を有する抵抗膜を積層して形成する抵抗膜形成工程
と、 前記窒化膜をストッパとして前記抵抗膜を研磨し、前記
抵抗素子を形成する研磨工程と、 を備えることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】前記抵抗素子形成工程は、 前記溝を形成された第１の酸化膜上に、所定の層抵抗値
を有する抵抗膜を積層して形成する抵抗膜形成工程と、 前記抵抗膜をエッチングして前記抵抗素子を形成するエ
ッチング工程と、 を備えることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項５】半導体基板に形成された複数のデバイス
と、 前記デバイス上に形成された絶縁膜上に形成され、所定
領域に溝が形成された酸化膜と、 前記酸化膜の溝に形成された抵抗素子と、 前記デバイス上及び抵抗素子上の所定位置に形成された
コンタクトホールと、を備えることを特徴とする半導体
装置。 - 【請求項６】前記複数のデバイスの内、少なくとも１つ
はＭＯＳトランジスタであり、 前記絶縁膜は、ホウ素、リンが前記複数のデバイス中へ
拡散するのを防止する酸化膜と、前記ＭＯＳトランジス
タのゲート酸化膜中にＯＨ基が侵入することを防止する
窒化膜とが積層されて形成されていることを特徴とする
請求項５に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330691A JP2000156420A (ja) | 1998-11-20 | 1998-11-20 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330691A JP2000156420A (ja) | 1998-11-20 | 1998-11-20 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156420A true JP2000156420A (ja) | 2000-06-06 |
Family
ID=18235503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330691A Pending JP2000156420A (ja) | 1998-11-20 | 1998-11-20 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000156420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270333A (ja) * | 2007-04-17 | 2008-11-06 | Sony Corp | 半導体装置とその製造方法 |
-
1998
- 1998-11-20 JP JP10330691A patent/JP2000156420A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270333A (ja) * | 2007-04-17 | 2008-11-06 | Sony Corp | 半導体装置とその製造方法 |
| JP4600417B2 (ja) * | 2007-04-17 | 2010-12-15 | ソニー株式会社 | 半導体装置の製造方法 |
| US7858484B2 (en) | 2007-04-17 | 2010-12-28 | Sony Corporation | Semiconductor device and method for producing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |