JP2000133636A - パターン形成方法 - Google Patents

パターン形成方法

Info

Publication number
JP2000133636A
JP2000133636A JP30572698A JP30572698A JP2000133636A JP 2000133636 A JP2000133636 A JP 2000133636A JP 30572698 A JP30572698 A JP 30572698A JP 30572698 A JP30572698 A JP 30572698A JP 2000133636 A JP2000133636 A JP 2000133636A
Authority
JP
Japan
Prior art keywords
etched
etching
resist mask
mask
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP30572698A
Other languages
English (en)
Other versions
JP3236266B2 (ja
Inventor
Shusaku Kido
秀作 城戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Electric Kagoshima Ltd
NEC Kagoshima Ltd
Original Assignee
Nippon Electric Kagoshima Ltd
NEC Kagoshima Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Kagoshima Ltd, NEC Kagoshima Ltd filed Critical Nippon Electric Kagoshima Ltd
Priority to JP30572698A priority Critical patent/JP3236266B2/ja
Publication of JP2000133636A publication Critical patent/JP2000133636A/ja
Application granted granted Critical
Publication of JP3236266B2 publication Critical patent/JP3236266B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】フォトリソグラフィ工程を削減させて、半導体
装置の製造工程を大幅に簡略化しその製造コストを大幅
に低減させる。 【解決手段】半導体装置の製造工程の中でレジストマス
クをエッチングマスクに使用し被エッチング材料をパタ
ーニングした後、このレジストマスクを膨潤等により体
積膨張させて別のエッチングマスクに変える。このよう
にすることで、1回のフォトリソグラフィ工程を通し
て、被エッチング材料に2種類のパターンを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子用のパ
ターン形成方法に関し、パターン寸法を変化させて複雑
なパターンを簡便に形成するパターンの形成方法に関す
る。
【0002】
【従来の技術】半導体装置の高集積化は、微細パターン
の形成手段であるフォトリソグラフィ技術とドライエッ
チング技術とに支えられて達成されてきた。しかし、こ
のようにして半導体装置が高性能化されてくると、その
製造工程が高度化し製造コストが増加するようになる。
【0003】そこで、最近では半導体装置の製造コスト
を大幅に低減すべく、その製造工程を見直す動きが活発
になってきている。その1つが、従来の製造工程を短絡
させて全体の工程数を短縮させることである。このよう
にすることで、製造工程の高度化の中で、半導体装置の
製造コストの低減が可能になる。
【0004】以下、従来のパターンの形成方法として、
通常の配線の形成(以下、第1の従来例と記す)および
スタガ型の薄膜トランジスタ(TFT)の製造(以下、
第2の従来例と記す)の場合を図に基づいて説明する。
【0005】図4は、第1の従来例を説明するための配
線の製造工程順の断面図である。図4(a)に示すよう
に、例えば、絶縁基板101上にアルミ合金等の金属膜
102が形成される。ここで、金属膜102の膜厚は1
μm程度である。そして、この金属膜102上の所定の
領域に、公知のフォトリソグラフィ技術でもってレジス
トマスク103が形成される。
【0006】次に、図4(b)に示すように、レジスト
マスク103がエッチングのマスクにされ、金属膜10
2が加工されて配線104が形成される。ここで、上記
のエッチングが通常のドライエッチングの場合には、形
成される配線の断面は垂直形状になる。あるいは、この
配線の断面は逆テーパー形状になりやすい。
【0007】図5および図6は、第2の従来例を説明す
るためのスタガ型のTFTの一部の製造工程の断面図で
ある。図5(a)に示すように、絶縁基板101上にア
モルファスシリコン膜105とn+ アモルファスシリコ
ン膜106とが積層して堆積される。
【0008】次に、公知のフォトリソグラフィ技術で、
上記のn+ アモルファスシリコン膜106上に第1のレ
ジストマスク107,107aが形成される。そして、
これらの第1のレジストマスク107,107aがエッ
チングのマスクにされn+ アモルファスシリコン膜10
6がドライエッチングされる。このようにして、図5
(b)に示すように、ソース用オーミックコンタクト層
108とドレイン用オーミックコンタクト層109とが
形成される。
【0009】次に、図5(c)に示すように、第1のレ
ジストマスク107,107aとが被覆され、アモルフ
ァスシリコン膜105表面の一部が被覆されるようにし
て、公知のフォトリソグラフィ技術で第2のレジストマ
スク110が形成される。
【0010】次に、第2のレジストマスク110がエッ
チングマスクにされてアモルファスシリコン膜がエッチ
ングされ、図6(a)に示すように、アイランド層11
1が形成される。そして、この第1のレジストマスク1
07,107aおよび第2のレジストマスク110が除
去される。このようにして、図6(b)に示すように、
絶縁基板101上の所定の領域にTFT用のアイランド
層111およびソース用オーミックコンタクト層108
とドレイン用オーミックコンタクト層109が形成され
る。
【0011】これ以降の工程の説明は省略されるが、ゲ
ート絶縁膜、ゲート電極、ソース電極あるいはドレイン
電極等が形成されて、スタガ型のTFTが形成されるこ
とになる。
【0012】
【発明が解決しようとする課題】以上に説明した第1の
従来例において、通常のドライエッチングの場合には、
上述したように、配線の断面は垂直形状あるいは逆テー
パー形状になる。このために、配線が多層構造にされ、
下層の配線上に絶縁膜を介して上層の配線が形成される
場合には、下層の配線により形成される段部で上層の配
線の形成が難しくなる。
【0013】このような多層配線の形成では、下層の配
線の断面が順テーパー形状になることが望ましい。しか
し、上述した従来の技術では、エッチング工程が複雑に
なり製造コストが増加するようになる。
【0014】また、第2の従来例では、スタガ型のTF
Tの製造において、ソース用オーミックコンタクト層1
08とドレイン用オーミックコンタクト層109の形成
およびアイランド層111の形成のために2回のフォト
リソグラフィ工程が必要になる。
【0015】本発明の目的は、複雑な形状のパターンを
簡便な工程で形成できたり、あるいは、フォトリソグラ
フィ工程を1/2に削減できるパターン形成方法を提供
することにある。
【0016】
【課題を解決するための手段】このために、本発明のパ
ター形成方法は、半導体装置の製造工程において、被エ
ッチング材料上に形成したレジストマスクをエッチング
マスクにして前記被エッチング材料に第1のエッチング
を施す工程と、前記第1のエッチングの工程後に前記レ
ジストマスクを体積膨張させる工程と、前記体積膨張し
たレジストマスクをエッチングマスクにして前記被エッ
チング材料に第2のエッチングを施す工程とを含む。
【0017】ここで、前記被エッチング材料は1層の膜
であり、前記第1のエッチングの工程と第2のエッチン
グの工程とでもって前記被エッチング材料を断面形状が
順テーパー状になるようにパターニングする。あるい
は、前記被エッチング材料は積層する第1の被エッチン
グ材料と第2の被エッチング材料とで構成され、初めに
第1のエッチングの工程で前記第1の被エッチング材料
をパターニングし、次に第2のエッチングの工程で前記
第2の被エッチング材料をパターニングする。
【0018】また、本発明のパターン形成方法は、半導
体装置の製造工程において、第2の被エッチング材料上
に積層した第1の被エッチング材料上に複数パターンの
レジストマスクをエッチングマスクとして形成し前記第
1の被エッチング材料に第1のエッチングを施して前記
第1の被エッチング材料をパターニングする工程と、前
記第1のエッチング工程後に前記レジストマスクを体積
膨張させ前記複数パターンのレジストマスクを合体させ
て1つのパターンのレジストマスクにする工程と、前記
合体した1つのパターンのレジストマスクをエッチング
マスクにして前記第2の被エッチング材料に第2のエッ
チングを施し前記第2の被エッチング材料をパターニン
グする工程とを含む。
【0019】ここで、上述したレジストマスクの体積膨
張をレジストマスクの有機シラン溶液中への浸漬あるい
は有機シラン蒸気中への曝露によるレジストマスクのシ
リル化で行うようにする。あるいは、前記シリル化を行
う前工程で前記レジストマスクを有機溶剤中に浸漬しシ
リル化を促進させるようにする。
【0020】更には、前記第1のエッチングを前記レジ
ストマスクが低温になるように冷却したドライエッチン
グで行うようにする。
【0021】このように、半導体装置の製造工程の中で
一度エッチングマスクに使用したレジストマスクを体積
膨張させることで、別のエッチングマスクを形成する。
このようにして、1回のフォトリソグラフィ工程で被エ
ッチング材料に2種類のパターンが形成できる。
【0022】このために、半導体装置の製造工程が大幅
に簡略化されその製造コストが大幅に低減するようにな
る。
【0023】
【発明の実施の形態】次に、本発明の第1の実施の形態
を図1に基づいて説明する。ここで、図1は本発明の配
線パターンの製造工程順の断面図である。
【0024】図1(a)に示すように、従来の技術で説
明したのと同様に、絶縁基板1上にアルミ・銅合金の金
属膜2が形成される。ここで、金属膜2の膜厚は1μm
程度である。そして、この金属膜2上の所定の領域に、
公知のフォトリソグラフィ技術でもってレジストマスク
3が形成される。
【0025】次に、図1(b)に示すように、レジスト
マスク3がエッチングのマスクにされ、金属膜2に第1
のエッチングが施されて第1の順テーパー層4が形成さ
れる。ここで、上記のエッチングは、塩素、酸素等を反
応ガスとするプラズマエッチングで行われる。この場合
には、形成される配線の断面は順テーパ形状になる。
【0026】次に、図1(b)に示した第1の順テーパ
ー層4の形成後、レジストマスク3が絶縁基板1と共に
シリル化剤である有機シラン溶液中に浸漬される。ある
いは、レジストマスク3が有機シラン蒸気中に曝され
る。このようにして、レジストマスク3がシリル化され
る。このシリル化の処理により、レジストマスク3が膨
潤し体積膨張して、図1(c)に示すように、膨潤した
レジストマスク5が形成される。このシリル化で、膨潤
したレジストマスク5のパターン幅はレジストマスク3
のパターン幅より大きくなる。ここで、シリル化剤とし
てシラザン等が用いられる。
【0027】次に、この膨潤したレジストマスク5がエ
ッチングのマスクにされ、残存する金属膜2に第2のエ
ッチングが施されて第2の順テーパー層6が形成され
る。この場合も、塩素、酸素等を反応ガスとするプラズ
マエッチングで行われる。そして、形成される配線7の
断面は一部階段状に形成されるが、全体的には順テーパ
形状になる。
【0028】上記の第1のエッチングでは、レジストマ
スク3が構造的に変化しないようにするのがよい。そこ
で、第1のエッチング中にレジストマスク3が加熱され
ないエッチング条件に設定されるのが好ましい。例え
ば、第1のエッチング中は絶縁基板1は零度以下の低温
に冷却保持される。このようにすれば、レジストマスク
3の熱による構造変化が抑制される。
【0029】上記のシリル化は、レジストマスク3中に
入り込むシリコン原子が、レジストマスク3を構成する
有機ポリマー間に取り込まれて生じる。ここで、有機ポ
リマー間に架橋が少なく未結合部分が多くなるほど、シ
リコン原子がレジストマスク3に多く含有されるように
なる。そして、レジストマスク3の体積膨張が大きくな
る。上記の第1のエッチングでレジストマスク3が構造
的に変化しないようにするのはこの未結合部分を残存さ
せるためである。
【0030】更には、このシリル化を促進するために、
第1のエッチングの工程後、有機溶剤その中でも特にレ
ジストマスク中の感光基を溶出するような有機溶剤中に
上記レジストマスク3が浸漬される。このようなシリル
化促進処理が施されてから上記のシリル化がなされる
と、シリコン原子がレジストマスク3に更に多く含有さ
れるようになる。
【0031】従来の技術で、この第1のエッチング工程
で金属膜2が深さ方向に全てエッチングされて配線が形
成されると、その順テーパー形状により配線の上部のパ
ターン幅が異常に小さくなり、配線としての機能が損な
われるようになる。
【0032】これに対して、本発明の上記の実施の形態
では、簡便な方法でもって順テーパー構造の配線が形成
できるようになる。
【0033】次に、本発明の第2の実施の形態を図2と
図3に基づいて説明する。ここで、図2および図3は本
発明のスタガ型のTFTの一部の製造工程の断面図であ
る。図2(a)に示すように、第2の従来例と同様に、
絶縁基板1上に膜厚200nmのアモルファスシリコン
膜8と膜厚50nmのn+ アモルファスシリコン膜9と
が積層して堆積される。
【0034】次に、フォトリソグラフィ技術で、上記の
+ アモルファスシリコン膜9上にレジストマスク1
0,10aが形成される。そして、これらのレジストマ
スク10,10aがエッチングのマスクにされ第1のエ
ッチングが施されて、n+ アモルファスシリコン膜9が
ドライエッチングされる。このようにして、図2(b)
に示すように、ソース用オーミックコンタクト層11と
ドレイン用オーミックコンタクト層12とが形成され
る。
【0035】次に、第1の実施の形態で説明したよう
に、レジストマスク10,10aが有機シラン溶液中に
浸漬される。あるいは、有機シラン蒸気中に曝される。
このようにして、レジストマスク10,10aがシリル
化される。このシリル化の処理により、レジストマスク
10,10aが体積膨張して、図2(c)に示すように
合体し、1つの膨潤したレジストマスク13となる。こ
の場合の膨潤では、レジストマスク10,10aの寸法
は2倍以上になる。
【0036】ここで、このシリル化による体積膨張を促
進するために、上述したように第1のエッチングの工程
後、レジストマスク10,10a中の感光基を溶出する
トリクレンのような有機溶剤中にレジストマスク10,
10aが浸漬される。
【0037】次に、膨潤したレジストマスク13がエッ
チングマスクにされて第2のエッチングが施され、アモ
ルファスシリコン膜8がエッチングされる。このように
して、図3(a)に示すように、アイランド層14が形
成される。そして、膨潤したレジストマスク13が除去
され、図3(b)に示すように、絶縁基板1上の所定の
領域にTFT用のアイランド層14およびソース用オー
ミックコンタクト層11とドレイン用オーミックコンタ
クト層12が形成される。これ以降の工程の説明は第2
の従来例で説明した通りである。
【0038】本発明の第2の実施の形態では、従来の技
術で2回のフォトリソグラフィ工程が1回に削減される
ようになる。このようにして、スタガ型のTFTの製造
工程が大幅に削減され、製造コストが低減するようにな
る。
【0039】上記の第1の実施の形態では、第1のエッ
チングと第2のエッチングで金属膜2がエッチングされ
る場合について説明されている。本発明はこのような方
法に限定されるものでない。ここで、被エッチング材料
が、1種類の金属膜2でなく、積層する2種類の被エッ
チング材料で構成され、レジストマスク3でもって上記
の積層膜のうち上層の被エッチング材料がエッチングさ
れ、膨潤したレジストマスク5でもって下層の被エッチ
ング材料がエッチングされてもよい。この場合には、1
回のフォトリソグラフィ工程でもって、2種類のパター
ンが形成されることになる。
【0040】また、上記の実施の形態では、レジストマ
スクの体積膨張のための膨潤化がレジストのシリル化で
行われているが、本発明はこの方法に限定されるもので
はない。その他、有機アミン系の溶剤でも行えることに
言及しておく。
【0041】なお、実施の形態で説明したレジストマス
クは、ネガ型あるいはポジ型のいずれのレジストで形成
されていてもよい。
【0042】
【発明の効果】以上に説明したように本発明のパターン
形成方法では、半導体装置の製造工程の中で一度エッチ
ングマスクに使用したレジストマスクを膨潤等により体
積膨張させて別のエッチングマスクに変える。このよう
にすることで、1回のフォトリソグラフィ工程を通し
て、被エッチング材料に2種類のパターンが形成できる
ようになる。
【0043】このために、複雑な形状のパターンを簡便
な工程で形成できたり、あるいは、フォトリソグラフィ
工程を1/2に削減できるようになる。このようにし
て、半導体装置の製造工程が大幅に簡略化されその製造
コストが大幅に低減する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を説明するための配
線パターンの製造工程順の断面図である。
【図2】本発明の第2の実施の形態を説明するためのT
FTの製造工程順の断面図である。
【図3】本発明の第2の実施の形態を説明するためのT
FTの製造工程順の断面図である。
【図4】第1の従来例を説明するための配線パターンの
製造工程順の断面図である。
【図5】第2の従来例を説明するためのTFTの製造工
程順の断面図である。
【図6】第2の従来例を説明するためのTFTの製造工
程順の断面図である。
【符号の説明】
1,101 絶縁基板 2,102 金属膜 3,10,10a,103 レジストマスク 4 第1の順テーパー層 5,13 膨潤したレジストマスク 6 第2の順テーパー層 7,104 配線 8,105 アモルファスシリコン膜 9,106 n+ アモルファスシリコン膜 11,12,108,109 オーミックコンタクト
層 14,111 アイランド層 107,107a 第1のレジストマスク 110 第2のレジストマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/786 H01L 21/30 576 21/336 21/88 F 29/78 627C Fターム(参考) 2H096 AA25 JA04 KA25 5F004 BD03 DA04 DA26 DB09 EA01 EA04 EA28 EA30 EB02 5F033 HH09 MM19 QQ00 QQ12 QQ15 QQ21 QQ26 5F046 AA11 AA20 LA18 LA19 5F110 AA16 GG02 GG15 GG24 HK09 HK16 QQ02

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置の製造工程において、被エッ
    チング材料上に形成したレジストマスクをエッチングマ
    スクにして前記被エッチング材料に第1のエッチングを
    施す工程と、前記第1のエッチングの工程後に前記レジ
    ストマスクを体積膨張させる工程と、前記体積膨張した
    レジストマスクをエッチングマスクにして前記被エッチ
    ング材料に第2のエッチングを施す工程と、を含むこと
    を特徴とするパターン形成方法。
  2. 【請求項2】 前記被エッチング材料が1層の膜であ
    り、前記第1のエッチングの工程と第2のエッチングの
    工程とでもって前記被エッチング材料を断面形状が順テ
    ーパー状になるようにパターニングすることを特徴とす
    る請求項1記載のパターン形成方法。
  3. 【請求項3】 前記被エッチング材料が積層する第1の
    被エッチング材料と第2の被エッチング材料とで構成さ
    れ、初めに第1のエッチングの工程で前記第1の被エッ
    チング材料をパターニングし、次に第2のエッチングの
    工程で前記第2の被エッチング材料をパターニングする
    ことを特徴とする請求項1記載のパターン形成方法。
  4. 【請求項4】 半導体装置の製造工程において、第2の
    被エッチング材料上に積層した第1の被エッチング材料
    上に複数パターンのレジストマスクをエッチングマスク
    として形成し前記第1の被エッチング材料に第1のエッ
    チングを施して前記第1の被エッチング材料をパターニ
    ングする工程と、前記第1のエッチング工程後に前記レ
    ジストマスクを体積膨張させ前記複数パターンのレジス
    トマスクを合体させて1つのパターンのレジストマスク
    にする工程と、前記合体した1つのパターンのレジスト
    マスクをエッチングマスクにして前記第2の被エッチン
    グ材料に第2のエッチングを施し前記第2の被エッチン
    グ材料をパターニングする工程と、を含むことを特徴と
    するパターン形成方法。
  5. 【請求項5】 前記レジストマスクの体積膨張をレジス
    トマスクの有機シラン溶液中への浸漬あるいは有機シラ
    ン蒸気中への曝露によるレジストマスクのシリル化で行
    うことを特徴とする請求項1、請求項2、請求項3また
    は請求項4記載のパターン形成方法。
  6. 【請求項6】 前記シリル化を行う前工程で前記レジス
    トマスクを有機溶剤中に浸漬しシリル化を促進するよう
    にすることを特徴とする請求項5記載のパターン形成方
    法。
  7. 【請求項7】 前記第1のエッチングを前記レジストマ
    スクが低温になるように冷却したドライエッチングで行
    うことを特徴とする請求項5または請求項6記載のパタ
    ーン形成方法。
JP30572698A 1998-10-27 1998-10-27 パターン形成方法 Expired - Fee Related JP3236266B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30572698A JP3236266B2 (ja) 1998-10-27 1998-10-27 パターン形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30572698A JP3236266B2 (ja) 1998-10-27 1998-10-27 パターン形成方法

Publications (2)

Publication Number Publication Date
JP2000133636A true JP2000133636A (ja) 2000-05-12
JP3236266B2 JP3236266B2 (ja) 2001-12-10

Family

ID=17948615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30572698A Expired - Fee Related JP3236266B2 (ja) 1998-10-27 1998-10-27 パターン形成方法

Country Status (1)

Country Link
JP (1) JP3236266B2 (ja)

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6270929B1 (en) * 2000-07-20 2001-08-07 Advanced Micro Devices, Inc. Damascene T-gate using a relacs flow
US6380006B2 (en) 2000-06-12 2002-04-30 Nec Corporation Pattern formation method and method of manufacturing display using it
JP2002334830A (ja) * 2000-06-12 2002-11-22 Nec Kagoshima Ltd パターン形成方法及びそれを用いた表示装置の製造方法
US6605519B2 (en) * 2001-05-02 2003-08-12 Unaxis Usa, Inc. Method for thin film lift-off processes using lateral extended etching masks and device
KR100442556B1 (ko) * 2001-07-03 2004-07-30 엔이씨 엘씨디 테크놀로지스, 엘티디. 액정표시장치의 제조방법
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
JP2008177553A (ja) * 2006-12-20 2008-07-31 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7646015B2 (en) 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
US7651896B2 (en) 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7727847B2 (en) 2006-08-24 2010-06-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
US7768617B2 (en) 2006-07-04 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US7795154B2 (en) 2006-08-25 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device that uses laser ablation, to selectively remove one or more material layers
US7807483B2 (en) 2006-07-28 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7851250B2 (en) 2006-08-31 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and method for manufacturing display device
US7943287B2 (en) 2006-07-28 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7960261B2 (en) 2007-03-23 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US7968453B2 (en) 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
US7994021B2 (en) 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8048473B2 (en) 2006-07-04 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US8148259B2 (en) 2006-08-30 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8183067B2 (en) 2006-07-28 2012-05-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device including laser irradiation and selective removing of a light absorber layer
US8227353B2 (en) 2006-08-31 2012-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8563431B2 (en) 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5331321B2 (ja) 2007-08-31 2013-10-30 ゴールドチャームリミテッド 表示装置の製造方法

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380006B2 (en) 2000-06-12 2002-04-30 Nec Corporation Pattern formation method and method of manufacturing display using it
JP2002334830A (ja) * 2000-06-12 2002-11-22 Nec Kagoshima Ltd パターン形成方法及びそれを用いた表示装置の製造方法
KR100433463B1 (ko) * 2000-06-12 2004-05-31 엔이씨 엘씨디 테크놀로지스, 엘티디. 패턴형성방법 및 이 방법을 사용한 디스플레이제조방법
US6270929B1 (en) * 2000-07-20 2001-08-07 Advanced Micro Devices, Inc. Damascene T-gate using a relacs flow
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
US6605519B2 (en) * 2001-05-02 2003-08-12 Unaxis Usa, Inc. Method for thin film lift-off processes using lateral extended etching masks and device
KR100442556B1 (ko) * 2001-07-03 2004-07-30 엔이씨 엘씨디 테크놀로지스, 엘티디. 액정표시장치의 제조방법
US7768617B2 (en) 2006-07-04 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US8916230B2 (en) 2006-07-04 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US8048473B2 (en) 2006-07-04 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US8520178B2 (en) 2006-07-04 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device with electrode having frame shape
US8703579B2 (en) 2006-07-28 2014-04-22 Semiconductor Energy Laborator Co., Ltd. Method of manufacturing semiconductor device
US7994021B2 (en) 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8183067B2 (en) 2006-07-28 2012-05-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device including laser irradiation and selective removing of a light absorber layer
US7807483B2 (en) 2006-07-28 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7943287B2 (en) 2006-07-28 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7727847B2 (en) 2006-08-24 2010-06-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US8563431B2 (en) 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8202811B2 (en) 2006-08-25 2012-06-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing apparatus for selectively removing one or more material layers by laser ablation
US7795154B2 (en) 2006-08-25 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device that uses laser ablation, to selectively remove one or more material layers
US8409905B2 (en) 2006-08-29 2013-04-02 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
US8053269B2 (en) 2006-08-29 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
US7651896B2 (en) 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8148259B2 (en) 2006-08-30 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7977168B2 (en) 2006-08-30 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8659014B2 (en) 2006-08-30 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7851250B2 (en) 2006-08-31 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and method for manufacturing display device
US8227353B2 (en) 2006-08-31 2012-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8293593B2 (en) 2006-08-31 2012-10-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and method for manufacturing display device
US7968453B2 (en) 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
US8330157B2 (en) 2006-10-31 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
US7825407B2 (en) 2006-10-31 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
US7646015B2 (en) 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
US8043796B2 (en) 2006-12-20 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2008177553A (ja) * 2006-12-20 2008-07-31 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7960261B2 (en) 2007-03-23 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor

Also Published As

Publication number Publication date
JP3236266B2 (ja) 2001-12-10

Similar Documents

Publication Publication Date Title
JP3236266B2 (ja) パターン形成方法
JP3406302B2 (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
KR100376628B1 (ko) 집적회로내의전도성상호접속구조및전도성상호접속형성방법
JP3415602B2 (ja) パターン形成方法
JP2004080033A (ja) シリコン酸化膜を利用した微細パターン形成方法
US6339251B2 (en) Wafer grooves for reducing semiconductor wafer warping
US5922516A (en) Bi-layer silylation process
JP2741175B2 (ja) 半導体素子の微細パターン形成方法
JPH09134862A (ja) レジストパターンの形成方法
US20040152329A1 (en) Method for manufacturing semiconductor electronic devices
JP2932462B1 (ja) 半導体製造の表面パターニング方法
JPH08298314A (ja) 不揮発性半導体記憶装置及びその製造方法
KR0155787B1 (ko) 반도체 메모리장치의 매몰접촉창 형성방법
KR950000090B1 (ko) 반도체장치의 제조방법
KR100257770B1 (ko) 반도체 소자의 미세한 전도막 패턴 형성 방법
JP2004228258A (ja) 半導体装置の製造方法
KR0155864B1 (ko) 반도체 장치의 배선 방법
KR0156121B1 (ko) 마스크패턴 제거방법
JP2002260989A (ja) 微細レジストパターン形成方法および半導体装置の製造方法
KR950009923A (ko) 반도체 장치의 저장전극 제조방법
JPH05326503A (ja) 線パターンの形成方法
JP2003100754A (ja) 配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス
JPH0997770A (ja) 半導体装置及びコンタクトホールの形成方法
JPH0481323B2 (ja)
KR19990039102A (ko) 반도체 장치의 폴리사이드 형성방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010904

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080928

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080928

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090928

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090928

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100928

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100928

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100928

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110928

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120928

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130928

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130928

Year of fee payment: 12

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130928

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees