JP2000114260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000114260A JP2000114260A JP10280358A JP28035898A JP2000114260A JP 2000114260 A JP2000114260 A JP 2000114260A JP 10280358 A JP10280358 A JP 10280358A JP 28035898 A JP28035898 A JP 28035898A JP 2000114260 A JP2000114260 A JP 2000114260A
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Abstract
(57)【要約】
【課題】 ゲート電極形成後のスルーホール形成工程ま
での工程数を削減することができ、半導体装置作製のコ
ストを低減することができる半導体装置の製造方法を提
供する。 【解決手段】 半導体基板１１上に感光性有機膜１３を
形成する工程と、この感光性有機膜１３の全面に遮光用
金属膜１４を形成する工程と、この遮光用金属膜１４の
全面にフォトレジスト１５を塗布する工程と、このフォ
トレジスト１５のゲート電極パッド１２上の領域及びオ
ーミック電極形成予定領域を除去する工程と、この遮光
用金属膜１４をエッチングし感光性有機膜１３を露呈さ
せる工程と、露光する工程と、この感光性有機膜１３を
現像してスルーホール１６を形成する工程と、オーミッ
ク金属１７をスルーホール１６内に堆積する工程と、感
光性有機膜１３上のオーミック金属１７をリフトオフ処
理する工程とを有する。
での工程数を削減することができ、半導体装置作製のコ
ストを低減することができる半導体装置の製造方法を提
供する。 【解決手段】 半導体基板１１上に感光性有機膜１３を
形成する工程と、この感光性有機膜１３の全面に遮光用
金属膜１４を形成する工程と、この遮光用金属膜１４の
全面にフォトレジスト１５を塗布する工程と、このフォ
トレジスト１５のゲート電極パッド１２上の領域及びオ
ーミック電極形成予定領域を除去する工程と、この遮光
用金属膜１４をエッチングし感光性有機膜１３を露呈さ
せる工程と、露光する工程と、この感光性有機膜１３を
現像してスルーホール１６を形成する工程と、オーミッ
ク金属１７をスルーホール１６内に堆積する工程と、感
光性有機膜１３上のオーミック金属１７をリフトオフ処
理する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、リソグラフィ技術によりスルーホール
を形成することができる半導体装置の製造方法に関す
る。
法に関し、特に、リソグラフィ技術によりスルーホール
を形成することができる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来のオーミック電極及びスルーホール
が形成される半導体装置の製造方法は、リソグラフィ、
エッチング及び層間絶縁膜の成膜の各工程が夫々２回行
われるものである。図３（ａ）乃至（ｅ）は従来の半導
体装置の製造方法を工程順に示す断面図である。
が形成される半導体装置の製造方法は、リソグラフィ、
エッチング及び層間絶縁膜の成膜の各工程が夫々２回行
われるものである。図３（ａ）乃至（ｅ）は従来の半導
体装置の製造方法を工程順に示す断面図である。
【０００３】従来の半導体製造装置においては、先ず、
図３（ａ）に示すように、ゲート電極パッド１１２が形
成された半導体基板１１１上に層間絶縁膜１３１を成膜
する。更に、層間絶縁膜１３１上にフォトレジスト１１
５を塗布し、公知のリソグラフィ技術によりオーミック
電極形成予定領域のパターニングを行う。
図３（ａ）に示すように、ゲート電極パッド１１２が形
成された半導体基板１１１上に層間絶縁膜１３１を成膜
する。更に、層間絶縁膜１３１上にフォトレジスト１１
５を塗布し、公知のリソグラフィ技術によりオーミック
電極形成予定領域のパターニングを行う。
【０００４】次に、図３（ｂ）に示すように、オーミッ
ク電極を形成するためにウェットエッチングにより層間
絶縁膜１３１のオーミック電極形成予定領域をエッチン
グし、半導体基板１１１を露呈させる。
ク電極を形成するためにウェットエッチングにより層間
絶縁膜１３１のオーミック電極形成予定領域をエッチン
グし、半導体基板１１１を露呈させる。
【０００５】その後、図３（ｃ）に示すように、オーミ
ック金属１１７を前記オーミック電極予定領域に蒸着
し、そして、層間絶縁膜１３１上のオーミック金属１１
７を層間絶縁膜１３１共に、リフトオフ処理することに
より、オーミック電極を形成する。
ック金属１１７を前記オーミック電極予定領域に蒸着
し、そして、層間絶縁膜１３１上のオーミック金属１１
７を層間絶縁膜１３１共に、リフトオフ処理することに
より、オーミック電極を形成する。
【０００６】次いで、図３（ｄ）に示すように、全面に
再度、層間絶縁膜１３２を成膜し、更にフォトレジスト
１３３を塗布し、公知のリソグラフィ技術によりゲート
電極パッド１１２上の領域及びオーミック金属１１７上
の領域のパターニングを行う。
再度、層間絶縁膜１３２を成膜し、更にフォトレジスト
１３３を塗布し、公知のリソグラフィ技術によりゲート
電極パッド１１２上の領域及びオーミック金属１１７上
の領域のパターニングを行う。
【０００７】最後に、図３（ｅ）に示すように、フォト
レジスト１３３のパターンをマスクにしてＳＦ6等のガ
スによるドライエッチングによりスルーホール１１６を
形成し、そして、フォトレジスト１３３を剥離する。
レジスト１３３のパターンをマスクにしてＳＦ6等のガ
スによるドライエッチングによりスルーホール１１６を
形成し、そして、フォトレジスト１３３を剥離する。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体装置の製造方法において
は、リソグラフィ、エッチング及び層間絶縁膜の成膜の
各工程が夫々２回ずつ行われので、ゲート電極形成以降
の工程数が多く、半導体装置作製のコストが高くなると
いう問題点がある。
うに構成された従来の半導体装置の製造方法において
は、リソグラフィ、エッチング及び層間絶縁膜の成膜の
各工程が夫々２回ずつ行われので、ゲート電極形成以降
の工程数が多く、半導体装置作製のコストが高くなると
いう問題点がある。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート電極形成後のスルーホール形成工程
までの工程数を削減することができ、半導体装置作製の
コストを低減することができる半導体装置の製造方法を
提供することを目的とする。
のであって、ゲート電極形成後のスルーホール形成工程
までの工程数を削減することができ、半導体装置作製の
コストを低減することができる半導体装置の製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る第１の半導
体装置の製造方法は、半導体基板上に感光性有機膜を形
成する工程と、この感光性有機膜の上に選択的に遮光用
金属膜を形成する工程と、露光する工程と、この感光性
有機膜を現像してスルーホールを形成する工程とを有す
ることを特徴とする。
体装置の製造方法は、半導体基板上に感光性有機膜を形
成する工程と、この感光性有機膜の上に選択的に遮光用
金属膜を形成する工程と、露光する工程と、この感光性
有機膜を現像してスルーホールを形成する工程とを有す
ることを特徴とする。
【００１１】本発明に係る第２の半導体装置の製造方法
は、ゲート電極パッドが形成された半導体基板上に感光
性有機膜を形成する工程と、この感光性有機膜の全面に
遮光用金属膜を形成する工程と、この遮光用金属膜の全
面にフォトレジストを塗布する工程と、このフォトレジ
ストの前記ゲート電極パッド上の領域及びオーミック電
極形成予定領域を除去し前記遮光用金属膜を露呈させる
工程と、この遮光用金属膜をエッチングし前記感光性有
機膜を露呈させる工程と、この感光性有機膜を露光する
工程と、この感光性有機膜を現像してスルーホールを形
成する工程と、電極用金属膜を前記スルーホール内に堆
積する工程と、前記感光性有機膜上の電極用金属膜をリ
フトオフ処理する工程とを有することを特徴とする。
は、ゲート電極パッドが形成された半導体基板上に感光
性有機膜を形成する工程と、この感光性有機膜の全面に
遮光用金属膜を形成する工程と、この遮光用金属膜の全
面にフォトレジストを塗布する工程と、このフォトレジ
ストの前記ゲート電極パッド上の領域及びオーミック電
極形成予定領域を除去し前記遮光用金属膜を露呈させる
工程と、この遮光用金属膜をエッチングし前記感光性有
機膜を露呈させる工程と、この感光性有機膜を露光する
工程と、この感光性有機膜を現像してスルーホールを形
成する工程と、電極用金属膜を前記スルーホール内に堆
積する工程と、前記感光性有機膜上の電極用金属膜をリ
フトオフ処理する工程とを有することを特徴とする。
【００１２】本発明に係る第３の半導体装置の製造方法
は、半導体基板上に感光性有機膜を一部を除いて形成す
る工程と、全面にゲートメタルを成膜する工程と、前記
感光性有機膜の未形成部分上の前記ゲートメタルにゲー
ト電極パッドを設ける工程と、全面に第１のフォトレジ
ストを塗布する工程と、この第１のフォトレジストのオ
ーミック電極形成予定領域を除去する工程と、前記ゲー
ト電極パッドと前記第１のフォトレジストとの間に前記
感光性有機膜の解像度以下の間隙を形成する工程と、前
記ゲートメタルをエッチングし前記感光性有機膜を露呈
させる工程と、この感光性有機膜を露光する工程と、こ
の感光性有機膜を現像する工程と、全面に第２のフォト
レジストを塗布する工程と、この第２のフォトレジスト
のオーミック電極形成予定領域を除去してスルーホール
を形成する工程と、電極用金属膜を前記スルーホール内
に堆積する工程と、前記感光性有機膜上の電極用金属膜
をリフトオフ処理する工程とを有することを特徴とす
る。
は、半導体基板上に感光性有機膜を一部を除いて形成す
る工程と、全面にゲートメタルを成膜する工程と、前記
感光性有機膜の未形成部分上の前記ゲートメタルにゲー
ト電極パッドを設ける工程と、全面に第１のフォトレジ
ストを塗布する工程と、この第１のフォトレジストのオ
ーミック電極形成予定領域を除去する工程と、前記ゲー
ト電極パッドと前記第１のフォトレジストとの間に前記
感光性有機膜の解像度以下の間隙を形成する工程と、前
記ゲートメタルをエッチングし前記感光性有機膜を露呈
させる工程と、この感光性有機膜を露光する工程と、こ
の感光性有機膜を現像する工程と、全面に第２のフォト
レジストを塗布する工程と、この第２のフォトレジスト
のオーミック電極形成予定領域を除去してスルーホール
を形成する工程と、電極用金属膜を前記スルーホール内
に堆積する工程と、前記感光性有機膜上の電極用金属膜
をリフトオフ処理する工程とを有することを特徴とす
る。
【００１３】また、前記感光性有機膜はＢＣＢ膜である
と好ましく、前記感光性有機膜を露光する工程は、水銀
ランプのｉ線によりなされてもよい。
と好ましく、前記感光性有機膜を露光する工程は、水銀
ランプのｉ線によりなされてもよい。
【００１４】更に、前記電極用金属膜はＡｕＧｅＮｉ合
金からなってもよく、前記ゲートメタルをエッチングし
感光性有機膜を露呈させる工程は、ＳＦ6によるガスエ
ッチングであってもよい。
金からなってもよく、前記ゲートメタルをエッチングし
感光性有機膜を露呈させる工程は、ＳＦ6によるガスエ
ッチングであってもよい。
【００１５】本発明においては、フォトレジストの工
程、オーミック電極形成予定領域の形成用のウェットウ
ェットエッチングの工程及びスルーホール形成用の層間
絶縁膜成膜の工程を夫々１工程ずつの３工程を省略する
ことができるため、半導体装置作製の工程短縮が可能と
なり、製造コストを削減することができる。また、ＢＣ
Ｂ膜は低誘電体であるため、配線間容量等を低減するこ
とができる。
程、オーミック電極形成予定領域の形成用のウェットウ
ェットエッチングの工程及びスルーホール形成用の層間
絶縁膜成膜の工程を夫々１工程ずつの３工程を省略する
ことができるため、半導体装置作製の工程短縮が可能と
なり、製造コストを削減することができる。また、ＢＣ
Ｂ膜は低誘電体であるため、配線間容量等を低減するこ
とができる。
【００１６】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１（ａ）乃至（ｄ）は本発明の第１の
実施例に係る半導体装置の製造方法を工程順に示す断面
図である。
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１（ａ）乃至（ｄ）は本発明の第１の
実施例に係る半導体装置の製造方法を工程順に示す断面
図である。
【００１７】本発明の第１実施例の半導体装置の製造方
法においては、先ず、図１（ａ）に示すように、ゲート
電極パッド１２が形成された半導体基板１１上にＢＣＢ
膜等からなりポジ型の感光性有機膜１３をスピナー等に
より約５０００Ａ厚塗布し、更にその上に遮光用金属膜
１４を２５０Ａ厚で成膜する。
法においては、先ず、図１（ａ）に示すように、ゲート
電極パッド１２が形成された半導体基板１１上にＢＣＢ
膜等からなりポジ型の感光性有機膜１３をスピナー等に
より約５０００Ａ厚塗布し、更にその上に遮光用金属膜
１４を２５０Ａ厚で成膜する。
【００１８】次に、図１（ｂ）に示すように、遮光用金
属膜１４上にフォトレジスト１５を塗布し、公知のリソ
グラフィ技術によりゲート電極パッド１２上の領域及び
オーミック電極形成予定領域のパターニングを行う。
属膜１４上にフォトレジスト１５を塗布し、公知のリソ
グラフィ技術によりゲート電極パッド１２上の領域及び
オーミック電極形成予定領域のパターニングを行う。
【００１９】その後、図１（ｃ）に示すように、公知の
ドライエッチング技術により遮光用金属膜１４をエッチ
ングし、感光性有機膜１３を露呈させる。
ドライエッチング技術により遮光用金属膜１４をエッチ
ングし、感光性有機膜１３を露呈させる。
【００２０】次いで、図１（ｄ）に示すように、全面露
光を行い、遮光用金属膜１４がエッチングされたことに
より露呈した感光性有機膜１３を感光させ、現像処理を
行うことにより、この部分の感光性有機膜１３が除去さ
れ、所望の部分にスルーホール１６が形成される。更
に、ＡｕＧｅＮｉ合金等からなるオーミック金属１７を
スルーホール１６内に蒸着して、感光性有機膜１３上の
オーミック金属１７をフォトレジスト１５共に、リフト
オフ処理することにより、スルーホール１６の形成後に
オーミック電極を形成することができる。
光を行い、遮光用金属膜１４がエッチングされたことに
より露呈した感光性有機膜１３を感光させ、現像処理を
行うことにより、この部分の感光性有機膜１３が除去さ
れ、所望の部分にスルーホール１６が形成される。更
に、ＡｕＧｅＮｉ合金等からなるオーミック金属１７を
スルーホール１６内に蒸着して、感光性有機膜１３上の
オーミック金属１７をフォトレジスト１５共に、リフト
オフ処理することにより、スルーホール１６の形成後に
オーミック電極を形成することができる。
【００２１】このように構成された本発明の第１実施例
の半導体装置の製造方法においては、従来の半導体装置
の製造方法と比べ、フォトレジストの塗布工程、オーミ
ック電極を形成するためのウェットエッチング工程及び
スルーホール形成用の層間絶縁膜成膜工程を夫々１工
程、即ち計３工程を削減することができる。
の半導体装置の製造方法においては、従来の半導体装置
の製造方法と比べ、フォトレジストの塗布工程、オーミ
ック電極を形成するためのウェットエッチング工程及び
スルーホール形成用の層間絶縁膜成膜工程を夫々１工
程、即ち計３工程を削減することができる。
【００２２】このように、本実施例においては、半導体
装置作製の工程短縮が可能となり、製造コストを削減す
ることができる。また、感光性有機膜１３をＢＣＢ膜の
ような低誘電体の材質にすることにより、配線間容量等
を低減することができる。
装置作製の工程短縮が可能となり、製造コストを削減す
ることができる。また、感光性有機膜１３をＢＣＢ膜の
ような低誘電体の材質にすることにより、配線間容量等
を低減することができる。
【００２３】図２（ａ）乃至（ｅ）は本発明の第２の実
施例に係る半導体装置の製造方法を工程順に示す断面図
である。
施例に係る半導体装置の製造方法を工程順に示す断面図
である。
【００２４】本発明の第２実施例の半導体装置の製造方
法においては、先ず、図２（ａ）に示すように、半導体
基板１１上に層間絶縁膜として感光性有機膜１３が一部
を除いて形成されており、更にその全面にゲートメタル
２１が成膜されている。このゲートメタル２１は感光性
有機膜１３が形成されていない部分にも回り込んでい
る。更にまた、感光性有機膜１３が形成されていない部
分上のゲートメタル２１にＡｕメッキ２２が成膜された
ゲート電極パッド２４が設けられている。この全面にフ
ォトレジスト１５を塗布し、公知のリソグラフィ技術に
よりオーミック電極形成予定領域のパターニングを行
う。このとき、ゲート電極２４とフォールド部分のフォ
トレジスト１５との間にＰＲ約１μｍのレジスト間隔２
３を開けておく。
法においては、先ず、図２（ａ）に示すように、半導体
基板１１上に層間絶縁膜として感光性有機膜１３が一部
を除いて形成されており、更にその全面にゲートメタル
２１が成膜されている。このゲートメタル２１は感光性
有機膜１３が形成されていない部分にも回り込んでい
る。更にまた、感光性有機膜１３が形成されていない部
分上のゲートメタル２１にＡｕメッキ２２が成膜された
ゲート電極パッド２４が設けられている。この全面にフ
ォトレジスト１５を塗布し、公知のリソグラフィ技術に
よりオーミック電極形成予定領域のパターニングを行
う。このとき、ゲート電極２４とフォールド部分のフォ
トレジスト１５との間にＰＲ約１μｍのレジスト間隔２
３を開けておく。
【００２５】次に、図２（ｂ）に示すように、パターニ
ングされたフォトレジスト１５をマスクにしてゲートメ
タル２１をＳＦ6等のガスによるドライエッチングによ
り除去し、感光性有機膜１３を露呈させる。
ングされたフォトレジスト１５をマスクにしてゲートメ
タル２１をＳＦ6等のガスによるドライエッチングによ
り除去し、感光性有機膜１３を露呈させる。
【００２６】その後、図２（ｃ）に示すように、全面を
水銀ランプのｉ線で露光することにより露呈した感光性
有機膜１３だけが露光される。更に、感光性有機膜１３
の現像処理を行い、フォトレジスト１５を剥離するとス
ルーホール１６が開口する。このとき、感光性有機膜１
３の解像度は５μｍ以上であるため、約１μｍのレジス
ト間隔２３の部分は感光されてもスルーホール１６のよ
うに現像されることはない。
水銀ランプのｉ線で露光することにより露呈した感光性
有機膜１３だけが露光される。更に、感光性有機膜１３
の現像処理を行い、フォトレジスト１５を剥離するとス
ルーホール１６が開口する。このとき、感光性有機膜１
３の解像度は５μｍ以上であるため、約１μｍのレジス
ト間隔２３の部分は感光されてもスルーホール１６のよ
うに現像されることはない。
【００２７】次いで、図２（ｄ）に示すように、再度全
面にフォトレジスト３３を塗布し、公知のリソグラフィ
技術によりオーミック電極形成予定領域のパターニング
を行い、そして、スルーホール１６内にオーミック金属
１７を蒸着する。
面にフォトレジスト３３を塗布し、公知のリソグラフィ
技術によりオーミック電極形成予定領域のパターニング
を行い、そして、スルーホール１６内にオーミック金属
１７を蒸着する。
【００２８】最後に、図２（ｅ）に示すように、感光性
有機膜１３上のオーミック金属１７をフォトレジスト３
３と共に、リフトオフ処理することによりオーミック電
極及びスルーホール１６を形成する。
有機膜１３上のオーミック金属１７をフォトレジスト３
３と共に、リフトオフ処理することによりオーミック電
極及びスルーホール１６を形成する。
【００２９】このように構成された本発明の第２実施例
の半導体装置の製造方法においては、ゲートメタル２１
の加工工程からスルーホール１６の形成工程まで、従来
３回のリソグラフィ工程が必要なところを、２回のリソ
グラフィ工程により行うことができる。更に、オーミッ
ク電極を形成するためにウェットエッチング工程及びス
ルーホール形成用の層間絶縁膜成膜工程を削減すること
ができ、計３工程を削減することができる。
の半導体装置の製造方法においては、ゲートメタル２１
の加工工程からスルーホール１６の形成工程まで、従来
３回のリソグラフィ工程が必要なところを、２回のリソ
グラフィ工程により行うことができる。更に、オーミッ
ク電極を形成するためにウェットエッチング工程及びス
ルーホール形成用の層間絶縁膜成膜工程を削減すること
ができ、計３工程を削減することができる。
【００３０】このように、本実施例においては、半導体
装置作製の工程短縮が可能となり、製造コストを削減す
ることができる。また、感光性有機膜１３をＢＣＢ膜の
ような低誘電体の材質にすることにより、配線間容量等
を低減することができる。
装置作製の工程短縮が可能となり、製造コストを削減す
ることができる。また、感光性有機膜１３をＢＣＢ膜の
ような低誘電体の材質にすることにより、配線間容量等
を低減することができる。
【００３１】
【発明の効果】以上詳述したように、本発明によれば、
半導体装置作製の工程短縮が可能となり、製造コストを
削減することができる。また、ＢＣＢ膜は低誘電体であ
るため、配線間容量等を低減することができる。
半導体装置作製の工程短縮が可能となり、製造コストを
削減することができる。また、ＢＣＢ膜は低誘電体であ
るため、配線間容量等を低減することができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】本発明の第２の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１１、１１１；半導体基板 １２、２４、１１２；ゲート電極パッド １３；感光性有機膜 １４；遮光用金属膜 １５、３３、１１５、１３３；フォトレジスト １６、１１６；スルーホール １７、１１７；オーミック金属 ２１；ゲートメタル ２２；Ａｕメッキ ２３；レジスト間隔 １３１、１３２；層間絶縁膜
Claims (7)
- 【請求項１】 半導体基板上に感光性有機膜を形成する
工程と、この感光性有機膜の上に選択的に遮光用金属膜
を形成する工程と、露光する工程と、この感光性有機膜
を現像してスルーホールを形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 ゲート電極パッドが形成された半導体基
板上に感光性有機膜を形成する工程と、この感光性有機
膜の全面に遮光用金属膜を形成する工程と、この遮光用
金属膜の全面にフォトレジストを塗布する工程と、この
フォトレジストの前記ゲート電極パッド上の領域及びオ
ーミック電極形成予定領域を除去し前記遮光用金属膜を
露呈させる工程と、この遮光用金属膜をエッチングし前
記感光性有機膜を露呈させる工程と、この感光性有機膜
を露光する工程と、この感光性有機膜を現像してスルー
ホールを形成する工程と、電極用金属膜を前記スルーホ
ール内に堆積する工程と、前記感光性有機膜上の電極用
金属膜をリフトオフ処理する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に感光性有機膜を一部を除
いて形成する工程と、全面にゲートメタルを成膜する工
程と、前記感光性有機膜の未形成部分上の前記ゲートメ
タルにゲート電極パッドを設ける工程と、全面に第１の
フォトレジストを塗布する工程と、この第１のフォトレ
ジストのオーミック電極形成予定領域を除去する工程
と、前記ゲート電極パッドと前記第１のフォトレジスト
との間に前記感光性有機膜の解像度以下の間隙を形成す
る工程と、前記ゲートメタルをエッチングし前記感光性
有機膜を露呈させる工程と、この感光性有機膜を露光す
る工程と、この感光性有機膜を現像する工程と、全面に
第２のフォトレジストを塗布する工程と、この第２のフ
ォトレジストのオーミック電極形成予定領域を除去して
スルーホールを形成する工程と、電極用金属膜を前記ス
ルーホール内に堆積する工程と、前記感光性有機膜上の
電極用金属膜をリフトオフ処理する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 前記感光性有機膜はＢＣＢ膜であること
を特徴とする請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項５】 前記感光性有機膜を露光する工程は、水
銀ランプのｉ線によりなされることを特徴とする請求項
２乃至４のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項６】 前記電極用金属膜はＡｕＧｅＮｉ合金か
らなることを特徴とする請求項２乃至５のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項７】 前記ゲートメタルをエッチングし感光性
有機膜を露呈させる工程は、ＳＦ6によるガスエッチン
グであることを特徴とする請求項３乃至６のいずれか１
項に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280358A JP3141855B2 (ja) | 1998-10-01 | 1998-10-01 | 半導体装置の製造方法 |
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| JP10280358A JP3141855B2 (ja) | 1998-10-01 | 1998-10-01 | 半導体装置の製造方法 |
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|---|---|
| JP2000114260A true JP2000114260A (ja) | 2000-04-21 |
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| JP10280358A Expired - Fee Related JP3141855B2 (ja) | 1998-10-01 | 1998-10-01 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3141855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007503730A (ja) * | 2003-05-12 | 2007-02-22 | マイクロン・テクノロジー・インコーポレーテッド | スピンオンフォトパターン形成性中間層誘電性材料の使用及びそれを利用する中間半導体素子構造体 |
-
1998
- 1998-10-01 JP JP10280358A patent/JP3141855B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007503730A (ja) * | 2003-05-12 | 2007-02-22 | マイクロン・テクノロジー・インコーポレーテッド | スピンオンフォトパターン形成性中間層誘電性材料の使用及びそれを利用する中間半導体素子構造体 |
| US7678460B2 (en) | 2003-05-12 | 2010-03-16 | Micron Technology, Inc. | Intermediate semiconductor device structures using photopatternable, dielectric materials |
| US7855154B2 (en) | 2003-05-12 | 2010-12-21 | Micron Technology, Inc. | Methods of forming intermediate semiconductor device structures using spin-on, photopatternable, interlayer dielectric materials |
| US8486612B2 (en) | 2003-05-12 | 2013-07-16 | Micron Technology, Inc. | Methods of forming intermediate semiconductor device structures using spin-on, photopatternable, interlayer dielectric materials |
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|---|---|
| JP3141855B2 (ja) | 2001-03-07 |
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