JP2000077468A - 半導体装置 - Google Patents

半導体装置

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JP2000077468A
JP2000077468A JP10244478A JP24447898A JP2000077468A JP 2000077468 A JP2000077468 A JP 2000077468A JP 10244478 A JP10244478 A JP 10244478A JP 24447898 A JP24447898 A JP 24447898A JP 2000077468 A JP2000077468 A JP 2000077468A
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JP
Japan
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semiconductor element
semiconductor device
electrodes
mounting substrate
sealing resin
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JP10244478A
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Yasushi Tanaka
恭史 田中
Kazunari Kuzuhara
一功 葛原
Tomohiro Inoue
智広 井上
Masahiro Yamamoto
政博 山本
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Panasonic Electric Works Co Ltd
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Matsushita Electric Works Ltd
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    • H01L2924/1515—Shape

Abstract

(57)【要約】 【課題】 バンプに与える応力を低減し、高い信頼性を
得ることのできる半導体装置を提供する。 【解決手段】 実装基板１に形成された接続用電極３
に、半導体素子２に形成された電極４がバンプ５を介し
てフリップチップ実装され、半導体素子２の周縁部にお
いて封止樹脂６により封止されている。このとき、実装
基板１に枠状の突起部１ａが形成され、突起部１ａの頂
部を半導体素子２の周縁部に当接させ、突起部１ａによ
り囲まれた箇所で半導体素子２に形成された電極４と実
装基板１に形成された接続用電極３とがバンプ５を介し
てフリップチップ実装されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、フリップチップ実装された半導体
装置に関する。
【０００２】
【従来の技術】図４は、従来例に係る半導体装置を示す
概略断面図である。この半導体装置は、実装基板１に形
成された接続用電極３に、半導体素子２に形成された電
極４がバンプ５を介してフリップチップ実装され、実装
基板１と半導体素子２との間にはボイドがなく均一に封
止樹脂６が充填されている。この半導体装置において
は、バンプ５は、半導体素子２の実装面の周辺部または
全体に配置されている。
【０００３】
【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体装置においては、ヒートサイクル等の信
頼性評価時に、構成材料の熱膨張量の違いにより発生し
た反りのため、特に半導体素子１の周辺部のバンプ５に
過度の応力がかかり、寿命を縮めるという問題があっ
た。
【０００４】また、同時に封止樹脂６自体の熱膨張量が
剪断応力としてバンプ５に影響を与え、半導体装置の寿
命を縮めるという問題があった。
【０００５】これを解決する方法として、特開平1-2381
48号公報や特開平5-315397号公報に開示されている。こ
れは、図５に示すように、半導体素子２の周縁部におい
てのみ、封止樹脂６により封止した構成である。
【０００６】しかし、封止樹脂６により封止する際に、
封止樹脂６がバンプ５形成箇所に流れ込んでしまい、バ
ンプ５に過度の応力がかかってしまうという問題があっ
た。
【０００７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、バンプに与える応力
を低減し、高い信頼性を得ることのできる半導体装置を
提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
半導体素子がバンプを介して実装基板にフリップチップ
実装され、前記半導体素子の周縁部のみが封止樹脂によ
り封止された半導体装置において、前記半導体素子また
は前記実装基板の周縁部に枠状の突起部を設け、該突起
部の頂部を前記実装基板または前記半導体素子の周縁部
に当接させ、前記突起部に囲まれた箇所で前記半導体素
子と前記実装基板とをバンプを介してフリップチップ実
装するようにしたことを特徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係る半導体装置を示す概略断面図であり、図２は、本
実施の形態に係る半導体装置の上面から見た状態を示す
概略平面図である。本実施の形態に係る半導体装置は、
従来例として図５に示す半導体装置において、実装基板
１に枠状の突起部１ａを形成し、突起部１ａの頂部を半
導体素子２の周縁部に当接させ、突起部１ａにより囲ま
れた箇所で、半導体素子２に形成された電極４と実装基
板１に形成された接続用電極３とをバンプ５を介してフ
リップチップ実装し、半導体素子２の周縁部で封止樹脂
６により封止した構成である。ここで、本実施の形態に
おいては、バンプ５を突起部１ａにより囲まれた箇所に
位置するように電極４及び接続用電極３が設けられてい
る。
【００１０】従って、本実施の形態においては、ヒート
サイクル試験等の信頼性評価において、半導体素子２に
かかるストレスは主に半導体素子２の周縁部の封止樹脂
６にかかり、半導体素子２の中央部に存在するバンプ５
に与える応力を低減することができる。
【００１１】また、バンプ５近傍に封止樹脂６が存在し
ないので、封止樹脂６による剪断応力がバンプ５に影響
を与えることもない。以上により、信頼性の寿命を高め
ることができる。
【００１２】なお、本実施の形態においては、実装基板
１に突起部１ａを形成するようにしたが、これに限定さ
れるものではなく、例えば、図３に示すように半導体素
子２に枠状の突起部２ａを形成したり、実装基板１及び
半導体素子２に突起部を形成するようにしても良い。
【００１３】
【発明の効果】請求項１記載の発明は、半導体素子がバ
ンプを介して実装基板にフリップチップ実装され、前記
半導体素子の周縁部のみが封止樹脂により封止された半
導体装置において、前記半導体素子または前記実装基板
の周縁部に枠状の突起部を設け、該突起部の頂部を前記
実装基板または前記半導体素子の周縁部に当接させ、前
記突起部に囲まれた箇所で前記半導体素子と前記実装基
板とをバンプを介してフリップチップ実装するようにし
たので、半導体素子にかかるストレスは主に半導体素子
の周縁部の封止樹脂にかかり、半導体素子の中央部に存
在するバンプに与える応力を低減することができ、ま
た、バンプ近傍に封止樹脂が存在しないので、封止樹脂
による剪断応力がバンプに影響を与えることもなく、バ
ンプに与える応力を低減し、高い信頼性を得ることので
きる半導体装置を提供することができた。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置を示す概
略断面図である。
【図２】本実施の形態に係る半導体装置の上面から見た
状態を示す概略平面図である。
【図３】本発明の他の実施形態に係る半導体装置を示す
概略断面図である。
【図４】従来例に係る半導体装置を示す概略断面図であ
る。
【図５】従来例に係る半導体装置を示す概略断面図であ
る。
【符号の説明】
１ 実装基板 １ａ 突起部 ２ 半導体素子 ２ａ 突起部 ３ 接続用電極 ４ 電極 ５ バンプ ６ 封止樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 智広 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 山本 政博 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 4M105 AA01 BB02 GG18 4M109 AA01 BA03 CA04 DA08

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子がバンプを介して実装基板に
    フリップチップ実装され、前記半導体素子の周縁部のみ
    が封止樹脂により封止された半導体装置において、前記
    半導体素子または前記実装基板の周縁部に枠状の突起部
    を設け、該突起部の頂部を前記実装基板または前記半導
    体素子の周縁部に当接させ、前記突起部に囲まれた箇所
    で前記半導体素子と前記実装基板とをバンプを介してフ
    リップチップ実装するようにしたことを特徴とする半導
    体装置。
JP10244478A 1998-08-31 1998-08-31 半導体装置 Pending JP2000077468A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030043624A (ko) * 2001-11-26 2003-06-02 신도 덴시 고교 가부시키가이샤 반도체장치 및 반도체장치의 ｉｃ 장착방법
JP2007013017A (ja) * 2005-07-04 2007-01-18 Sony Corp 電子デバイス装置およびその製造方法

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KR20030043624A (ko) * 2001-11-26 2003-06-02 신도 덴시 고교 가부시키가이샤 반도체장치 및 반도체장치의 ｉｃ 장착방법
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