JP2000036572A - 埋め込まれたダイナミック・ランダム・アクセス・メモリーの製造方法 - Google Patents
埋め込まれたダイナミック・ランダム・アクセス・メモリーの製造方法Info
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- JP2000036572A JP2000036572A JP10304330A JP30433098A JP2000036572A JP 2000036572 A JP2000036572 A JP 2000036572A JP 10304330 A JP10304330 A JP 10304330A JP 30433098 A JP30433098 A JP 30433098A JP 2000036572 A JP2000036572 A JP 2000036572A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】メモリー回路領域と論理回路領域とを集積化
し、それら領域の上面を同じ高さレベルにして、集積回
路の平坦性を極めて良好なものにする埋設されたＤＲＡ
Ｍの製造方法を提供する。 【解決手段】高アスペクト比のコンタクトホールの上に
耐熱性金属酸化物層をデポジットして、前記コンタクト
ホールを覆い、選択的に水素プラズマ処理又は水素熱処
理を含む水素処理を施すことにより、前記コンタクトホ
ールを覆う前記耐熱性金属酸化物層の部分の電気的特性
を非導電性から導電性に変え、前記水素処理を施さない
前記耐熱性金属酸化物層の部分の電気的特性を非導電性
の状態に留めておくものである。
し、それら領域の上面を同じ高さレベルにして、集積回
路の平坦性を極めて良好なものにする埋設されたＤＲＡ
Ｍの製造方法を提供する。 【解決手段】高アスペクト比のコンタクトホールの上に
耐熱性金属酸化物層をデポジットして、前記コンタクト
ホールを覆い、選択的に水素プラズマ処理又は水素熱処
理を含む水素処理を施すことにより、前記コンタクトホ
ールを覆う前記耐熱性金属酸化物層の部分の電気的特性
を非導電性から導電性に変え、前記水素処理を施さない
前記耐熱性金属酸化物層の部分の電気的特性を非導電性
の状態に留めておくものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック・
ランダム・アクセス・メモリー（以下、ＤＲＡＭと略
記）の製造方法に関し、さらに詳しくは、埋設されたＤ
ＲＡＭの製造方法に関する。
ランダム・アクセス・メモリー（以下、ＤＲＡＭと略
記）の製造方法に関し、さらに詳しくは、埋設されたＤ
ＲＡＭの製造方法に関する。
【０００２】
【従来の技術】埋設されるＤＲＡＭは、半導体基板中で
ＤＲＡＭ回路と論理回路とを一緒に組み合わせた集積回
路（以下、ＩＣと略記）の一つのタイプである。今日に
おいては、半導体ＩＣ製造におけるトレンドは、メモリ
ーセルアレイズを高速論理回路エレメンツと一体に（集
積）することである。例えば、マイクロプロセッサー又
はデジタルシグナルプロセッサーすべては、埋設された
メモリーを組み込んだ集積回路を有している。
ＤＲＡＭ回路と論理回路とを一緒に組み合わせた集積回
路（以下、ＩＣと略記）の一つのタイプである。今日に
おいては、半導体ＩＣ製造におけるトレンドは、メモリ
ーセルアレイズを高速論理回路エレメンツと一体に（集
積）することである。例えば、マイクロプロセッサー又
はデジタルシグナルプロセッサーすべては、埋設された
メモリーを組み込んだ集積回路を有している。
【０００３】現在、半導体メーカーは、生産コストを上
げずに、むしろ下げる方向でデバイスの機能を上げるよ
うに努力している。サブミクロンの半導体デバイスをさ
らに小形化して製造することで、機能性を高めると共に
生産コスト低下の目的が半ば達成されている。しかしな
がら、サブミクロンの技術により、デバイスのファンク
ションの低下と渦流容量とが防げ、デバイスのファンク
ションを向上させることができる。さらに、サブミクロ
ンの技術で、より一層小形の半導体チップを作ることが
できる。大きなチップに相当する機能をもつ小形のチッ
プによって、与えられたサイズのシリコンウエーハに、
より多くのシリコンチップを作ることができ、各チップ
の平均生産コストの低下が図れる。
げずに、むしろ下げる方向でデバイスの機能を上げるよ
うに努力している。サブミクロンの半導体デバイスをさ
らに小形化して製造することで、機能性を高めると共に
生産コスト低下の目的が半ば達成されている。しかしな
がら、サブミクロンの技術により、デバイスのファンク
ションの低下と渦流容量とが防げ、デバイスのファンク
ションを向上させることができる。さらに、サブミクロ
ンの技術で、より一層小形の半導体チップを作ることが
できる。大きなチップに相当する機能をもつ小形のチッ
プによって、与えられたサイズのシリコンウエーハに、
より多くのシリコンチップを作ることができ、各チップ
の平均生産コストの低下が図れる。
【０００４】半導体メーカーが辿る別のルートは、半導
体チップ中に論理回路とメモリーデバイスとを一体化
（集積化）することである。これは、生産コストを下げ
ると共にデバイスのファンクショナルキャパシティを高
める点で利点がある。集積化により、半導体チップの一
方の部分にあるメモリーデバイスから別の半導体チップ
の他方の部分にある論理回路へのシグナル伝送時間の遅
れを可及的になくすことで、機能を向上させることがで
きる。さらに、半導体チップにメモリーデバイスと論理
デバイスとを配置すれば、殆ど共通の製造プロセスによ
って作ることができるので、生産コストを下げることが
できる。
体チップ中に論理回路とメモリーデバイスとを一体化
（集積化）することである。これは、生産コストを下げ
ると共にデバイスのファンクショナルキャパシティを高
める点で利点がある。集積化により、半導体チップの一
方の部分にあるメモリーデバイスから別の半導体チップ
の他方の部分にある論理回路へのシグナル伝送時間の遅
れを可及的になくすことで、機能を向上させることがで
きる。さらに、半導体チップにメモリーデバイスと論理
デバイスとを配置すれば、殆ど共通の製造プロセスによ
って作ることができるので、生産コストを下げることが
できる。
【０００５】シングルチップに論理回路とメモリー回路
とを集積化する方法が多くの半導体メーカーによって試
まれている。例えば、デニスン他の米国特許第５，２９
２，６７７号により、シングルの半導体チップに相補的
金属酸化物半導体（ＣＭＯＳ）デバイスとＤＲＡＭデバ
イスとを作る方法が提案されている。しかしながら、こ
の方法は、これらの二つのエレメンツを作る際、製造工
程を共通にしておらず、したがって、生産コストの大幅
な低減につながらない。さらに、この方法は、効率のよ
い論理デバイスの形成を含んでいない。
とを集積化する方法が多くの半導体メーカーによって試
まれている。例えば、デニスン他の米国特許第５，２９
２，６７７号により、シングルの半導体チップに相補的
金属酸化物半導体（ＣＭＯＳ）デバイスとＤＲＡＭデバ
イスとを作る方法が提案されている。しかしながら、こ
の方法は、これらの二つのエレメンツを作る際、製造工
程を共通にしておらず、したがって、生産コストの大幅
な低減につながらない。さらに、この方法は、効率のよ
い論理デバイスの形成を含んでいない。
【０００６】
【発明が解決しようとする課題】効率に優れた高速の論
理回路とメモリー回路とを一緒にシングルの半導体チッ
プに作るためには、製造上の点から数多くのことを配慮
しなればならない。大抵の場合、論理回路又はメモリー
回路のいずれか一方にしか目が向かず、両者を一緒に検
討して考えることはしていないのが現状におけるの当業
者のセンスである。
理回路とメモリー回路とを一緒にシングルの半導体チッ
プに作るためには、製造上の点から数多くのことを配慮
しなればならない。大抵の場合、論理回路又はメモリー
回路のいずれか一方にしか目が向かず、両者を一緒に検
討して考えることはしていないのが現状におけるの当業
者のセンスである。
【０００７】このような点から、シングルの半導体チッ
プに論理回路とメモリー回路とを集積化（一体化）する
改良された方法が必要であり、これが、この発明の解決
課題である。
プに論理回路とメモリー回路とを集積化（一体化）する
改良された方法が必要であり、これが、この発明の解決
課題である。
【０００８】
【課題を解決するための手段】前記したことに鑑み、こ
の発明は、高効率の高速論理デバイスの製造において、
共通化できる工程を増やすことが可能な埋設されたメモ
リーを製造する方法を提供し、この方法によって、生産
コストを大幅に低減できるようにすることを目的とする
もので、かくして、この発明は、前記課題を見事に解決
する。
の発明は、高効率の高速論理デバイスの製造において、
共通化できる工程を増やすことが可能な埋設されたメモ
リーを製造する方法を提供し、この方法によって、生産
コストを大幅に低減できるようにすることを目的とする
もので、かくして、この発明は、前記課題を見事に解決
する。
【０００９】また、他のアスペクトにおいては、この発
明は、メモリー回路領域の上面と論理回路領域の上面と
が同じ高さ（レベル）にあって、集積回路の平面性を優
れたものにする埋設されたＤＲＡＭの製造方法を提供す
る。
明は、メモリー回路領域の上面と論理回路領域の上面と
が同じ高さ（レベル）にあって、集積回路の平面性を優
れたものにする埋設されたＤＲＡＭの製造方法を提供す
る。
【００１０】さらに他のアスペクトにおいては、この発
明は、埋設されたＤＲＡＭの改良された製造方法を提供
する。この方法は、高いアスペクト比のコンタクトホー
ルの上に耐熱性金属酸化物をデポジットするものであ
る。ついで、水素プラズマ又はホットの水素を用いて、
デポジットされた耐熱性金属酸化物を水素処理し、処理
された耐熱性金属酸化物を電気不導通性から電気導通性
に変えるようにするものである。
明は、埋設されたＤＲＡＭの改良された製造方法を提供
する。この方法は、高いアスペクト比のコンタクトホー
ルの上に耐熱性金属酸化物をデポジットするものであ
る。ついで、水素プラズマ又はホットの水素を用いて、
デポジットされた耐熱性金属酸化物を水素処理し、処理
された耐熱性金属酸化物を電気不導通性から電気導通性
に変えるようにするものである。
【００１１】さらにまた他のアスペクトにおいては、こ
の発明は、埋設されたＤＲＡＭの製造方法を提供する。
この方法は、高アスペクト比のコンタクトホールに耐熱
性金属酸化物層を被着することである。ついで、水素プ
ラズマ又はホットな水素を用いて、前記コンタクトホー
ルの上に被着された耐熱性金属酸化物層の部分を処理す
る。水素プラズマ又はホットな水素で処理された前記耐
熱性金属酸化物層の部分を電気不導通性から電気導通性
に変えるようにする。他方、水素プラズマ又はホットな
水素で処理されなかった前記耐熱性金属酸化物層の他の
部分は、電気不導通性のままとして残り、ＤＲＡＭ容量
の誘電層として使用される。
の発明は、埋設されたＤＲＡＭの製造方法を提供する。
この方法は、高アスペクト比のコンタクトホールに耐熱
性金属酸化物層を被着することである。ついで、水素プ
ラズマ又はホットな水素を用いて、前記コンタクトホー
ルの上に被着された耐熱性金属酸化物層の部分を処理す
る。水素プラズマ又はホットな水素で処理された前記耐
熱性金属酸化物層の部分を電気不導通性から電気導通性
に変えるようにする。他方、水素プラズマ又はホットな
水素で処理されなかった前記耐熱性金属酸化物層の他の
部分は、電気不導通性のままとして残り、ＤＲＡＭ容量
の誘電層として使用される。
【００１２】前記の利点ならびに他の利点を達成するた
めに、そして、この発明の目的によれば、この発明は、
埋設されたＤＲＡＭの製造方法を提供する。この発明に
よる方法は、先ず最初にメモリー回路領域と論理回路領
域とが既に形成されている基板を用意し、ついで、複数
のトランスファー電界効果型トランジスタを前記メモリ
ー回路領域に形成する。該トランスファー電界効果型ト
ランジスタのそれぞれは、第１と第２のソース／ドレイ
ン領域及び第１のゲート電極を有している。さらに、複
数のロジック電界効果型トランジスタを前記論理回路領
域に形成する。該ロジック電界効果型トランジスタのそ
れぞれは、第３と第４のソース／ドレイン領域及び第２
のゲート電極を有している。
めに、そして、この発明の目的によれば、この発明は、
埋設されたＤＲＡＭの製造方法を提供する。この発明に
よる方法は、先ず最初にメモリー回路領域と論理回路領
域とが既に形成されている基板を用意し、ついで、複数
のトランスファー電界効果型トランジスタを前記メモリ
ー回路領域に形成する。該トランスファー電界効果型ト
ランジスタのそれぞれは、第１と第２のソース／ドレイ
ン領域及び第１のゲート電極を有している。さらに、複
数のロジック電界効果型トランジスタを前記論理回路領
域に形成する。該ロジック電界効果型トランジスタのそ
れぞれは、第３と第４のソース／ドレイン領域及び第２
のゲート電極を有している。
【００１３】上記の工程の後、前記基板上に第１の絶縁
層を形成し、ついで、該第１の絶縁層をパーターニング
して前記メモリー回路領域に複数の第１と第２の開孔を
形成し、前記トランスファー電界効果型トランジスタそ
れぞれの第１と第２のソース／ドレイン領域を露出させ
る。同様に、前記論理回路領域に複数の第３の開孔を形
成し、これら第３の開孔のそれぞれを介して前記論理回
路領域における少なくとも一つの電導性領域を露出させ
る。
層を形成し、ついで、該第１の絶縁層をパーターニング
して前記メモリー回路領域に複数の第１と第２の開孔を
形成し、前記トランスファー電界効果型トランジスタそ
れぞれの第１と第２のソース／ドレイン領域を露出させ
る。同様に、前記論理回路領域に複数の第３の開孔を形
成し、これら第３の開孔のそれぞれを介して前記論理回
路領域における少なくとも一つの電導性領域を露出させ
る。
【００１４】続いて前記第１の絶縁層を第１の導電層で
覆う。この第１の導電層は、前記の第１、第２及び第３
の開孔を覆うが、これらの開孔を埋めるものではない。
つぎに、耐熱性金属酸化物層を形成して、前記第１の導
電層を覆う。その後、前記耐熱性金属酸化物層の上にマ
スク層を形成するもので、このマスク層は、前記第１の
開孔を少なくとも覆い、前記第２の開孔と第３の開孔と
の直上の領域を少なくとも露出させる。引き続いて、水
素処理を行い、露出された耐熱性金属酸化物層を該水素
処理によって導電層に変える。ついで前記マスク層を除
去する。この後に前記耐熱性金属酸化物層の上に第２の
導電層を形成する。ついで前記第２の導電層、耐熱性金
属酸化物層及び第１の導電層をパターンニングする。こ
のようにして、前記第１の開孔それぞれの上にコンデン
サーの上位電極、誘電層及び下位電極が形成され、第１
と第２の接点相互接続部が前記各第２と第３の開孔それ
ぞれの上に形成される。
覆う。この第１の導電層は、前記の第１、第２及び第３
の開孔を覆うが、これらの開孔を埋めるものではない。
つぎに、耐熱性金属酸化物層を形成して、前記第１の導
電層を覆う。その後、前記耐熱性金属酸化物層の上にマ
スク層を形成するもので、このマスク層は、前記第１の
開孔を少なくとも覆い、前記第２の開孔と第３の開孔と
の直上の領域を少なくとも露出させる。引き続いて、水
素処理を行い、露出された耐熱性金属酸化物層を該水素
処理によって導電層に変える。ついで前記マスク層を除
去する。この後に前記耐熱性金属酸化物層の上に第２の
導電層を形成する。ついで前記第２の導電層、耐熱性金
属酸化物層及び第１の導電層をパターンニングする。こ
のようにして、前記第１の開孔それぞれの上にコンデン
サーの上位電極、誘電層及び下位電極が形成され、第１
と第２の接点相互接続部が前記各第２と第３の開孔それ
ぞれの上に形成される。
【００１５】この発明の一つの好ましい実施の態様によ
れば、前記耐熱性金属酸化物層を形成する前に前記第１
の導電層をパターニングできる。さらに、水素処理を行
う前に前記耐熱性金属酸化物層をパターンニングでき
る。
れば、前記耐熱性金属酸化物層を形成する前に前記第１
の導電層をパターニングできる。さらに、水素処理を行
う前に前記耐熱性金属酸化物層をパターンニングでき
る。
【００１６】この発明の他のアスペクトによれば、埋設
されたＤＲＡＭの製造方法は、さらに前記第２の導電層
の上に第２の絶縁層をまず最初に形成する工程を含む。
その後、前記第２の絶縁層に複数の第４の開孔を形成
し、各コンデンサーの上位電極を露出させ、前記第２の
絶縁層に複数の第５の開孔を形成して、前記第２の導電
層の一部を露出させ、少なくとも一つの他の導電層と電
気的に接続させる。つぎに、第３の導電層を形成して、
前記第４と第５の開孔を埋め、前記第２の絶縁層を覆
う。引き続いて、前記第３の導電層をパターニングして
複数の第１の導電ラインと第２の導電ラインを形成す
る。これら第１の導電ラインそれぞれは、第４の開孔と
前記コンデンサーの上位電極を介して基準電圧に接続
し、前記第２の導電ラインそれぞれは、第５の開孔を介
して少なくとも一つの導電領域に接続する。
されたＤＲＡＭの製造方法は、さらに前記第２の導電層
の上に第２の絶縁層をまず最初に形成する工程を含む。
その後、前記第２の絶縁層に複数の第４の開孔を形成
し、各コンデンサーの上位電極を露出させ、前記第２の
絶縁層に複数の第５の開孔を形成して、前記第２の導電
層の一部を露出させ、少なくとも一つの他の導電層と電
気的に接続させる。つぎに、第３の導電層を形成して、
前記第４と第５の開孔を埋め、前記第２の絶縁層を覆
う。引き続いて、前記第３の導電層をパターニングして
複数の第１の導電ラインと第２の導電ラインを形成す
る。これら第１の導電ラインそれぞれは、第４の開孔と
前記コンデンサーの上位電極を介して基準電圧に接続
し、前記第２の導電ラインそれぞれは、第５の開孔を介
して少なくとも一つの導電領域に接続する。
【００１７】この発明の他の実施の態様によれば、メモ
リー回路領域と論理回路領域とが既に形成されている基
板を先ず最初に準備する工程を含む埋設されたＤＲＡＭ
の製造方法が提供される。この方法においては、つぎに
前記メモリー回路領域に少なくとも一つのトランスファ
ー電界効果型トランジスタを形成する。このトランスフ
ァー電界効果型トランジスタは、第１と第２のソース／
ドレイン領域及び第１のゲート電極を有する。さらに、
少なくとも一つの電界効果型トランジスタが前記論理回
路領域に形成され、このロジック電界効果型トランジス
タは、第３と第４のソース／ドレイン領域及び第２のゲ
ート電極とを有している。
リー回路領域と論理回路領域とが既に形成されている基
板を先ず最初に準備する工程を含む埋設されたＤＲＡＭ
の製造方法が提供される。この方法においては、つぎに
前記メモリー回路領域に少なくとも一つのトランスファ
ー電界効果型トランジスタを形成する。このトランスフ
ァー電界効果型トランジスタは、第１と第２のソース／
ドレイン領域及び第１のゲート電極を有する。さらに、
少なくとも一つの電界効果型トランジスタが前記論理回
路領域に形成され、このロジック電界効果型トランジス
タは、第３と第４のソース／ドレイン領域及び第２のゲ
ート電極とを有している。
【００１８】その後、前記基板を第１の絶縁層で覆い、
ついで該第１の絶縁層をパターニングして、前記メモリ
ー回路領域に第１の開孔と第２の開孔とを形成し、前記
トランスファー電界効果型トランジスタの第１と第２の
ソース／ドレイン領域を露出させる。同様に、前記論理
回路領域に第３の開孔を形成して、この第３の開孔によ
り、前記論理回路領域における少なくとも一つの電導領
域を露出させる。続いて前記第１の絶縁層を第１の導電
層で覆う。この第１の導電層で前記第１、第２及び第３
の開孔を埋める。つぎに、前記第１の導電層を耐熱性金
属酸化物層で覆う。その後、この耐熱性金属酸化物層の
上にマスク層を形成して前記第１の開孔を少なくとも覆
い、前記第２の開孔と第３の開孔との直上の領域を少な
くとも露出させる。
ついで該第１の絶縁層をパターニングして、前記メモリ
ー回路領域に第１の開孔と第２の開孔とを形成し、前記
トランスファー電界効果型トランジスタの第１と第２の
ソース／ドレイン領域を露出させる。同様に、前記論理
回路領域に第３の開孔を形成して、この第３の開孔によ
り、前記論理回路領域における少なくとも一つの電導領
域を露出させる。続いて前記第１の絶縁層を第１の導電
層で覆う。この第１の導電層で前記第１、第２及び第３
の開孔を埋める。つぎに、前記第１の導電層を耐熱性金
属酸化物層で覆う。その後、この耐熱性金属酸化物層の
上にマスク層を形成して前記第１の開孔を少なくとも覆
い、前記第２の開孔と第３の開孔との直上の領域を少な
くとも露出させる。
【００１９】引き続いて、前記露出された耐熱性金属酸
化物層に水素処理を行って、この層を導電層に変える。
ついで、前記マスク層を除去する。この後、前記耐熱性
金属酸化物層を第２の導電層で覆う。ついで、前記第２
の導電層、耐熱性金属酸化物層及び第１の導電層をパタ
ーニングする。最後に、コンデンサーの上位電極、誘電
層及び下位電極を前記第１の開孔の上に形成し、第１と
第２の接点相互接続部を前記第２の開孔と第３の開孔そ
れぞれの上に形成する。
化物層に水素処理を行って、この層を導電層に変える。
ついで、前記マスク層を除去する。この後、前記耐熱性
金属酸化物層を第２の導電層で覆う。ついで、前記第２
の導電層、耐熱性金属酸化物層及び第１の導電層をパタ
ーニングする。最後に、コンデンサーの上位電極、誘電
層及び下位電極を前記第１の開孔の上に形成し、第１と
第２の接点相互接続部を前記第２の開孔と第３の開孔そ
れぞれの上に形成する。
【００２０】この発明のさらに別の好ましい実施の態様
によれば、埋設されたＤＲＡＭの製造方法は、前記第２
の導電層の上に第２の絶縁層をまず最初に形成する工程
をさらに含む。その後、前記第２の絶縁層に第４の開孔
を形成し、コンデンサーの上位電極を露出させ、前記第
２の絶縁層に第５の開孔を形成し、少なくとも一つの導
電層に電気的に接続する前記第２の導電層の一部を露出
させる。ついで、第３の導電層を形成して前記第４と第
５の開孔を埋め、前記第２の絶縁層を覆う。引き続い
て、前記第３の導電層をパターニングして、第１の導電
ラインと第２の導電ラインとを形成するもので、前記第
１の導電ラインは、第４の開孔と前記コンデンサーの上
位電極とを介して基準電圧に接続し、前記第２の導電ラ
インは、第５の開孔を介して少なくとも一つの導電領域
に接続する。
によれば、埋設されたＤＲＡＭの製造方法は、前記第２
の導電層の上に第２の絶縁層をまず最初に形成する工程
をさらに含む。その後、前記第２の絶縁層に第４の開孔
を形成し、コンデンサーの上位電極を露出させ、前記第
２の絶縁層に第５の開孔を形成し、少なくとも一つの導
電層に電気的に接続する前記第２の導電層の一部を露出
させる。ついで、第３の導電層を形成して前記第４と第
５の開孔を埋め、前記第２の絶縁層を覆う。引き続い
て、前記第３の導電層をパターニングして、第１の導電
ラインと第２の導電ラインとを形成するもので、前記第
１の導電ラインは、第４の開孔と前記コンデンサーの上
位電極とを介して基準電圧に接続し、前記第２の導電ラ
インは、第５の開孔を介して少なくとも一つの導電領域
に接続する。
【００２１】つぎに、この発明をいくつかの好ましい実
施の態様により詳細に説明するものであるが、記載され
た実施の態様は、この発明を限定するものではない。
施の態様により詳細に説明するものであるが、記載され
た実施の態様は、この発明を限定するものではない。
【００２２】
【発明の実施の形態】以下に記載する、この発明の実施
の態様は、この発明の理解を助けるものであり、この発
明の技術的範囲を限定するものではない。以下の実施の
態様の記載ならびに図面においては、同一又は類似のパ
ーツについては、同じ符号を付して説明してある。
の態様は、この発明の理解を助けるものであり、この発
明の技術的範囲を限定するものではない。以下の実施の
態様の記載ならびに図面においては、同一又は類似のパ
ーツについては、同じ符号を付して説明してある。
【００２３】酸化チタン（ＴｉＯ2 ）、五酸化タンタル
（Ｔａ2 Ｏ5 ）、酸化鉄（Ｆｅ2 Ｏ3 ）及びバリウムチ
タン酸化物（ＢａＴｉＯ3 ）のような耐熱性金属酸化物
は、広いバンドギャップ絶縁性マテリアルである。これ
ら耐熱性金属酸化物の金属イオンの間の間隙又は酸素空
位に水素を注入する水素プラズマ処理又はホットな水素
処理を行うと、前記の耐熱性金属酸化物の酸素コンテン
トが減少する。したがって、前記耐熱性金属酸化物をｎ
型導電性酸化物にコンバートできる。換言すれば、オリ
ジナルの耐熱性金属酸化物を電気絶縁特性を有するマテ
リアルから半導電又は導電特性を有するものに変えるこ
とができる。この反応メカニズムは、次式で表される：
（Ｔａ2 Ｏ5 ）、酸化鉄（Ｆｅ2 Ｏ3 ）及びバリウムチ
タン酸化物（ＢａＴｉＯ3 ）のような耐熱性金属酸化物
は、広いバンドギャップ絶縁性マテリアルである。これ
ら耐熱性金属酸化物の金属イオンの間の間隙又は酸素空
位に水素を注入する水素プラズマ処理又はホットな水素
処理を行うと、前記の耐熱性金属酸化物の酸素コンテン
トが減少する。したがって、前記耐熱性金属酸化物をｎ
型導電性酸化物にコンバートできる。換言すれば、オリ
ジナルの耐熱性金属酸化物を電気絶縁特性を有するマテ
リアルから半導電又は導電特性を有するものに変えるこ
とができる。この反応メカニズムは、次式で表される：
【００２４】Ｏ2- → １／２Ｏ2 ＋ ２ｅ-
【００２５】水素プラズマ処理又はホットな水素処理の
後、耐熱性金属酸化物の電気導電率は、その酸素コンテ
ントに左右されるから、耐熱性金属酸化物を半導電性マ
テリアル又は導電性マテリアルにすることができる。さ
らに、耐熱性金属酸化物を導電性マテリアルにしたとき
には、その抵抗値を調節することもできる。
後、耐熱性金属酸化物の電気導電率は、その酸素コンテ
ントに左右されるから、耐熱性金属酸化物を半導電性マ
テリアル又は導電性マテリアルにすることができる。さ
らに、耐熱性金属酸化物を導電性マテリアルにしたとき
には、その抵抗値を調節することもできる。
【００２６】耐熱性金属酸化物を導電性マテリアルにコ
ンバートすることについての文献は、いくつものものが
刊行されており、これらの文献には、１９８２年にニュ
ーヨーク州立大学刊行のフー−タイ・リユウ（この発明
の発明者の一人）著による文献”セミコンダクター・エ
レクトローデス・フォー・フォトエレクトロリシス”
（詳細は、１５１頁参照）；シー．ワイ．ヤン他の著に
よるソリッド・ステート・コミッション４３巻８号６３
３〜６３６頁（詳細は、６３３頁参照）の文献”ソリッ
ド・エレクトロケミカル・モディフィケーション・オブ
・セミコンダクターズ”；フー−タイ・リユウ他の著に
よるジャーナル・オブ・ジ・エレクトロケミカル・ソサ
エティ１２９巻２号３４２〜３４５頁（詳細は３４２頁
参照）の文献 ”フォトエレクトロリシス・アト・Ｆｅ
2 Ｏ3 ／ＴｉＯ2 ヘテロジャンクション・エレクトロー
ド”が含まれる。
ンバートすることについての文献は、いくつものものが
刊行されており、これらの文献には、１９８２年にニュ
ーヨーク州立大学刊行のフー−タイ・リユウ（この発明
の発明者の一人）著による文献”セミコンダクター・エ
レクトローデス・フォー・フォトエレクトロリシス”
（詳細は、１５１頁参照）；シー．ワイ．ヤン他の著に
よるソリッド・ステート・コミッション４３巻８号６３
３〜６３６頁（詳細は、６３３頁参照）の文献”ソリッ
ド・エレクトロケミカル・モディフィケーション・オブ
・セミコンダクターズ”；フー−タイ・リユウ他の著に
よるジャーナル・オブ・ジ・エレクトロケミカル・ソサ
エティ１２９巻２号３４２〜３４５頁（詳細は３４２頁
参照）の文献 ”フォトエレクトロリシス・アト・Ｆｅ
2 Ｏ3 ／ＴｉＯ2 ヘテロジャンクション・エレクトロー
ド”が含まれる。
【００２７】この発明は、前記した文献に示唆された技
術を利用して、埋設されたＤＲＡＭを作る方法を改善し
たものである。この発明の主たる特徴は、高アスペクト
比をもつコンタクトホールを覆う耐熱性金属酸化物層を
形成する点にあり、かくして、水素プラズマ処理又は水
素熱処理（ホットな水素処理）を用いてコンタクトホー
ルを覆う耐熱性金属酸化物層の電気特性を非導電性から
導電性にコンバートするものである。
術を利用して、埋設されたＤＲＡＭを作る方法を改善し
たものである。この発明の主たる特徴は、高アスペクト
比をもつコンタクトホールを覆う耐熱性金属酸化物層を
形成する点にあり、かくして、水素プラズマ処理又は水
素熱処理（ホットな水素処理）を用いてコンタクトホー
ルを覆う耐熱性金属酸化物層の電気特性を非導電性から
導電性にコンバートするものである。
【００２８】図１から図６は、この発明の第１の好まし
い実施の態様における埋設されたＤＲＡＭを作るための
製造工程を順を追って説明する断面略図である。
い実施の態様における埋設されたＤＲＡＭを作るための
製造工程を順を追って説明する断面略図である。
【００２９】図１に示すように、先ず最初に半導体基板
１００を準備する。半導体基板１００は、メモリー回路
領域１０１と論理回路領域１０２とに分けられる。さら
に、メモリー回路領域１０１は、少なくとも一つのトラ
ンスファー電界効果型トランジスタ（トランスファーＦ
ＥＴ）１０３を有している。このトランスファーＦＥＴ
１０３は、第１と第２のソース／ドレイン領域１０４，
１０５と第１のゲート電極１０６とを有している。さら
に、論理回路領域１０２は、少なくとも一つのロジック
電界効果型トランジスタ（ロジックＦＥＴ）１０７を有
している。ロジックＦＥＴ１０７は、第３と第４のソー
ス／ドレイン領域１０８，１０９と第２のゲート電極１
１０とを有している。このような半導体基板１００の上
に第１の絶縁層１１１を形成する。ついで、第１の絶縁
層１１１をパターニングして、第１の開孔１１２と第２
の開孔１１３とをメモリー回路領域１０１の直上に形成
し、第３の開孔１１４を論理回路領域の直上に形成す
る。第１の開孔１１２と第２の開孔１１３によりトラン
スファーＦＥＴ１０３の第１と第２のソース／ドレイン
領域１０４，１０５それぞれを露出させる。第３の開孔
１１４により論理回路領域１０２における少なくとも一
つの導電領域を露出させる。
１００を準備する。半導体基板１００は、メモリー回路
領域１０１と論理回路領域１０２とに分けられる。さら
に、メモリー回路領域１０１は、少なくとも一つのトラ
ンスファー電界効果型トランジスタ（トランスファーＦ
ＥＴ）１０３を有している。このトランスファーＦＥＴ
１０３は、第１と第２のソース／ドレイン領域１０４，
１０５と第１のゲート電極１０６とを有している。さら
に、論理回路領域１０２は、少なくとも一つのロジック
電界効果型トランジスタ（ロジックＦＥＴ）１０７を有
している。ロジックＦＥＴ１０７は、第３と第４のソー
ス／ドレイン領域１０８，１０９と第２のゲート電極１
１０とを有している。このような半導体基板１００の上
に第１の絶縁層１１１を形成する。ついで、第１の絶縁
層１１１をパターニングして、第１の開孔１１２と第２
の開孔１１３とをメモリー回路領域１０１の直上に形成
し、第３の開孔１１４を論理回路領域の直上に形成す
る。第１の開孔１１２と第２の開孔１１３によりトラン
スファーＦＥＴ１０３の第１と第２のソース／ドレイン
領域１０４，１０５それぞれを露出させる。第３の開孔
１１４により論理回路領域１０２における少なくとも一
つの導電領域を露出させる。
【００３０】前記露出した導電領域は、ロジックＦＥＴ
のゲート電極又はソース／ドレイン領域になる。例え
ば、図１に示すように、前記第３の開孔により前記ソー
ス／ドレイン領域１０８が露出される。ついで第１の導
電層１１５を形成して前記第１の絶縁層１１１を覆う。
前記第１の導電層１１５は、例えば金属チタン層、金属
タングステン層、窒化チタン層又はチタン／窒化チタン
層である。前記第１の導電層１１５を第１、第２及び第
３の開孔１１２，１１３，１１４それぞれに被着する。
つぎに前記第１の導電層１１５の上に耐熱性金属酸化物
層１１６を形成する。この耐熱性金属酸化物層１１６
は、例えば酸化チタン（ＴｉＯ2 ）、五酸化タンタル
（Ｔａ2 Ｏ5 ）、酸化鉄（Ｆｅ2 Ｏ3 ）及びバリウム・
チタン酸化物（ＢａＴｉＯ3 ）のようなマテリアルズで
構成される。この段階では、前記耐熱性金属酸化物層１
１６は、絶縁層の状態にある。
のゲート電極又はソース／ドレイン領域になる。例え
ば、図１に示すように、前記第３の開孔により前記ソー
ス／ドレイン領域１０８が露出される。ついで第１の導
電層１１５を形成して前記第１の絶縁層１１１を覆う。
前記第１の導電層１１５は、例えば金属チタン層、金属
タングステン層、窒化チタン層又はチタン／窒化チタン
層である。前記第１の導電層１１５を第１、第２及び第
３の開孔１１２，１１３，１１４それぞれに被着する。
つぎに前記第１の導電層１１５の上に耐熱性金属酸化物
層１１６を形成する。この耐熱性金属酸化物層１１６
は、例えば酸化チタン（ＴｉＯ2 ）、五酸化タンタル
（Ｔａ2 Ｏ5 ）、酸化鉄（Ｆｅ2 Ｏ3 ）及びバリウム・
チタン酸化物（ＢａＴｉＯ3 ）のようなマテリアルズで
構成される。この段階では、前記耐熱性金属酸化物層１
１６は、絶縁層の状態にある。
【００３１】前記第１の導電層１１５は、該導電層１１
５の上に前記耐熱性金属酸化物層１１６を形成する前に
パターニングされることができる。この第１の導電層１
１５を前記耐熱性金属酸化物層被着前にパターニングす
れば、その後の前記耐熱性金属酸化物層の被着により前
記第１の導電層１１５のエッジが該耐熱性金属酸化物層
により覆われる。
５の上に前記耐熱性金属酸化物層１１６を形成する前に
パターニングされることができる。この第１の導電層１
１５を前記耐熱性金属酸化物層被着前にパターニングす
れば、その後の前記耐熱性金属酸化物層の被着により前
記第１の導電層１１５のエッジが該耐熱性金属酸化物層
により覆われる。
【００３２】ついで、図２に示すように、マスク層１１
７を前記耐熱性金属酸化物層１１６の上に形成する。こ
のマスク層１１７は、例えばフォトレジスト層又は拡散
バリヤ層でよく、少なくとも前記第１の開孔１１２を閉
塞し、前記第２の開孔１１３と第３の開孔１１４とを少
なくとも露出させる。その後に例えば水素プラズマ処理
又はホットな水素処理のような水素処理を行って、露出
した前記耐熱性金属酸化物層１１６を導電層にコンバー
トする。この水素処理により、露出した前記耐熱性金属
酸化物層１１６は、導電層にコンバートされる一方、露
出されていない前記の耐熱性金属酸化物層１１６ａは、
依然として非導電層の状態に留まることになる。なお、
前記耐熱性金属酸化物層１１６は、前記の水素処理が行
われる前にパターニングされることができる。
７を前記耐熱性金属酸化物層１１６の上に形成する。こ
のマスク層１１７は、例えばフォトレジスト層又は拡散
バリヤ層でよく、少なくとも前記第１の開孔１１２を閉
塞し、前記第２の開孔１１３と第３の開孔１１４とを少
なくとも露出させる。その後に例えば水素プラズマ処理
又はホットな水素処理のような水素処理を行って、露出
した前記耐熱性金属酸化物層１１６を導電層にコンバー
トする。この水素処理により、露出した前記耐熱性金属
酸化物層１１６は、導電層にコンバートされる一方、露
出されていない前記の耐熱性金属酸化物層１１６ａは、
依然として非導電層の状態に留まることになる。なお、
前記耐熱性金属酸化物層１１６は、前記の水素処理が行
われる前にパターニングされることができる。
【００３３】ついで、図４と図５とに示すように、前記
マスク層１１７を除去する。その後、例えば金属タング
ステンのような第２の導電層１１８を前記耐熱性金属酸
化物層１１６（１１６ａと１１６ｂ）の上に形成する。
そして別のマスク層１１９を前記第２の導電層１１８の
上に形成する。マスク層１１９を使用して第２の導電層
１１８、耐熱性金属酸化物層１１６及び第１の導電層１
１５をパターニングする。これによって、導電層１１８
ａ、非導電層１１６ａ１及び導電層１１５ａが前記第１
の開孔１１２の上に形成される。導電層１１８ａ、非導
電層１１６ａ１及び導電層１１５ａは、それぞれコンデ
ンサー１２０の上位電極、誘電層及び下位電極になる。
同時に、第１のコンタクト相互接続部１２１と第２のコ
ンタクト相互接続部１２２とが第２の開孔１１３と第３
の開孔１１４それぞれの上に形成される。この第１のコ
ンタクト相互接続部１２１は、前記第２の導電層１１８
ｂ、耐熱性金属酸化物層１１６ｂ１及び第１の導電層１
１５ｂを備える。第２のコンタクト相互接続部１２２
は、前記第２の導電層１１８ｃ、耐熱性金属酸化物層１
１６ｂ２及び第１の導電層１１５ｃを備える。最後に、
マスク層１１９が除去される。
マスク層１１７を除去する。その後、例えば金属タング
ステンのような第２の導電層１１８を前記耐熱性金属酸
化物層１１６（１１６ａと１１６ｂ）の上に形成する。
そして別のマスク層１１９を前記第２の導電層１１８の
上に形成する。マスク層１１９を使用して第２の導電層
１１８、耐熱性金属酸化物層１１６及び第１の導電層１
１５をパターニングする。これによって、導電層１１８
ａ、非導電層１１６ａ１及び導電層１１５ａが前記第１
の開孔１１２の上に形成される。導電層１１８ａ、非導
電層１１６ａ１及び導電層１１５ａは、それぞれコンデ
ンサー１２０の上位電極、誘電層及び下位電極になる。
同時に、第１のコンタクト相互接続部１２１と第２のコ
ンタクト相互接続部１２２とが第２の開孔１１３と第３
の開孔１１４それぞれの上に形成される。この第１のコ
ンタクト相互接続部１２１は、前記第２の導電層１１８
ｂ、耐熱性金属酸化物層１１６ｂ１及び第１の導電層１
１５ｂを備える。第２のコンタクト相互接続部１２２
は、前記第２の導電層１１８ｃ、耐熱性金属酸化物層１
１６ｂ２及び第１の導電層１１５ｃを備える。最後に、
マスク層１１９が除去される。
【００３４】続いて図５に示すように、第２の絶縁層１
２３を前記第２の導電層１１８（１１８ａ，１１８ｂ及
び１１８ｃ）の上に形成する。ついで第４の開孔１２４
を前記第２の絶縁層１２３に形成して、前記コンデンサ
ーの上位電極１１８ａを露出させる。さらに第５の開孔
１２５を前記第２の絶縁層１２３に形成して、前記第２
の導電層１１８、例えば導電層１１８ｂ又は１１８ｃを
露出させる。前記導電層１１８ｂ又は１１８ｃは、導電
領域に電気的に接続する。
２３を前記第２の導電層１１８（１１８ａ，１１８ｂ及
び１１８ｃ）の上に形成する。ついで第４の開孔１２４
を前記第２の絶縁層１２３に形成して、前記コンデンサ
ーの上位電極１１８ａを露出させる。さらに第５の開孔
１２５を前記第２の絶縁層１２３に形成して、前記第２
の導電層１１８、例えば導電層１１８ｂ又は１１８ｃを
露出させる。前記導電層１１８ｂ又は１１８ｃは、導電
領域に電気的に接続する。
【００３５】つぎに図６に示すように、第３の導電層１
２６を第４と第５の開孔１２４，１２５及び前記第２の
絶縁層１２３を覆うように形成する。この第３の導電層
１２６は、例えば、アルミニウム層、銅層又はアルミニ
ウム−銅合金層でよい。引き続いて前記第３の導電層１
２６をパターニングして第１の導電ライン１２６ａを形
成する。この第１の導電ライン１２６ａは、基準電圧、
例えば、1/2 Ｖccを第４の開孔１２４を介して前記コン
デンサーの上位電極１１８ａへ供給する。同様に、第２
の導電ライン１２６ｂ又は１２６ｃを形成する。これら
第２の導電ライン１２６ｂ又は１２６ｃそれぞれは、前
記第５の開孔１２４を介して少なくとも一つの導電領域
と接続する。
２６を第４と第５の開孔１２４，１２５及び前記第２の
絶縁層１２３を覆うように形成する。この第３の導電層
１２６は、例えば、アルミニウム層、銅層又はアルミニ
ウム−銅合金層でよい。引き続いて前記第３の導電層１
２６をパターニングして第１の導電ライン１２６ａを形
成する。この第１の導電ライン１２６ａは、基準電圧、
例えば、1/2 Ｖccを第４の開孔１２４を介して前記コン
デンサーの上位電極１１８ａへ供給する。同様に、第２
の導電ライン１２６ｂ又は１２６ｃを形成する。これら
第２の導電ライン１２６ｂ又は１２６ｃそれぞれは、前
記第５の開孔１２４を介して少なくとも一つの導電領域
と接続する。
【００３６】上記した方法により作られた前記上位電極
の上面と前記コンタクト相互接続部とは、同じ相対高さ
になっている。したがって、前記メモリー回路領域と論
理回路領域とは、ほぼ同じ相対高さにある。これによっ
て、集積回路の平滑性（平坦性）が極めて向上する。
の上面と前記コンタクト相互接続部とは、同じ相対高さ
になっている。したがって、前記メモリー回路領域と論
理回路領域とは、ほぼ同じ相対高さにある。これによっ
て、集積回路の平滑性（平坦性）が極めて向上する。
【００３７】さらに、この発明は、高アスペクト比のコ
ンタクトホールの上に耐熱性金属酸化物を被着すること
によって、埋設されたＤＲＡＭを製造する方法をも提供
する。水素プラズマ処理又はホットの水素処理により、
前記コンタクトホールを覆うように被着された耐熱性金
属酸化物の部分を非導電性から導電性マテリアルにコン
バートし、他方、水素処理されない耐熱性金属酸化物の
部分を非電導性のままにしておくことで、水素処理され
ない耐熱性金属酸化物層をＤＲＡＭコンデンサーの誘電
層として使用することができる。
ンタクトホールの上に耐熱性金属酸化物を被着すること
によって、埋設されたＤＲＡＭを製造する方法をも提供
する。水素プラズマ処理又はホットの水素処理により、
前記コンタクトホールを覆うように被着された耐熱性金
属酸化物の部分を非導電性から導電性マテリアルにコン
バートし、他方、水素処理されない耐熱性金属酸化物の
部分を非電導性のままにしておくことで、水素処理され
ない耐熱性金属酸化物層をＤＲＡＭコンデンサーの誘電
層として使用することができる。
【００３８】上記した実施の態様は、あくまでもこの発
明を理解するための実施例であって、この発明を限定す
るものではなく、変形、モデフィケーションは、すべて
この発明の技術的範囲に含まれ、この発明の技術的範囲
は、特許請求の範囲の記載によって定められるものであ
る。
明を理解するための実施例であって、この発明を限定す
るものではなく、変形、モデフィケーションは、すべて
この発明の技術的範囲に含まれ、この発明の技術的範囲
は、特許請求の範囲の記載によって定められるものであ
る。
【００３９】
【発明の効果】上記のように、この発明によれば、メモ
リー回路と論理回路とをコンバインして、生産コストを
下げると共にシリコンウエーハの面平滑性（面平坦性）
を極めて良好なものにすることができる。
リー回路と論理回路とをコンバインして、生産コストを
下げると共にシリコンウエーハの面平滑性（面平坦性）
を極めて良好なものにすることができる。
【図１】 この発明の一つの好ましい実施の態様によ
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
【図２】 この発明の一つの好ましい実施の態様によ
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
【図３】 この発明の一つの好ましい実施の態様によ
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
【図４】 この発明の一つの好ましい実施の態様によ
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
【図５】 この発明の一つの好ましい実施の態様によ
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
【図６】 この発明の一つの好ましい実施の態様によ
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
る埋設されたＤＲＡＭを作る製造工程を説明する拡大断
面略図。
１００ 半導体基板 １０１ メモリー回路領域 １０２ 論理回路領域 １０３ トランスファー電界効果型トランジスタ １０４ トランスファー電界効果型トランジスタの
第１のソース／ドレイン領域 １０５ トランスファー電界効果型トランジスタの
第２のソース／ドレイン領域 １０６ トランスファー電界効果型トランジスタの
第１のゲート電極 １０７ ロジック電界効果型トランジスタ １０８ ロジック電界効果型トランジスタの第３の
ソース／ドレイン領域 １０９ ロジック電界効果型トランジスタの第４の
ソース／ドレイン領域 １１０ ロジック電界効果型トランジスタの第２の
ゲート電極 １１１ 第１の絶縁層 １１２ 第１の開孔 １１３ 第２の開孔 １１４ 第３の開孔 １１５ 第１の導電層 １１５ａ 導電層 １１６ 耐熱性金属酸化物層 １１６ａ 露出した耐熱性金属酸化物層 １１６ａ１ 非導電層 １１６ｂ 露出しない耐熱性金属酸化物層 １１７ マスク層 １１８ 第２の導電層 １１８ａ 導電層 １１８ｂ 導電層 １１８ｃ 導電層 １１９ マスク層 １２０ コンデンサー １２１ 第１のコンタクト相互接続部 １２２ 第２のコンタクト相互接続部 １２３ 第２の絶縁層 １２４ 第４の開孔 １２５ 第５の開孔 １２６ 第３の導電層
第１のソース／ドレイン領域 １０５ トランスファー電界効果型トランジスタの
第２のソース／ドレイン領域 １０６ トランスファー電界効果型トランジスタの
第１のゲート電極 １０７ ロジック電界効果型トランジスタ １０８ ロジック電界効果型トランジスタの第３の
ソース／ドレイン領域 １０９ ロジック電界効果型トランジスタの第４の
ソース／ドレイン領域 １１０ ロジック電界効果型トランジスタの第２の
ゲート電極 １１１ 第１の絶縁層 １１２ 第１の開孔 １１３ 第２の開孔 １１４ 第３の開孔 １１５ 第１の導電層 １１５ａ 導電層 １１６ 耐熱性金属酸化物層 １１６ａ 露出した耐熱性金属酸化物層 １１６ａ１ 非導電層 １１６ｂ 露出しない耐熱性金属酸化物層 １１７ マスク層 １１８ 第２の導電層 １１８ａ 導電層 １１８ｂ 導電層 １１８ｃ 導電層 １１９ マスク層 １２０ コンデンサー １２１ 第１のコンタクト相互接続部 １２２ 第２のコンタクト相互接続部 １２３ 第２の絶縁層 １２４ 第４の開孔 １２５ 第５の開孔 １２６ 第３の導電層
Claims (30)
- 【請求項１】 以下の工程からなる埋設されたダイナミ
ック・ランダム・アクセス・メモリー（ＤＲＡＭ）の製
造方法：複数のトランスファー電界効果型トランジスタ
（トランスファーＦＥＴ）を有していて、これらトラン
スファー電界効果型トランジスタが第１と第２のソース
／ドレイン領域及び第１のゲート電極を有しているメモ
リー回路領域と；複数のロジック電界効果型トランジス
タ（ロジックＦＥＴ）を有していて、これらロジック電
界効果型トランジスタが第３と第４のソース／ドレイン
領域及び第２のゲート電極を有している論理回路領域と
を備えている基板を調製する工程；前記基板に第１の絶
縁層を形成する工程；前記第１の絶縁層をパターニング
して、前記メモリー回路領域の上に複数の第１と第２の
開孔を形成し、さらに、前記論理回路領域の上に複数の
第３の開孔を形成し、前記複数の第１と第２の開孔の各
々により、前記各トランスファー電界効果型のそれぞれ
の第１と第２のソース／ドレイン領域を露出させると共
に前記複数の第３の開孔の各々により、前記論理回路領
域における少なくとも一つの導電領域を露出させる工
程；前記第１の絶縁層の上に第１の導電層を形成し、こ
の絶縁層により前記第１、第２及び第３の開孔を完全に
塞がないようにして被覆する工程；前記第１の導電層を
覆う耐熱性金属酸化物層を形成する工程；前記耐熱性金
属酸化物層を覆うマスク層を形成し、このマスク層で前
記第１の開孔を少なくとも覆い、前記第２の開孔と前記
第３の開孔とを少なくとも露出させる工程；前記露出し
た耐熱性金属酸化物層を電気導電層にコンバートするた
めに、水素処理を前記露出した耐熱性金属酸化物層に対
し行う工程；前記マスク層を除去する工程；前記耐熱性
金属酸化物層の上に第２の導電層を形成する工程；及び
前記第２の導電層、耐熱性金属酸化物層及び第１の導電
層をパターニングして、前記各第１の開孔の上にコンデ
ンサーの上位電極、誘電層及び下位電極をそれぞれ形成
し、前記各第２の開孔と第３の開孔の上に第１と第２の
コンタクト相互接続部を形成する工程。 - 【請求項２】 前記耐熱性金属酸化物層を形成する工程
が酸化チタン（ＴｉＯ2 ）、五酸化タンタル（Ｔａ2 Ｏ
5 ）、酸化鉄（Ｆｅ2 Ｏ3 ）及びバリウムチタン酸化物
（ＢａＴｉＯ3 ）を含むグループから選ばれた酸化物の
一つをデポジットする工程を含む請求項１の方法。 - 【請求項３】 マスク層を形成する工程がフォトレジス
トマテリアルをデポジットしてフォトレジスト層を形成
するか、又は、拡散バリヤマテリアルをデポジットして
拡散バリヤ層を形成する工程を含む請求項１の方法。 - 【請求項４】 水素処理を行う工程が水素プラズマ処理
又はホットな水素処理（水素熱処理）を用いることを含
む請求項１の方法。 - 【請求項５】 前記第１の導電層を形成する工程がチタ
ン又はタングステンを被着する工程を含む請求項１の方
法。 - 【請求項６】 前記第１の導電層を形成する工程が窒化
チタンを被着する工程を含む請求項１の方法。 - 【請求項７】 前記第１の導電層を形成する工程が前記
基板と前記窒化チタン層の間にチタン層がサンドイッチ
されるように、チタンと窒化チタンとを被着する工程を
含む請求項１の方法。 - 【請求項８】 前記第２の導電層を形成する工程がタン
グステンを被着する工程を含む請求項１の方法。 - 【請求項９】 前記コンデンサーの上位電極のサイドエ
ッジが前記コンデンサーの前記下位電極のサイドエッジ
に整合するようになる請求項１の方法。 - 【請求項１０】前記耐熱性金属化合物層を形成する前に
前記第１の導電層をパターニングする工程をさらに含む
請求項１の方法。 - 【請求項１１】前記水素処理を行う工程の前に前記耐熱
性金属化合物層ををパターニングする工程をさらに含む
請求項１の方法。 - 【請求項１２】前記第２の導電層、耐熱性金属酸化物層
及び第１の導電層をパターニングする工程の後に、以下
の工程をさらに含む請求項１の方法：前記第２の導電層
の上に第２の絶縁層を形成する工程；前記第２の絶縁層
に複数の第４の開孔を形成して、各コンデンサーの上位
電極を露出させ、前記第２の絶縁層に複数の第５の開孔
を形成して、前記第２の導電層の一部を露出させて、少
なくとも一つの導電領域に接続させる工程；前記複数の
第４の開孔、第５の開孔及び第２の絶縁層の上に第３の
導電層を形成する工程；及び前記第３の導電層をパター
ニングして、前記第４の開孔を介して各コンデンサーの
上位電極へ基準電圧を供給する複数の第１の導電ライン
を形成し、さらに、それぞれが少なくとも一つの導電領
域と前記第５の開孔を介して結合する複数の第２の導電
ラインを形成する工程。 - 【請求項１３】前記の基準電圧は、１／２Ｖccの電圧を
含む請求項１２の方法。 - 【請求項１４】前記第３の導電層を形成する工程がアル
ミニウム、銅又はアルミニウム−銅合金をデポジットす
る工程を含む請求項１２の方法。 - 【請求項１５】前記導電領域は、前記ロジック電界効果
型トランジスタの第３又は第４のソース／ドレイン領
域、又は、前記ロジック電界効果型トランジスタの第２
のゲート電極を言う請求項１の方法。 - 【請求項１６】以下の工程からなる埋設されたダイナミ
ック・ランダム・アクセス・メモリー（ＤＲＡＭ）の製
造方法：複数のトランスファー電界効果型トランジスタ
（トランスファーＦＥＴ）を有していて、これらトラン
スファー電界効果型トランジスタが第１と第２のソース
／ドレイン領域及び第１のゲート電極を有しているメモ
リー回路領域と；複数のロジック電界効果型トランジス
タ（ロジックＦＥＴ）を有していて、これらロジック電
界効果型トランジスタが第３と第４のソース／ドレイン
領域及び第２のゲート電極を有している論理回路領域と
を備えている基板を調製する工程；前記基板に第１の絶
縁層を形成する工程；前記第１の絶縁層をパターニング
して、前記メモリー回路領域の上に第１と第２の開孔を
形成し、さらに、前記論理回路領域の上に第３の開孔を
形成し、前記第１と第２の開孔の各々により、前記各ト
ランスファー電界効果型のそれぞれの第１と第２のソー
ス／ドレイン領域を露出させると共に前記第３の開孔に
より、前記論理回路領域における少なくとも一つの導電
領域を露出させる工程；前記第１の絶縁層の上に第１の
導電層を形成し、この絶縁層により前記第１、第２及び
第３の開孔を完全に塞がないようにして被覆する工程；
前記第１の導電層を覆う耐熱性金属酸化物層を形成する
工程；前記耐熱性金属酸化物層を覆うマスク層を形成
し、このマスク層で前記第１の開孔を少なくとも覆い、
前記第２の開孔と前記第３の開孔とを少なくとも露出さ
せる工程；前記露出した耐熱性金属酸化物層を電気導電
層にコンバートするために、水素処理を前記露出した耐
熱性金属酸化物層に対し行う工程；前記マスク層を除去
する工程；前記耐熱性金属酸化物層の上に第２の導電層
を形成する工程；及び前記第２の導電層、耐熱性金属酸
化物層及び第１の導電層をパターニングして、前記各第
１の開孔の上にコンデンサーの上位電極、誘電層及び下
位電極をそれぞれ形成し、前記各第２の開孔と第３の開
孔の上に第１と第２のコンタクト相互接続部を形成する
工程。 - 【請求項１７】前記耐熱性金属酸化物層を形成する工程
が酸化チタン（ＴｉＯ2 ）、五酸化タンタル（Ｔａ2 Ｏ
5 ）、酸化鉄（Ｆｅ2 Ｏ3 ）及びバリウムチタン酸化物
（ＢａＴｉＯ3 ）を含むグループから選ばれた酸化物の
一つをデポジットする工程を含む請求項１６の方法。 - 【請求項１８】マスク層を形成する工程がフォトレジス
トマテリアルをデポジットしてフォトレジスト層を形成
するか、又は、拡散バリヤマテリアルをデポジットして
拡散バリヤ層を形成する工程を含む請求項１６の方法。 - 【請求項１９】水素処理を行う工程が水素プラズマ処理
又はホットな水素処理（水素熱処理）を用いることを含
む請求項１６の方法。 - 【請求項２０】前記第１の導電層を形成する工程がチタ
ン又はタングステンを被着する工程を含む請求項１６の
方法。 - 【請求項２１】前記第１の導電層を形成する工程が窒化
チタンを被着する工程を含む請求項１６の方法。 - 【請求項２２】前記第１の導電層を形成する工程が前記
基板と前記窒化チタン層の間にチタン層がサンドイッチ
されるように、チタンと窒化チタンとを被着する工程を
含む請求項１６の方法。 - 【請求項２３】前記第２の導電層を形成する工程がタン
グステンを被着する工程を含む請求項１６の方法。 - 【請求項２４】前記コンデンサーの上位電極のサイドエ
ッジが前記コンデンサーの前記下位電極のサイドエッジ
に整合する請求項１６の方法。 - 【請求項２５】前記耐熱性金属化合物層を形成する前に
前記第１の導電層をパターニングする工程をさらに含む
請求項１６の方法。 - 【請求項２６】前記水素処理を行う工程の前に前記耐熱
性金属化合物層ををパターニングする工程をさらに含む
請求項１６の方法。 - 【請求項２７】前記第２の導電層、耐熱性金属酸化物層
及び第１の導電層をパターニングする工程の後に、以下
の工程をさらに含む請求項１６の方法：前記第２の導電
層の上に第２の絶縁層を形成する工程；前記第２の絶縁
層に複数の第４の開孔を形成して、各コンデンサーの上
位電極を露出させ、前記第２の絶縁層に複数の第５の開
孔を形成して、前記第２の導電層の一部を露出させて、
少なくとも一つの導電領域に接続させる工程；前記複数
の第４の開孔、第５の開孔及び第２の絶縁層の上に第３
の導電層を形成する工程；及び前記第３の導電層をパタ
ーニングして、前記第４の開孔を介して各コンデンサー
の上位電極へ基準電圧を供給する複数の第１の導電ライ
ンを形成し、さらに、それぞれが少なくとも一つの導電
領域と前記第５の開孔を介して結合する複数の第２の導
電ラインを形成する工程。 - 【請求項２８】前記の基準電圧は、１／２Ｖccの電圧を
含む請求項２７の方法。 - 【請求項２９】前記第３の導電層を形成する工程がアル
ミニウム、銅又はアルミニウム−銅合金をデポジットす
る工程を含む請求項２７の方法。 - 【請求項３０】前記導電領域は、前記ロジック電界効果
型トランジスタの第３又は第４のソース／ドレイン領
域、又は、前記ロジック電界効果型トランジスタの第２
のゲート電極を言う請求項１６の方法。
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