JP2000035773A - 制御回路及びこれを用いた表示装置 - Google Patents
制御回路及びこれを用いた表示装置Info
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Abstract
(57)【要約】
【課題】 従来のタイミングコントローラＩＣ内の出力
バッファのＰチャンネルトランジスタとＮチャンネルト
ランジスタが同時にオンして、電源からＧＮＤへと貫通
電流が流れ、ノイズの原因となっていた。 【解決手段】 第一のディジタル信号を処理して得られ
た第二のディジタル信号Ｄｏｉを受けて、高電位、低電
位及びハイインピーダンス状態を有する第三のディジタ
ル信号を出力するよう構成された出力バッファ１５と、
この出力バッファ１５のハイインピーダンス状態を制御
するイネーブル信号ＥＮをクロック信号ＣＬＫから作成
する制御信号作成回路を備えて、出力バッファ１５の出
力する第三のディジタル信号Ｄｏｘが高電位から低電位
へ切り替わるとき、及び第三のディジタル信号Ｄｏｘが
低電位から高電位へ切り替わるとき、出力バッファ１５
がハイインピーダンス状態となるように制御するもので
ある。
バッファのＰチャンネルトランジスタとＮチャンネルト
ランジスタが同時にオンして、電源からＧＮＤへと貫通
電流が流れ、ノイズの原因となっていた。 【解決手段】 第一のディジタル信号を処理して得られ
た第二のディジタル信号Ｄｏｉを受けて、高電位、低電
位及びハイインピーダンス状態を有する第三のディジタ
ル信号を出力するよう構成された出力バッファ１５と、
この出力バッファ１５のハイインピーダンス状態を制御
するイネーブル信号ＥＮをクロック信号ＣＬＫから作成
する制御信号作成回路を備えて、出力バッファ１５の出
力する第三のディジタル信号Ｄｏｘが高電位から低電位
へ切り替わるとき、及び第三のディジタル信号Ｄｏｘが
低電位から高電位へ切り替わるとき、出力バッファ１５
がハイインピーダンス状態となるように制御するもので
ある。
Description
【０００１】
【発明の属する技術分野】この発明は、多数の高速ディ
ジタルデータを処理する例えば液晶表示装置の制御回路
及びこれを用いた表示装置、特にそのノイズ及び不要電
磁輻射対策に関するものである。
ジタルデータを処理する例えば液晶表示装置の制御回路
及びこれを用いた表示装置、特にそのノイズ及び不要電
磁輻射対策に関するものである。
【０００２】
【従来の技術】従来の高速でディジタルデータ処理を行
う制御回路は、ディジタル信号が切り替わるところで、
不要電磁輻射を生じさせ、他の機器に障害を及ぼしてし
まう。従来の対策としてはＧＮＤ強化、回路の平衡化、
フィルターの設置、金属筐体での遮蔽等が行われてき
た。
う制御回路は、ディジタル信号が切り替わるところで、
不要電磁輻射を生じさせ、他の機器に障害を及ぼしてし
まう。従来の対策としてはＧＮＤ強化、回路の平衡化、
フィルターの設置、金属筐体での遮蔽等が行われてき
た。
【０００３】
【発明が解決しようとする課題】ディジタルエレクトロ
ニクステクノロジーの進歩に伴い高速化が進み、ディジ
タル信号のスイッチング速度が上がり、スイッチング時
の電気的変化が電磁波として周辺の電気機器に障害を与
えてしまう。そこで、今までの回路レベルの対策として
ＧＮＤ強化、フィルターの設置、配線の工夫等を行って
きたが、例えば、液晶表示装置において発生源となるタ
イミングコントローラＩＣの対策は十分とは言えなかっ
た。液晶表示のためにディジタル信号を処理し、ディジ
タル信号を出力する制御回路であるタイミングコントロ
ーラＩＣにおいて、ディジタル信号がＨＩＧＨ・ＬＯＷ
の切り替わりのときに、タイミングコントローラＩＣ内
の出力バッファのＰチャンネルトランジスタとＮチャン
ネルトランジスタが同時にオンの状態になる瞬間ができ
る。そのとき、ＰチャンネルトランジスタとＮチャンネ
ルトランジスタを通って、電源からＧＮＤへと一時的に
大きい電流が流れ、ノイズの原因として他の信号に影響
を与えてしまうことがある。この一時的に流れる大きい
電流を貫通電流といい、図５にその概念図を示す。
ニクステクノロジーの進歩に伴い高速化が進み、ディジ
タル信号のスイッチング速度が上がり、スイッチング時
の電気的変化が電磁波として周辺の電気機器に障害を与
えてしまう。そこで、今までの回路レベルの対策として
ＧＮＤ強化、フィルターの設置、配線の工夫等を行って
きたが、例えば、液晶表示装置において発生源となるタ
イミングコントローラＩＣの対策は十分とは言えなかっ
た。液晶表示のためにディジタル信号を処理し、ディジ
タル信号を出力する制御回路であるタイミングコントロ
ーラＩＣにおいて、ディジタル信号がＨＩＧＨ・ＬＯＷ
の切り替わりのときに、タイミングコントローラＩＣ内
の出力バッファのＰチャンネルトランジスタとＮチャン
ネルトランジスタが同時にオンの状態になる瞬間ができ
る。そのとき、ＰチャンネルトランジスタとＮチャンネ
ルトランジスタを通って、電源からＧＮＤへと一時的に
大きい電流が流れ、ノイズの原因として他の信号に影響
を与えてしまうことがある。この一時的に流れる大きい
電流を貫通電流といい、図５にその概念図を示す。
【０００４】図５は、従来の出力バッファの貫通電流を
示す概略図である。図５において、１は入力信号、２は
入力信号１がゲートに入力するＰチャンネルトランジス
タ、３はＰチャンネルトランジスタ２と接続され、入力
信号１がゲートに入力するＮチャンネルトランジスタ、
４は抵抗５を介してＰチャンネルトランジスタ２に接続
された電源、６はＮチャンネルトランジスタ３に接続さ
れたＧＮＤである。７はＰチャンネルトランジスタ２と
Ｎチャンネルトランジスタ３との接続点から出力される
出力信号である。８はＰチャンネルトランジスタ２とＮ
チャンネルトランジスタ３が同時にオンしたとき、Ｐチ
ャンネルトランジスタ２とＮチャンネルトランジスタ３
を通じて流れる貫通電流である。出力バッファは、出力
信号がＨＩＧＨのときは電源４側に、ＬＯＷのときはＧ
ＮＤ６側に回路が繋がると考えてよい。
示す概略図である。図５において、１は入力信号、２は
入力信号１がゲートに入力するＰチャンネルトランジス
タ、３はＰチャンネルトランジスタ２と接続され、入力
信号１がゲートに入力するＮチャンネルトランジスタ、
４は抵抗５を介してＰチャンネルトランジスタ２に接続
された電源、６はＮチャンネルトランジスタ３に接続さ
れたＧＮＤである。７はＰチャンネルトランジスタ２と
Ｎチャンネルトランジスタ３との接続点から出力される
出力信号である。８はＰチャンネルトランジスタ２とＮ
チャンネルトランジスタ３が同時にオンしたとき、Ｐチ
ャンネルトランジスタ２とＮチャンネルトランジスタ３
を通じて流れる貫通電流である。出力バッファは、出力
信号がＨＩＧＨのときは電源４側に、ＬＯＷのときはＧ
ＮＤ６側に回路が繋がると考えてよい。
【０００５】この発明は、上述のような課題を解決する
ためになされたもので、第一の目的は、出力バッファの
貫通電流を低減することができる制御回路を得るもので
ある。また、第二の目的は、そのような制御回路を用い
た表示装置を得るものである。
ためになされたもので、第一の目的は、出力バッファの
貫通電流を低減することができる制御回路を得るもので
ある。また、第二の目的は、そのような制御回路を用い
た表示装置を得るものである。
【０００６】
【課題を解決するための手段】この発明に係わる制御回
路においては、入力される第一のディジタル信号を処理
して第二のディジタル信号を出力する処理部と、この処
理部の出力する第二のディジタル信号を受けて、高電
位、低電位及びハイインピーダンス状態を有する第三の
ディジタル信号を出力するよう構成された出力バッファ
と、この出力バッファのハイインピーダンス状態を制御
する制御信号を作成する制御信号作成回路を備え、制御
信号作成回路は、出力バッファの出力する第三のディジ
タル信号が高電位から低電位へ切り替わるとき、及び第
三のディジタル信号が低電位から高電位へ切り替わると
き、出力バッファがハイインピーダンス状態となるよう
に制御するものである。また、第二のディジタル信号の
出力バッファへの入力タイミングを制御するクロック信
号を供給するクロック供給回路を備え、制御信号作成回
路は、クロック供給回路の出力するクロック信号をもと
にして制御信号を作成するものである。
路においては、入力される第一のディジタル信号を処理
して第二のディジタル信号を出力する処理部と、この処
理部の出力する第二のディジタル信号を受けて、高電
位、低電位及びハイインピーダンス状態を有する第三の
ディジタル信号を出力するよう構成された出力バッファ
と、この出力バッファのハイインピーダンス状態を制御
する制御信号を作成する制御信号作成回路を備え、制御
信号作成回路は、出力バッファの出力する第三のディジ
タル信号が高電位から低電位へ切り替わるとき、及び第
三のディジタル信号が低電位から高電位へ切り替わると
き、出力バッファがハイインピーダンス状態となるよう
に制御するものである。また、第二のディジタル信号の
出力バッファへの入力タイミングを制御するクロック信
号を供給するクロック供給回路を備え、制御信号作成回
路は、クロック供給回路の出力するクロック信号をもと
にして制御信号を作成するものである。
【０００７】また、制御信号作成回路は、第二のディジ
タル信号をもとにして制御信号を作成するものである。
さらに、この発明に係わる表示装置においては、制御回
路の出力する第三のディジタル信号をもとにして表示を
行う表示部を備えたものである。
タル信号をもとにして制御信号を作成するものである。
さらに、この発明に係わる表示装置においては、制御回
路の出力する第三のディジタル信号をもとにして表示を
行う表示部を備えたものである。
【０００８】
【発明の実施の形態】実施の形態１．入力される第一の
ディジタル信号を処理部によって処理して得られる第二
のディジタル信号を、出力バッファにより第三のディジ
タル信号として出力するよう構成された制御回路である
タイミングコントローラＩＣの出力バッファから出力さ
れる出力信号のＨＩＧＨ・ＬＯＷの切り替わりで、オフ
状態つまりハイインピーダンス状態にして、出力バッフ
ァのデバイスから生じる貫通電流を抑える。例えば、液
晶駆動に用いているタイミングコントローラＩＣの出力
バッファに３ステート出力バッファを用い、出力信号の
データ切り替わりタイミングにＨＩＧＨ状態が重なるイ
ネーブル信号を作成し、３ステート出力バッファによっ
て出力信号がＨＩＧＨからＬＯＷまたは、ＬＯＷからＨ
ＩＧＨへと切り替わる点で、出力バッファをハイインピ
ーダンス状態にして回路に貫通電流が流れないようにす
る。
ディジタル信号を処理部によって処理して得られる第二
のディジタル信号を、出力バッファにより第三のディジ
タル信号として出力するよう構成された制御回路である
タイミングコントローラＩＣの出力バッファから出力さ
れる出力信号のＨＩＧＨ・ＬＯＷの切り替わりで、オフ
状態つまりハイインピーダンス状態にして、出力バッフ
ァのデバイスから生じる貫通電流を抑える。例えば、液
晶駆動に用いているタイミングコントローラＩＣの出力
バッファに３ステート出力バッファを用い、出力信号の
データ切り替わりタイミングにＨＩＧＨ状態が重なるイ
ネーブル信号を作成し、３ステート出力バッファによっ
て出力信号がＨＩＧＨからＬＯＷまたは、ＬＯＷからＨ
ＩＧＨへと切り替わる点で、出力バッファをハイインピ
ーダンス状態にして回路に貫通電流が流れないようにす
る。
【０００９】図１は、この発明の実施の形態１による制
御回路の出力バッファの制御信号を作成する制御信号作
成回路を示す図である。図において、１０は図示しない
クロック供給回路から供給されるクロックＣＬＫ２ａを
遅延させるＤｅｌａｙ素子、１１はＤｅｌａｙ素子１０
によって遅延されたクロックＩＣを遅延させるＤｅｌａ
ｙ素子、このＤｅｌａｙ素子１１によって遅延されたク
ロックはインバータ１２を経てクロック２ｄとしてＡＮ
Ｄ素子１３の一方の入力となる。ＡＮＤ素子１３の他の
一方の入力はクロック２ａと同じ位相のクロック２ｂで
ある。１４は、データ２ｇ及びＤｅｌａｙ素子１０を経
てクロック２ｃを入力とし、データ２ｆを出力するＦ／
Ｆ素子、１５はデータ２ｆを第二のディジタル信号であ
る入力データＤｏｉとし、データ２ｈを第三のディジタ
ル信号である出力データＤｏｘとする３ステート出力バ
ッファであり、ＡＮＤ素子１３の出力であるクロック２
ｅのイネーブル信号ＥＮを制御信号として制御され、こ
のイネーブル信号ＥＮがＨＩＧＨのときハイインピーダ
ンス状態となる。図１では、出力バッファをハイインピ
ーダンス状態にするイネーブル信号（ＥＮ）はクロック
信号（ＣＬＫ）で作成している。
御回路の出力バッファの制御信号を作成する制御信号作
成回路を示す図である。図において、１０は図示しない
クロック供給回路から供給されるクロックＣＬＫ２ａを
遅延させるＤｅｌａｙ素子、１１はＤｅｌａｙ素子１０
によって遅延されたクロックＩＣを遅延させるＤｅｌａ
ｙ素子、このＤｅｌａｙ素子１１によって遅延されたク
ロックはインバータ１２を経てクロック２ｄとしてＡＮ
Ｄ素子１３の一方の入力となる。ＡＮＤ素子１３の他の
一方の入力はクロック２ａと同じ位相のクロック２ｂで
ある。１４は、データ２ｇ及びＤｅｌａｙ素子１０を経
てクロック２ｃを入力とし、データ２ｆを出力するＦ／
Ｆ素子、１５はデータ２ｆを第二のディジタル信号であ
る入力データＤｏｉとし、データ２ｈを第三のディジタ
ル信号である出力データＤｏｘとする３ステート出力バ
ッファであり、ＡＮＤ素子１３の出力であるクロック２
ｅのイネーブル信号ＥＮを制御信号として制御され、こ
のイネーブル信号ＥＮがＨＩＧＨのときハイインピーダ
ンス状態となる。図１では、出力バッファをハイインピ
ーダンス状態にするイネーブル信号（ＥＮ）はクロック
信号（ＣＬＫ）で作成している。
【００１０】図２は、図１の回路の信号波形を示す図で
ある。図において、データ２ｈの網掛部分がハイインピ
ーダンス状態である。また、解析の便宜上、回路中のＤ
ｅｌａｙ素子１０、１１以外では遅延が起きないとして
信号波形を示してある。
ある。図において、データ２ｈの網掛部分がハイインピ
ーダンス状態である。また、解析の便宜上、回路中のＤ
ｅｌａｙ素子１０、１１以外では遅延が起きないとして
信号波形を示してある。
【００１１】次に動作について説明する。図１の方は１
データ区間毎にイネーブル信号がＨＩＧＨになる。図２
に示すように、１データの始まりと終わりが、データの
切り替わりの有る無しに関わらずハイインピーダンス状
態になる。図１の回路は、クロックＣＬＫからイネーブ
ル信号ＥＮを作成する回路中のＤｅｌａｙ素子１０、１
１のうち、Ｄｅｌａｙ素子１０を通った後から、データ
Ｆ／Ｆ素子１４用クロック２ｃを引き出すことにより、
データ信号の１区間データのタイミングにイネーブル信
号ＥＮがＨＩＧＨになり、出力データ信号ＤｏｘのＨＩ
ＧＨ・ＬＯＷの切り替わりでハイインピーダンス状態を
重ねることができる。図１の回路は出力ディジタル信号
の切り替わりが多い時に有効である。また、図１に示す
回路は、タイミングコントローラＩＣ中に１連だけでよ
く、タイミングコントローラＩＣ中のゲート数を縮小す
ることができる。
データ区間毎にイネーブル信号がＨＩＧＨになる。図２
に示すように、１データの始まりと終わりが、データの
切り替わりの有る無しに関わらずハイインピーダンス状
態になる。図１の回路は、クロックＣＬＫからイネーブ
ル信号ＥＮを作成する回路中のＤｅｌａｙ素子１０、１
１のうち、Ｄｅｌａｙ素子１０を通った後から、データ
Ｆ／Ｆ素子１４用クロック２ｃを引き出すことにより、
データ信号の１区間データのタイミングにイネーブル信
号ＥＮがＨＩＧＨになり、出力データ信号ＤｏｘのＨＩ
ＧＨ・ＬＯＷの切り替わりでハイインピーダンス状態を
重ねることができる。図１の回路は出力ディジタル信号
の切り替わりが多い時に有効である。また、図１に示す
回路は、タイミングコントローラＩＣ中に１連だけでよ
く、タイミングコントローラＩＣ中のゲート数を縮小す
ることができる。
【００１２】実施の形態２．実施の形態２では、出力バ
ッファをハイインピーダンス状態にするイネーブル信号
をデータから作成するようにしたものである。図３は、
この発明の実施の形態２による制御回路の出力バッファ
の制御信号を作成する制御信号作成回路を示す図であ
る。図において、２０はデータ３ａを遅延させるＤｅｌ
ａｙ素子、２１はＤｅｌａｙ素子２０によって遅延され
たデータ３ｂを遅延させるＤｅｌａｙ素子、２２はデー
タ３ａを一方の入力とし、Ｄｅｌａｙ素子２１によって
遅延されたデータ３ｃを他方の入力とするＥＸ−ＯＲ素
子で、イネーブル信号ＥＮ３ｄを出力する。２３、２４
はデータ３ｂを入力とする直列に接続された二つのイン
バータ、２５はインバータ２４の出力であるデータ３ｅ
を第二のディジタル信号である入力データＤｏｉとし、
データ３ｆを第三のディジタル信号である出力データＤ
ｏｘとする３ステート出力バッファであり、ＥＸ−ＯＲ
素子２２の出力であるイネーブル信号ＥＮを制御信号と
して制御され、イネーブル信号ＥＮがＨＩＧＨのとき、
ハイインピーダンス状態となる。
ッファをハイインピーダンス状態にするイネーブル信号
をデータから作成するようにしたものである。図３は、
この発明の実施の形態２による制御回路の出力バッファ
の制御信号を作成する制御信号作成回路を示す図であ
る。図において、２０はデータ３ａを遅延させるＤｅｌ
ａｙ素子、２１はＤｅｌａｙ素子２０によって遅延され
たデータ３ｂを遅延させるＤｅｌａｙ素子、２２はデー
タ３ａを一方の入力とし、Ｄｅｌａｙ素子２１によって
遅延されたデータ３ｃを他方の入力とするＥＸ−ＯＲ素
子で、イネーブル信号ＥＮ３ｄを出力する。２３、２４
はデータ３ｂを入力とする直列に接続された二つのイン
バータ、２５はインバータ２４の出力であるデータ３ｅ
を第二のディジタル信号である入力データＤｏｉとし、
データ３ｆを第三のディジタル信号である出力データＤ
ｏｘとする３ステート出力バッファであり、ＥＸ−ＯＲ
素子２２の出力であるイネーブル信号ＥＮを制御信号と
して制御され、イネーブル信号ＥＮがＨＩＧＨのとき、
ハイインピーダンス状態となる。
【００１３】図４は、図３の回路の信号波形を示す図で
ある。図において、データ３ｆの網掛部分がハイインピ
ーダンス状態である。また、解析の便宜上、回路中のＤ
ｅｌａｙ素子２０、２１以外では遅延が起きないものと
して信号波形を示してある。
ある。図において、データ３ｆの網掛部分がハイインピ
ーダンス状態である。また、解析の便宜上、回路中のＤ
ｅｌａｙ素子２０、２１以外では遅延が起きないものと
して信号波形を示してある。
【００１４】次に動作について説明する。図３の回路
は、データ信号の変化点のみでイネーブル信号がＨＩＧ
Ｈになる。すなわち、図４に示すようにイネーブル信号
ＥＮ３ｄは、データ信号が変化するときのみＨＩＧＨに
なる。この図３の回路を用いると、イネーブル信号の切
り替わりが最小限で済み、イネーブル信号の電気的変化
の影響によるノイズ及び不要放射が低減できる。ハイイ
ンピーダンス状態になるのは信号が切り替わる時のみで
ある。
は、データ信号の変化点のみでイネーブル信号がＨＩＧ
Ｈになる。すなわち、図４に示すようにイネーブル信号
ＥＮ３ｄは、データ信号が変化するときのみＨＩＧＨに
なる。この図３の回路を用いると、イネーブル信号の切
り替わりが最小限で済み、イネーブル信号の電気的変化
の影響によるノイズ及び不要放射が低減できる。ハイイ
ンピーダンス状態になるのは信号が切り替わる時のみで
ある。
【００１５】図３のイネーブル信号作成回路は、データ
から取り出されるイネーブル信号ＥＮを作成する回路中
のＤｅｌａｙ素子２０、Ｄｅｌａｙ素子２１のうち、Ｄ
ｅｌａｙ素子２０を通った後（３ｂ地点）からデータ３
ｂ信号を引き出すことにより、出力バッファ２５の出力
データ信号３ｆのＨＩＧＨ・ＬＯＷ切り替わりタイミン
グに、イネーブル信号ＥＮがＨＩＧＨになり、データ信
号３ｆがＨＩＧＨ・ＬＯＷに切り替わるタイミングで、
ＨＩＧＨインピーダンス状態にすることができる。図３
の回路は出力ディジタル信号の切り替わりが少ない時に
有効である。なお、実施の形態１及び実施の形態２に示
す制御回路は、制御回路の出力する第三のディジタル信
号をもとにして表示を行う表示部を備えていれば、液晶
表示装置だけでなく、ＰＤＰ等他のディジタル信号を取
り扱う表示装置にも、ノイズ及び不要電磁輻射対策とし
て使用することができる。
から取り出されるイネーブル信号ＥＮを作成する回路中
のＤｅｌａｙ素子２０、Ｄｅｌａｙ素子２１のうち、Ｄ
ｅｌａｙ素子２０を通った後（３ｂ地点）からデータ３
ｂ信号を引き出すことにより、出力バッファ２５の出力
データ信号３ｆのＨＩＧＨ・ＬＯＷ切り替わりタイミン
グに、イネーブル信号ＥＮがＨＩＧＨになり、データ信
号３ｆがＨＩＧＨ・ＬＯＷに切り替わるタイミングで、
ＨＩＧＨインピーダンス状態にすることができる。図３
の回路は出力ディジタル信号の切り替わりが少ない時に
有効である。なお、実施の形態１及び実施の形態２に示
す制御回路は、制御回路の出力する第三のディジタル信
号をもとにして表示を行う表示部を備えていれば、液晶
表示装置だけでなく、ＰＤＰ等他のディジタル信号を取
り扱う表示装置にも、ノイズ及び不要電磁輻射対策とし
て使用することができる。
【００１６】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。入力さ
れる第一のディジタル信号を処理して第二のディジタル
信号を出力する処理部と、この処理部の出力する第二の
ディジタル信号を受けて、高電位、低電位及びハイイン
ピーダンス状態を有する第三のディジタル信号を出力す
るよう構成された出力バッファと、この出力バッファの
ハイインピーダンス状態を制御する制御信号を作成する
制御信号作成回路を備え、制御信号作成回路は、出力バ
ッファの出力する第三のディジタル信号が高電位から低
電位へ切り替わるとき、及び第三のディジタル信号が低
電位から高電位へ切り替わるとき、出力バッファがハイ
インピーダンス状態となるように制御するので、第三の
ディジタル信号の高電位と低電位との切り替わり時に、
ハイインピーダンス状態にするため、出力バッファの貫
通電流を低減してノイズを低減することができる。ま
た、第二のディジタル信号の出力バッファへの入力タイ
ミングを制御するクロック信号を供給するクロック供給
回路を備え、制御信号作成回路は、クロック供給回路の
出力するクロック信号をもとにして制御信号を作成する
ので、制御信号作成回路は一つでよく、回路の数を少な
くすることができる。
れているので、以下に示すような効果を奏する。入力さ
れる第一のディジタル信号を処理して第二のディジタル
信号を出力する処理部と、この処理部の出力する第二の
ディジタル信号を受けて、高電位、低電位及びハイイン
ピーダンス状態を有する第三のディジタル信号を出力す
るよう構成された出力バッファと、この出力バッファの
ハイインピーダンス状態を制御する制御信号を作成する
制御信号作成回路を備え、制御信号作成回路は、出力バ
ッファの出力する第三のディジタル信号が高電位から低
電位へ切り替わるとき、及び第三のディジタル信号が低
電位から高電位へ切り替わるとき、出力バッファがハイ
インピーダンス状態となるように制御するので、第三の
ディジタル信号の高電位と低電位との切り替わり時に、
ハイインピーダンス状態にするため、出力バッファの貫
通電流を低減してノイズを低減することができる。ま
た、第二のディジタル信号の出力バッファへの入力タイ
ミングを制御するクロック信号を供給するクロック供給
回路を備え、制御信号作成回路は、クロック供給回路の
出力するクロック信号をもとにして制御信号を作成する
ので、制御信号作成回路は一つでよく、回路の数を少な
くすることができる。
【００１７】また、制御信号作成回路は、第二のディジ
タル信号をもとにして制御信号を作成するので、第二の
ディジタル信号の切り替わりが少ないときに有利であ
る。さらに、この発明に係わる表示装置においては、出
力バッファの貫通電流を低減させた制御回路を用いて、
この制御回路の出力する第三のディジタル信号をもとに
して表示を行う表示部を備えたので、貫通電流を低減し
てノイズを低減した表示装置を得ることができる。
タル信号をもとにして制御信号を作成するので、第二の
ディジタル信号の切り替わりが少ないときに有利であ
る。さらに、この発明に係わる表示装置においては、出
力バッファの貫通電流を低減させた制御回路を用いて、
この制御回路の出力する第三のディジタル信号をもとに
して表示を行う表示部を備えたので、貫通電流を低減し
てノイズを低減した表示装置を得ることができる。
【図１】 この発明の実施の形態１による制御回路の出
力バッファの制御信号を作成する制御信号作成回路を示
す図である。
力バッファの制御信号を作成する制御信号作成回路を示
す図である。
【図２】 図１の回路の信号波形を示す図である。
【図３】 この発明の実施の形態２による制御回路の出
力バッファの制御信号を作成する制御信号作成回路を示
す図である。
力バッファの制御信号を作成する制御信号作成回路を示
す図である。
【図４】 図３の回路の信号波形を示す図である。
【図５】 従来の出力バッファの貫通電流を示す概略図
である。
である。
１０，１１，２０，２１ Ｄｅｌａｙ素子、１２，２
３，２４ インバータ、 １３ ＡＮＤ素子、 １４
Ｆ／Ｆ素子、１５，２５ 出力バッファ、 ２２ ＥＸ
−ＯＲ素子。
３，２４ インバータ、 １３ ＡＮＤ素子、 １４
Ｆ／Ｆ素子、１５，２５ 出力バッファ、 ２２ ＥＸ
−ＯＲ素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠原 尋史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5C006 AA03 AC21 AF71 BB11 BC16 BF06 BF26 BF27 FA16 FA32 5C080 AA05 AA10 BB05 DD12 DD25 EE25 FF09 GG02 GG09 JJ03 JJ04
Claims (4)
- 【請求項１】 入力される第一のディジタル信号を処理
して第二のディジタル信号を出力する処理部、この処理
部の出力する第二のディジタル信号を受けて、高電位、
低電位及びハイインピーダンス状態を有する第三のディ
ジタル信号を出力するよう構成された出力バッファ、こ
の出力バッファのハイインピーダンス状態を制御する制
御信号を作成する制御信号作成回路を備え、上記制御信
号作成回路は、出力バッファの出力する第三のディジタ
ル信号が高電位から低電位へ切り替わるとき、及び第三
のディジタル信号が低電位から高電位へ切り替わると
き、出力バッファがハイインピーダンス状態となるよう
に制御することを特徴とする制御回路。 - 【請求項２】 第二のディジタル信号の出力バッファへ
の入力タイミングを制御するクロック信号を供給するク
ロック供給回路を備え、制御信号作成回路は、上記クロ
ック供給回路の出力するクロック信号をもとにして制御
信号を作成することを特徴とする請求項１記載の制御回
路。 - 【請求項３】 制御信号作成回路は、第二のディジタル
信号をもとにして制御信号を作成することを特徴とする
請求項１記載の制御回路。 - 【請求項４】 請求項１〜請求項３のいずれか一項記載
の制御回路、及びこの制御回路の出力する第三のディジ
タル信号をもとにして表示を行う表示部を備えたことを
特徴とする表示装置。
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|---|---|---|---|
| JP20462998A JP3961682B2 (ja) | 1998-07-21 | 1998-07-21 | 制御回路及びこれを用いた表示装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP20462998A JP3961682B2 (ja) | 1998-07-21 | 1998-07-21 | 制御回路及びこれを用いた表示装置 |
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| JP2000035773A true JP2000035773A (ja) | 2000-02-02 |
| JP2000035773A5 JP2000035773A5 (ja) | 2004-12-16 |
| JP3961682B2 JP3961682B2 (ja) | 2007-08-22 |
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| JP (1) | JP3961682B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001290468A (ja) * | 2000-04-05 | 2001-10-19 | Seiko Epson Corp | 走査回路および走査信号生成方法 |
| CN100377196C (zh) * | 2003-11-19 | 2008-03-26 | Lg.菲利浦Lcd株式会社 | 液晶显示器的驱动装置和驱动方法 |
-
1998
- 1998-07-21 JP JP20462998A patent/JP3961682B2/ja not_active Expired - Fee Related
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