FR2995135A1 - Procede de realisation de transistors fet - Google Patents

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Abstract

L'invention concerne notamment la réalisation d'un transistor à effet de champ à partir d'un empilement de couches formant un substrat de type semi-conducteur sur isolant, l'empilement présentant une couche superficielle d'une épaisseur initiale, faite en un matériau semi-conducteur cristallin et recouverte d'une couche de protection, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes: définition par photolithographie dans la couche de protection d'un motif de grille; gravure du motif de grille dans la couche superficielle de façon à laisser en place une épaisseur de la couche de matériau semi-conducteur, ladite épaisseur définissant la hauteur d'un canal de conduction du transistor à effet de champs, formation d'une grille (120) dans le motif de grille, formation dans la couche superficielle et de part et d'autre de la grille (120) de zones (110) de source et de drain, en conservant en ces zones l'épaisseur initiale de la couche superficielle.

Description

DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne en général les transistors à effet de champ (FET) utilisés par l'industrie de la microélectronique et plus particulièrement ceux de tailles nanométriques à canaux très minces réalisés à partir de substrats de type silicium sur isolant (S01). ÉTAT DE LA TECHNIQUE La course incessante à la réduction des dimensions qui caractérise toute l'industrie de la microélectronique n'a pu se faire qu'avec une amélioration constante des techniques de photolithographie tout au long de décennies de développement depuis que les premiers circuits intégrés ont été produits industriellement dans les années soixante. Elles permettent de définir des motifs toujours plus petits jusqu'à atteindre les dimensions nanométriques que requièrent les familles ou « nceuds » technologiques actuellement en cours de développement, notamment ceux dits de 28 nanomètres (nm) et de 22 nm.
L'amélioration des techniques de photolithographie et l'utilisation d'une structure de transistors toujours plus élaborée ont permis une intégration toujours plus poussée des circuits intégrés. Un doublement de densité environ tous les deux ans, en accord avec la loi dite de MOORE, continue d'être observé en dépit du fait que les dimensions atteintes approchent désormais les dimensions atomiques des matériaux constituant les composants actifs d'un circuit intégré. La structure standard d'un transistor 100 est actuellement celle représentée sur la figure la. Il s'agit d'un transistor à effet de champ ou FET, de l'anglais « field effect transistor », dont les électrodes source et drain 110 sont auto alignées sur celle de la grille 120 qui commande la conduction du transistor. On notera ici que les zones source et drain sont généralement parfaitement symétriques et peuvent jouer indifféremment le rôle de source ou de drain pour le fonctionnement électrique du transistor. Ils sont globalement désignés par l'acronyme SD dans ce qui suit.
Cette structure est typiquement obtenue en partant d'un empilement de couches également désigné substrat élaboré, de type « semi-conducteur sur isolant » dit SOI 130, de l'anglais « silicon on insulator ». Le substrat SOI étant constitué d'une mince couche superficielle 132 de matériau semi-conducteur monocristallin, le plus généralement du silicium, sur une couche continue d'oxyde enterrée 134 dite BOX, de l'anglais « buried oxyde layer ». Le tout est supporté mécaniquement par un substrat épais, également désigné substrat porteur 136, constituant le corps du substrat SOI, le plus souvent fait de silicium massif. Les transistors sont isolés latéralement les uns des autres par des tranchées 140 remplies d'oxyde qui traversent la couche superficielle 132 pour former, avec la couche BOX, un caisson d'isolement 145. Cette technique, bien connue de l'homme du métier, est appelée STI de l'anglais « shallow trench isolation » c'est-à-dire « isolation par tranchées peu profondes ». La structure ci-dessus permet d'obtenir des transistors dont l'épaisseur 133 du canal est faible et bien contrôlée, typiquement de l'ordre de 5 à 8 nm. Elle permet ainsi de réaliser des transistors de type FDSOI, acronyme de l'anglais « fully depleted silicon on insulator », c'est-à-dire « silicium sur isolant complètement déserté » qui conviennent pour les noeuds technologiques actuels de 28 nm et 22 nm. L'obtention d'un canal de conduction mince entre source et drain permet d'assurer un meilleur contrôle électrostatique de la grille 120 sur ce dernier et minimise les effets de canal court réduisant ainsi les courants de fuite entre source et drain La structure 100 est aussi caractérisée par la présence de source et drain surélevés ou RSD, de l'anglais « raised source drain ». Les RSD 112 sont réalisés par épitaxie localisée de ces zones à partir de la couche superficielle 132 du SOI dans une gamme d'épaisseur 113 allant typiquement de 10 à 30 nm. Ceci dans le but d'épaissir la mince couche superficielle provenant du substrat SOI, afin de réduire les résistances d'accès aux électrodes de source et drain et permettre leur siliciuration (non représentée) pour obtenir une bonne résistance électrique de contact sur ces électrodes. La formation des RSD implique la réalisation préalable d'espaceurs 150 sur les flancs de la grille. Les espaceurs, typiquement faits de nitrure de silicium (SiN), permettent de protéger les zones de grilles lors de la croissance épitaxiale des RSD et pendant leur siliciuration afin d'éviter les courts-circuits entre source-drain et grille.
La figure la représente toutefois une vue idéalisée des transistors obtenus. En réalité, ceux-ci sont plus conformes à ce qui est représenté dans la figure lb qui met en évidence des défauts générés par le procédé de fabrication standard actuel. En particulier, la gravure de la grille 120 et la formation des espaceurs 150 font que la couche superficielle 132 du substrat SOI est partiellement attaquée lors de ces opérations. La couche mince initiale 133 ne subsiste alors que sous la grille elle-même. La gravure sélective de la grille et des espaceurs consomme une partie du silicium de la couche 132 et ne laisse au mieux en place qu'une épaisseur réduite 135. Les fluctuations inhérentes à tout procédé technologique et la faible épaisseur initiale de la couche 132 font que localement il se peut qu'il ne reste plus du tout de silicium dans certaines zones 137. La formation des RSD en sera évidemment sérieusement affectée puisque aucune croissance épitaxiale ne pourra alors s'effectuer à partir de ces zones.
Par ailleurs on constate une fluctuation importante de l'épaisseur 113 des zones RSD 112 obtenues. Avec les meilleurs outils de production actuels elle est au mieux de l'ordre de 5 à 10°A de l'épaisseur des RSD, soit quelques nanomètres, entre le bord et le centre de la plaque, c'est à dire entre le bord et le centre d'une tranche SOI à partir de laquelle les circuits sont fabriqués. Cette fluctuation peut être fonction du facteur de remplissage. Ce facteur correspond au rapport des surfaces épitaxiées sur celles qui ne le sont pas. Il est donc une mesure de la densité des motifs épitaxiés sur une plaque. On assiste également à des fluctuations d'épaisseur locale importantes; c'est-à-dire à des variations d'épaisseur sur une même zone de source ou drain, car l'épaisseur déposée dépend aussi fortement du facteur de remplissage qui lui-même dépend des motifs définis par le masque de photolithographie utilisé. Ces défauts affectent sérieusement les performances des transistors, réduisant significativement le rendement des circuits produits par plaque. Les dispersions physiques entraînent une dispersion des paramètres électriques des transistors réduisant le nombre de ceux qui satisfont les spécifications qui permettent de garantir la bonne fonctionnalité des circuits présents sur une plaque.
C'est donc un objet de l'invention que de décrire un procédé de fabrication de transistors FET qui pallie au moins en partie les défauts décrits ci-dessus. Notamment, la présente invention a pour objectif de réduire la dispersion locale d'épaisseur de semi-conducteur ou de réduire la dispersion d'épaisseur de semi-conducteur à l'échelle de la plaque et ceci de préférence à la fois au niveau du canal et des zones de source et de drain. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins 10 d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. RÉSUMÉ DE L'INVENTION Un mode de réalisation de la présente invention porte sur un procédé de 15 réalisation d'un transistor à effet de champ à partir d'un empilement de couches formant un substrat de type semi-conducteur sur isolant, l'empilement présentant une couche superficielle d'une épaisseur initiale donnée, faite en un matériau semi-conducteur cristallin et recouverte d'une couche de protection comme par exemple une couche continue d'oxyde ou de nitrure formée de 20 préférence à partir de la couche superficielle. Le procédé comprend les étapes suivantes: définition par photolithographie dans la couche de protection d'un motif de grille; gravure du motif de grille dans la couche superficielle de façon à laisser en 25 place une épaisseur contrôlée de la couche de matériau semi-conducteur, ladite épaisseur définissant la hauteur d'un canal de conduction du transistor à effet de champ. Cette gravure peut comprendre une ou plusieurs étapes successives de gravure pour obtenir la profondeur souhaitée ; 30 formation d'une grille dans le motif de grille, formation dans la couche superficielle et de part et d'autre de la grille de zones de source et de drain (SD), en conservant en ces zones l'épaisseur initiale de la couche superficielle du substrat originel.
Ainsi, l'épaisseur du canal peut être contrôlée par la gravure tout en préservant l'épaisseur initiale de la couche superficielle pour former les zones de source et drain. L'invention permet ainsi d'éliminer les risques de sur-gravure incontrôlée de la couche sacrificielle au niveau des zones de source et drain. L'uniformité de la couche superficielle au moment de la formation des zones de source et drain est donc identique à l'uniformité de la couche superficielle du substrat SOI en début de procédé. L'uniformité de la couche d'origine du substrat élaboré n'est pas altérée par des gravures successives comme dans le procédé standard. Cette uniformité peut donc être mieux maîtrisée. En outre, grâce à l'invention, l'ensemble des transistors de la plaque présentent sensiblement la même uniformité et la même épaisseur de couche superficielle, évitant de ce fait des variations significatives de comportement entre transistors d'une même plaque. Selon un autre mode de réalisation, l'invention a pour objet un transistor à effet de champ comprenant un empilement de couches de type semiconducteur sur isolant comportant une couche superficielle faite en un matériau semi-conducteur cristallin reposant sur une couche de protection enterrée, caractérisé en ce que la couche superficielle présente une face supérieure plane avec un motif en creux, le motif présentant un fond plat sensiblement parallèle à ladite face supérieure et des parois obliques s'étendant depuis ladite face supérieure jusqu'au fond plat, en ce que une portion de la couche superficielle située sous le motif forme le canal du transistor, en ce que la grille du transistor est formée en partie au moins dans le motif, en ce que des espaceurs de la grille sont formés, de préférence intégralement dans le motif et au contact des parois obliques.
Il est précisé que le procédé de l'invention ne se limite pas à l'obtention de ce transistor et que d'autres structures de transistors peuvent être obtenues en mettant en ceuvre le procédé selon l'invention. De manière facultative, le transistor selon ce mode de réalisation, présente au moins l'une quelconque des caractéristiques suivantes : la couche superficielle présente uniquement deux niveaux d'épaisseur pour chaque transistor, une première épaisseur formant le canal et définie par le motif et une seconde épaisseur de part et d'autre du motif et formant les zones de source et drain. - les parois obliques présentent la même orientation que le plan cristallin du matériau semi-conducteur de la couche superficielle. une couche d'oxyde de silicium ou de nitrure de silicium, ou plus généralement une couche à faible constante diélectrique recouvre la couche superficielle, y compris à l'aplomb des parois obliques et à l'exception du fond plat du motif. La constante diélectrique K de cette couche est inférieure à 10. Il peut s'agir d'une couche diélectrique. Avantageusement, cette couche à faible constante diélectrique permet de réduire la capacité parasite entre grille et source ou drain. Selon un autre mode de réalisation, l'invention a pour objet un dispositif 20 microélectronique comportant une pluralité de transistors de type semiconducteur sur isolant complètement déserté (FDS01) obtenus selon le procédé de l'invention. Un autre objet de la présente invention concerne un dispositif microélectronique comprenant une pluralité de transistors selon l'invention. Par 25 dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...).
Selon un autre mode de réalisation, l'invention porte sur un procédé de réalisation d'un transistor à effet de champs à partir d'une couche superficielle d'un matériau semi-conducteur monocristallin appartenant à un substrat élaboré de type semi-conducteur silicium sur isolant (S01), le dit procédé comprenant la formation préalable d'une couche continue d'oxyde à la surface du substrat SOI et la réalisation de tranchées (STI) destinées à isoler électriquement chacun des transistors dans un caisson, le dit procédé étant caractérisé en ce que, après réalisation des caissons : on définit par photolithographie dans la couche continue d'oxyde un motif de grille dans chacun des caissons ; on grave le motif de grille dans la couche superficielle semi-conductrice de façon à laisser en place une couche de matériau semi-conducteur d'une épaisseur contrôlée définissant la hauteur d'un canal de conduction du transistor à effet de champs. BRÈVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : Les FIGURES 1 a et 1 b illustrent la structure actuelle d'un transistor FET de dimension nanométrique et les défauts résultant du procédé de fabrication standard de ce type de transistors. Les FIGURES 2a à 2f illustrent pour comparaison avec le procédé de l'invention les étapes du procédé standard d'obtention de transistors FET de tailles nanométriques et les défauts qu'il engendre.
Les FIGURES 3a à 3g illustrent le procédé d'obtention de transistors nanométriques selon l'invention qui permet de s'affranchir des défauts ci-dessus. Les FIGURES 4a à 4d décrivent une alternative de mise en ceuvre de l'invention destinée à réduire les capacités parasites du transistor.
La FIGURE 5 illustre une variante du procédé dans lequel on réalise simultanément le dopage des zones de source et drain du transistor et celui d'un plan de masse situé sous la couche d'oxyde enterrée du substrat dans la zone de grille. Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Tous les dessins de ces figures sont des représentations schématiques de principe, qui ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs des substrats et celles des différentes couches constituant les dispositifs décrits ne sont pas représentatives de la réalité. DESCRIPTION DÉTAILLÉE DE L'INVENTION Il est précisé que dans le cadre de la présente invention, le terme « sur », « surmonte » ou « sous jacent » ou leur équivalent ne signifient pas obligatoirement « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d'elle par une autre couche ou un autre élément. Avant de procéder à la description détaillée d'un mode de réalisation de l'invention, il est rappelé que selon un aspect, l'invention porte sur un procédé de réalisation d'un transistor à effet de champ à partir d'un empilement de couches formant un substrat de type semi-conducteur sur isolant, l'empilement présentant une couche superficielle d'une épaisseur initiale donnée, faite en un matériau semi-conducteur cristallin et recouverte d'une couche continue d'oxyde. Le procédé comprend les étapes suivantes: définition par photolithographie dans la couche continue d'oxyde d'un motif de grille; gravure du motif de grille dans la couche superficielle de façon à laisser en place une épaisseur contrôlée de la couche de matériau semi-conducteur, ladite épaisseur définissant la hauteur d'un canal de conduction du transistor à effet de champ, formation d'une grille dans le motif de grille, formation dans la couche superficielle et de part et d'autre de la grille de zones de source et de drain (SD), en conservant en ces zones l'épaisseur initiale de la couche superficielle du substrat originel.
De manière facultative, le procédé selon l'invention peut comprendre au moins l'une quelconque des caractéristiques et étapes optionnelles suivantes : Préférentiellement, l'étape de formation des tranchées (STI) est effectuée avant la définition du motif de grille.
De manière préférée, la formation de la grille comprend les étapes suivantes effectuées après la formation du motif de grille pour former une électrode de grille: le dépôt sur toute la surface de l'empilement d'une pluralité de couches destinées à former l'électrode de grille ; un polissage mécano chimique (CMP) de ladite pluralité de couches effectué pour ne laisser subsister ladite pluralité de couches que dans le motif de grille. Ainsi le polissage mécanochim igue retire la pluralité de couches jusqu'à mettre à nu la couche continue d'oxyde. Dès que la face supérieure de la couche continue d'oxyde est dégagée, le polissage est stoppé. Il ne reste alors la pluralité de couches qu'à l'intérieur du creux formé par le motif de grille. De manière préférée, la pluralité de couches destinées à former l'électrode de grille comprend une couche isolante destinée à former un oxyde de grille, une couche destinée à former un corps de l'électrode de grille et une couche destinée à former une couche conductrice surmontant le corps de l'électrode de grille. Préférentiellement, la gravure du motif de grille est précédée d'une amorphisation du matériau semi-conducteur constituant la couche superficielle sur une profondeur contrôlée de ladite couche superficielle. De préférence, la profondeur d'amorphisation correspond à l'épaisseur de la couche superficielle moins l'épaisseur du canal du transistor. De manière avantageuse, la gravure du motif de grille se fait 25 préférentiellement et de préférence exclusivement dans la zone rendue amorphe. Selon un mode de réalisation avantageux, l'amorphisation comprend l'implantation d'espèces prises parmi l'argon (Ar), le germanium (Ge). De manière préférée, l'amorphisation se fait à l'aide d'un implanteur ionique. 30 Préférentiellement, l'amorphisation comprend un bombardement ionique fortement anisotrope, la direction privilégiée du bombardement étant sensiblement perpendiculaire à la surface de la couche superficielle. Préférentiellement, la gravure est effectuée en phase gazeuse en présence de chlorure d'hydrogène (HCI).
Selon un autre mode de réalisation avantageux, la gravure du motif de grille est effectuée selon des plans cristallins du matériau semi-conducteur constituant la couche superficielle pour laisser en place une cavité à fond plat s'étendant en partie sous une face inférieure de la couche continue d'oxyde et de part et d'autre du motif de grille. Préférentiellement, le dépôt de la pluralité de couches destinées à former la grille est précédé du dépôt conforme d'une couche d'un matériau à faible permittivité, présentant une constante diélectrique K inférieure à 10. De manière avantageuse, on grave la couche dudit matériau à faible permittivité pour ne laisser en place que des espaceurs de part et d'autre du motif de grille. On peut par exemple obtenir ce résultat en venant graver de manière sélective et anisotrope, typiquement avec une gravure plasma, la couche de matériau à faible permittivité qui a été déposée. De manière préférée, le matériau à faible permittivité est pris parmi : le nitrure de silicium, l'oxyde de silicium, l'oxyde de silicium à haute température (HTO) ou le tétraéthoxysilane (TEOS).
De manière avantageuse, la couche superficielle présente une épaisseur initiale, c'est-à-dire en fin de formation du substrat de type semi-conducteur sur isolant, comprise entre 6 et 30 nm (nanomètres) et de préférence entre 8 et 20 et préférentiellement d'environ 12 nm. De manière préférée, la gravure du motif de grille est effectuée de manière à laisser en place une épaisseur définissant le canal du transistor comprise entre 1 et 10 nm et de préférence entre 2 et 8 et préférentiellement d'environ 6 nm. De préférence, la couche superficielle est constituée de silicium (Si), de silicium germanium (SiGe) ou de germanium (Ge).
La couche de protection est disposée au contact de la couche superficielle. Elle permet la formation du motif de grille. Elle permet également d'ajuster la hauteur de l'empilement de grille. L'épaisseur de cette couche de protection est typiquement comprise entre 10 et 100nm et préférentiellement entre 12nm et 30nm. La couche de protection est avantageusement formée à partir de la couche superficielle, par exemple par oxydation ou nitruration. Ainsi, si la couche superficielle est une couche de silicium, la couche de protection peut être une couche d'oxyde de silicium ou de nitrure de silicium.
Selon un premier mode de réalisation, la grille est formée avant les zones de source et drain. Selon un autre mode de réalisation, la grille est formée après les zones de source et drain. Préférentiellement, l'empilement de couches comprend un substrat porteur surmonté d'une couche d'oxyde enterrée elle-même surmontée d'une couche 15 en un matériau semi-conducteur, la couche continue d'oxyde étant formée à la surface de la couche en un matériau semi-conducteur. Plus précisément et de manière préférée, la couche d'oxyde enterrée est directement au contact du substrat porteur. Préférentiellement, la couche superficielle est directement au contact de la couche d'oxyde enterrée. 20 Préférentiellement, la couche continue d'oxyde est directement au contact de la couche superficielle. De manière préférée, le m até ri au sem i-conducteur de la couche superficielle est monocristallin. Préférentiellement, le procédé selon l'invention comprend une étape de 25 formation de la couche continue d'oxyde à partir de la couche superficielle en un matériau semi-conducteur du substrat de type semi-conducteur sur isolant. Préférentiellement, l'empilement de couches comprend des tranchées (STI) destinées à isoler électriquement chacun des transistors dans un caisson.
Préférentiellement, le procédé selon l'invention comprend une étape de formation des tranchées (STI) destinées à isoler électriquement chacun des transistors dans un caisson. Selon un mode de réalisation avantageux mais non limitatif, le procédé comprend, entre l'étape de gravure du motif de grille dans la couche superficielle et avant l'étape de formation de la grille, une étape d'implantation ionique. L'implantation est effectuée au moins au droit du motif de grille et de sorte à implanter un substrat sous jacent à la couche isolante de l'empilement de type semi-conducteur sur isolant. Avantageusement, on forme ainsi un plan de masse. De préférence, l'implantation ionique comprend également une implantation des zones de source et drain pour réaliser un dopage. Le dopage des zones de source et drain et la formation du plan de masse par implantation s'effectuent simultanément lors de la même implantation. On utilise préférentiellement un padoxide ou tampon d'oxyde pour régler la profondeur d'implantation du plan de masse et des zones de source et drain. Les figures 2a à 2f illustrent les étapes principales du procédé standard d'obtention de transistors FET de tailles nanométriques et les défauts qu'il engendre. La figure 2a montre la vue en coupe d'un substrat SOI 130 à partir duquel les circuits intégrés faits de transistors de tailles nanométriques sont fabriqués. On y retrouve les couches déjà décrites et notamment la couche enterrée d'oxyde 134 et la couche superficielle 132, le plus souvent faite de silicium monocristallin à partir de laquelle on va réaliser les composants actifs du circuit intégré. Dans un substrat SOI standard l'épaisseur 139 de cette couche est typiquement de l'ordre de 12 nm à l'origine. La couche enterrée d'oxyde dite BOX a typiquement une épaisseur de l'ordre de 25 nm. La figure 2b illustre la première étape qui consiste à ajuster l'épaisseur de la couche superficielle 132 du substrat SOI à partir de laquelle on va réaliser les transistors. L'épaisseur finale de cette couche va donner l'épaisseur du canal de conduction de ces transistors dont on a vu précédemment qu'il devait être de préférence dans une plage allant de 5 à 8 nm afin d'obtenir les performances électriques souhaitées. L'épaisseur initiale 139 étant typiquement de 12 nm on procède à l'amincissement de cette couche par oxydation 131 puis retrait de l'oxyde par voie chimique jusqu'à obtenir l'épaisseur 133 de canal souhaitée. Pour les opérations suivantes, on laisse en place une couche continue d'oxyde 131 qui couvre la surface du substrat SOI. La figure 2c montre le résultat de l'étape standard de formation des tranchées latérales d'isolation (STI) 140 qui permettent de créer avec la couche enterrée d'oxyde (BOX) 134 un caisson d'isolation 145 pour chacun des transistors que l'on va réaliser. On notera ici que lorsque la couche d'oxyde enterrée (BOX) est suffisamment fine, typiquement inférieure ou égale à 25 nm, on peut alors procéder optionnellement, dans le cadre du procédé standard, à la formation d'un « plan de masse » 138 ou « ground plane » (GP) dans le substrat 136, sous la couche BOX 134. Ce plan de masse aide au contrôle de la tension de seuil du transistor contenu dans le caisson d'isolation 145. Il est obtenu à ce stade par implantation ionique d'espèces dopantes à travers la couche BOX quand elle est suffisamment mince. Cette technique est connue de l'homme du métier sous l'acronyme de UTBB, de l'anglais « ultra thin body and BOX » qui caractérise le type de substrat SOI utilisé pour les transistors de type FDS01 auquel se réfère plus particulièrement l'invention comme discuté dans le chapitre sur l'état de la technique. La figure 2d illustre le résultat des étapes du procédé où l'on vient former l'empilement des couches de grille 120. Dans cet exemple, et d'une façon standard, l'électrode de grille est composée à ce stade du procédé de quatre couches On trouve tout d'abord la mince couche isolante d'oxyde de grille 121 à travers laquelle un champ électrique va pouvoir se développer pour créer le canal de conduction sous jacent entre source et drain qui ne sont pas encore formés à ce stade. La couche 123, qui constitue le corps de l'électrode de grille 120, est généralement faite de silicium polycristallin conducteur. Dans les transistors FET les plus récents il est mis en ceuvre une technologie qualifiée du vocable anglais de « high-k/metal gate » c'est-à-dire que la couche diélectrique 121 est faite d'un matériau isolant à haute permittivité (high-k) couverte par une grille métallique (metal gate) représentée par la couche 122. À ce stade, l'empilement de couches de la grille comprend aussi un masque dur 124 de protection qui sera enlevé ultérieurement pour permettre une reprise de contact sur cette électrode.
La figure 2d montre également l'état de surface de la couche superficielle 132 qui présente des défauts de planéité 137 importants après gravure de l'empilement de couches formant la grille 120. Il y a aussi consommation de silicium ce qui réduit encore, dans les zones non protégées par la grille, l'épaisseur moyenne 135 de la couche superficielle 132.
La figure 2e illustre l'aggravation des défauts ci-dessus après formation des espaceurs 150 qui vont servir à protéger les flancs de la grille. On constate une consommation supplémentaire de silicium de la couche superficielle 132. Il ne reste après gravure des espaceurs qu'une épaisseur réduite 135 de silicium. Les défauts de planéité et la non uniformité de l'épaisseur de la couche 132 font qu'une absence totale de silicium peut être alors possiblement observée dans certaines zones 137. La figure 2f montre le résultat de la formation des source et drain surélevés (RSD) 112. Comme déjà discuté la croissance épitaxiale est fortement perturbée en l'absence de silicium dans les zones 137 et on observe de fortes dispersion d'épaisseur 113 des SRD sur chacun des motifs 112 et entre motifs sur l'ensemble d'une tranche SOI. Le procédé standard décrit brièvement dans les figures précédentes présente donc de sérieux inconvénients en raison de la réduction des dimensions nécessaires pour pouvoir mettre en production les nceuds technologiques actuels de 28 et 22 nm et en particulier ceux liés à la réduction de l'épaisseur du canal plus particulièrement décrits ci-dessus. Pour les nceuds technologiques à venir, celui de 14 nm notamment, l'épaisseur de canal devra encore être réduite dans une plage de 5 à 6 nm, voire idéalement dans une plage d'épaisseur allant de 3 à 4 nm, afin de pouvoir assurer un bon contrôle électrostatique de la grille sur le canal. En utilisant les approches conventionnelles connues de l'homme du métier, celle où l'on réalise la grille en premier, généralement qualifié du vocable anglais de « gate first », comme décrit dans les figures 2a à 2f, ou celle où l'on réalise la grille en dernier, dite « gate last », lorsque l'on grave la grille (réelle dans le procédé « gate first » ou sacrificielle dans le procédé « gate last »), on constate que même en mettant en ceuvre les procédés de gravure les plus performants il y a toujours une consommation d'au moins 1 à 2 nm de silicium de la couche superficielle 132 du substrat SOI. On ne dispose plus alors, en moyenne, que de quelques nanomètres de silicium dans les zones où la croissance des source et drain doit être effectuée. Ceci est un grave inconvénient car il faut pouvoir disposer d'un germe de silicium monocristallin suffisant pour assurer une bonne croissance épitaxiale monocristalline des RSD. Notamment, compte tenu de la rugosité quadratique moyenne ou rms, de l'anglais « roughness mean square », qui est obtenue d'une façon standard à la surface d'un substrat SOI et qui est de l'ordre 0,2 nm, on obtient une différence maximale entre pics et creux qui atteint 1,2 nm. Avec une épaisseur moyenne résiduelle de la couche superficielle du substrat SOI qui est alors dans une plage de 1 à 2 nm, cela implique que localement il ne reste plus de silicium provenant de la couche 132. Par ailleurs, lorsque l'épaisseur de la couche superficielle du substrat SOI est de l'ordre de quelques nanomètres, on voit apparaître des problèmes d'agglomération ou de « mise en boules » de cette fine couche de silicium lors de l'étape de recuit en présence d'hydrogène qui est effectué avant épitaxie pour préparer la surface.
Un autre sérieux inconvénient vient de la non uniformité de l'épaisseur d'épitaxie des RSD. On observe sur les tranches SOI, qui sont communément d'un diamètre de 300 millimètres actuellement, des dispersions de l'ordre de 5 à 10°A. Ceci ne manque pas d'affecter les propriétés électriques des transistors et entraîne, par exemple, une fluctuation des capacités parasites car l'épaisseur des RSD en regard de la grille varie. Par ailleurs on constate un « loading effect » ou facteur de remplissage qui fait que l'épaisseur épitaxiée peut être fonction de la densité locale de motifs et de leur taille. L'épaisseur est par exemple typiquement de 25 nm dans les zones où l'on implémente de la mémoire statique (SRAM) et où l'espacement ente motifs est de l'ordre ou inférieur à 50nm et de 50 nm dans les zones moins denses c'est-à-dire là où l'espacement entre motifs peut atteindre quelques microns Le problème technique général des procédés standard est donc qu'avec la diminution des dimensions, qui est déjà très marquée pour les noeuds actuels mais le sera encore plus pour les noeuds à venir, la moindre variation d'épaisseur, quand bien même elle peut n'être que de l'ordre de 1 à 2 nm, a un impact significatif sur les propriétés morphologiques des transistors. Cette variation affecte en particulier le silicium du canal et des RSD (silicium manquant). Ceci induit des fluctuations des propriétés électriques des transistors qui se traduit par une perte de rendement au niveau plaque des circuits produits en raison du fait qu'une plus grande proportion de ceux-ci est susceptible d'être alors hors spécification. Les procédés standard de fabrication actuels atteignent leurs limites. Le procédé décrit ci-dessous en référence aux figures 3a à 3f est un mode de réalisation avantageux de l'invention qui apporte une solution pour réduire la dispersion d'épaisseur qui affecte le canal et les RSD dans les technologies de type FDS01 utilisées pour les nceuds technologiques actuels. Dans ce mode de réalisation, on ne procède pas à l'amincissement de la couche superficielle 132 au contraire du procédé standard décrit ci-dessus dans lequel cette opération est pratiquée sur la totalité de la surface du substrat SOI afin d'ajuster l'épaisseur du canal comme montré sur la figure 2b. Comme on va le voir, les fluctuations d'épaisseurs de cette couche restent alors celles du substrat original notamment au niveau des sources et drains. Une différence notable du procédé de l'invention porte sur une nouvelle méthode de définition du canal et de la grille basée sur une gravure d'une portion de la couche superficielle pour y former un motif à l'intérieur duquel la grille sera formée. Dans le mode de réalisation non limitatif illustré aux figures 3a à 3f, la définition du canal et de la grille est basée sur une amorphisation du silicium des zones de grille par implantation ionique suivie par une gravure en phase gazeuse à base de chlorure d'hydrogène ou HCI pour ajuster l'épaisseur du canal. La figure 3a illustre la première étape spécifique du procédé de l'invention. Les étapes précédentes restent identiques à celles du procédé standard notamment celles qui permettent la formation des caissons d'isolement des transistors en créant les tranchées d'isolation 140 ou STI autour de chacun d'entre eux.
Comme déjà noté ci-dessus, on ne procède toutefois pas à l'étape d'amincissement de la couche superficielle 132 du substrat SOI qui garde son épaisseur d'origine 139 qui est typiquement de 12 nm et qui peut être avantageusement choisie dans une plage de 10 à 50 nm et de manière préférentielle entre 12 et 17nm quand on met en ceuvre le procédé de l'invention. L'étape du procédé standard correspondant à la figure 2b n'est donc pas exécutée. On qualifie d'épaisseur d'origine ou d'épaisseur initiale l'épaisseur 139 de la couche superficielle, prise selon une direction sensiblement perpendiculaire au plan dans lequel cette couche s'étend, l'épaisseur qu'elle présente en début de procédé. Contrairement au procédé de l'art antérieur, la couche 131 créée à la surface de la couche superficielle 132 est conservée lors de la formation de la grille. L'épaisseur 139 de la couche superficielle 132 n'est pas modifiée suite à la formation de la couche 131. L'épaisseur de la couche 131 détermine l'épaisseur finale de la grille. 15 La couche 131 aura avantageusement une épaisseur comprise entre 10 et 100nm de préférence entre 12 et 30nm. En effet, il est avantageux que l'épaisseur de la couche 131 soit supérieure à l'épaisseur des sources et drains pour garantir qu'aucun dopant ne sera implanté dans le canal lors de l'implantation de ces derniers. 20 On notera que la couche 131 forme généralement une couche de protection. Elle est avantageusement constituée d'une couche d'oxyde, par exemple formée à partir du matériau semiconducteur de la couche 132. Cependant ; l'invention ne se limite pas uniquement aux couches d'oxyde. Par exemple, la couche 131 peut être faite de nitrure de silicium. Dans la suite de la 25 description, par souci de clarté, cette couche sera désignée couche d'oxyde 131 sans que cela soit limitatif. La définition de la grille 120 se fait alors à l'aide d'une opération de photolithographie classique. On grave les motifs 125 de grille dans la couche d'oxyde 131 qui aura été de préférence déposée. On peut aussi la faire croître 30 thermiquement à partir de la couche de silicium superficielle 132 du substrat SOI. Toutefois, dans ce cas, l'épaisseur initiale 139 sera modifiée. On notera ici que cette l'opération de lithographie est l'inverse de ce qui se fait habituellement où ce sont les zones de source et de drain 110 qui au contraire sont ouvertes par photolithographie. La figure 3b illustre l'étape suivante où l'on procède, dans les zones ouvertes 125 à une amorphisation 126 du silicium de la couche 132 par implantation ionique 170 sur une profondeur contrôlée. L'étape d'amorphisation se fait par exemple en implantant l'espèce argon avec une énergie de 2 keV (kilo électron-volt) et une dose de 1015 atomes par cm2 ce qui a pour effet d'amorphiser la couche de silicium sur une profondeur de 6 nm. Dans un autre exemple de mise en ceuvre l'amorphisation se fait sur une profondeur de 8 nm avec une énergie de 4 keV et une dose moindre de 514 atomes par cm2. Plus généralement, le couple énergie/dose est réglé, pour une espèce implantée donnée, de manière à amorphiser le matériau de la couche 132 sur une épaisseur correspondant à l'épaisseur que l'on souhaite graver. L'homme du métier sait comment déterminer par calcul ou par expérimentation les conditions d'implantations permettant d'amorphiser l'épaisseur voulue. On peut noter que les zones source/drain non ouvertes, là où la couche 131 est présente, sont protégées de l'implantation ionique de manière à éviter toute amorphisation. La figure 3c montre le résultat de la gravure, fortement anisotrope, des zones de silicium rendues amorphes par l'opération précédente. La gravure se fait en phase gazeuse en présence de chlorure d'hydrogène (HCI). Elle s'effectue à une température de l'ordre de 590°C ce qui permet de graver le silicium amorphe et ne grave pas significativement le silicium monocristallin. En effet, dans ces conditions, la sélectivité de la gravure est de l'ordre de 100 entre la phase cristalline et la phase amorphe du silicium. L'étape précédente d'amorphisation et la gravure du silicium amorphe laissent en place une épaisseur 133 résiduelle de la couche superficielle 132 du substrat SOI qui définit la hauteur souhaitée pour le canal de conduction. Cette sélectivité de la gravure du matériau semi-conducteur rendu amorphe par rapport à ce même matériau resté cristallin permet de bien contrôler la profondeur de la gravure et donc de bien maîtriser l'épaisseur du canal. Ainsi, contrairement au procédé standard, on n'amincit la couche 132 que là où c'est vraiment nécessaire pour ajuster les paramètres électriques du transistor. La couche superficielle 132 garde toute son épaisseur initiale 139 en dehors de ces zones. La bonne uniformité de la couche d'origine du substrat SOI n'est pas altérée par des gravures successives comme dans le procédé standard. La figure 3d illustre le dépôt sur l'ensemble de la tranche d'une pluralité de couches formant l'empilement de couches de l'électrode de grille. Leur composition n'est pas différente des couches 121 (oxyde), 122 (métal) et 123 (silicium poly cristallin) du procédé standard qui ont déjà été décrites dans la figure 2e. Avantageusement, on pourra aussi réaliser un espaceur (non représenté) avec un autre matériau avant de déposer l'empilement des couches de grille ci-dessus comme décrit dans les figures 4a à 4c ci-après. Le matériau constituant l'espaceur pourra être du nitrure ou de l'oxyde de silicium, par exemple de type dit à haute température (HTO) ou encore du tétraéthoxysilane (TEOS) ayant une constante diélectrique plus faible que celui du matériau de la couche 121 à haute permittivité (high-k) afin de réduire les capacités parasites entre les électrodes de source et de drain (SD) d'une part et celle de grille d'autre part. La figure 3e illustre le résultat de l'étape de polissage mécano chimique 175 ou CMP, acronyme de l'anglais « chemical mechanical polishing » qui est ensuite effectuée pour ne laisser les couches ci-dessus que dans les motifs gravés précédemment définissant la grille 120. L'arrêt du polissage se fait dans la couche d'oxyde 131 recouvrant la couche superficielle 132 du substrat SOI. On notera à nouveau que l'uniformité et l'épaisseur 139 de la couche 134 sont celles du substrat SOI de départ et n'ont été en rien altérées par les étapes précédentes du procédé de l'invention.
La figure 3f illustre la formation des zones de source et drain par implantation ionique 180 d'espèces dopantes. I l s'agit préférentiellement d'arsenic (As) ou de phosphore (P) pour un dopage de type N, ou de bore (B) ou de difluorure de bore (BF2) pour un dopage de type P. Ces étapes d'implantation sont ensuite suivies d'un recuit thermique. Il peut s'agir par exemple d'un recuit thermique rapide dit « RTA » de l'anglais « rapid thermal annealing » ou encore d'un recuit effectué avec un laser dans le but de recristalliser et/ou d'activer les dopants. La gamme de température des recuits peut aller de 900°C à 1300°C, et les temps de recuit peuvent varier de quelques millisecondes jusqu'à une seconde. L'implantation 180 des zones de source et drain est de préférence une implantation pleine plaque, sans protection des zones de grille 120. On retire alors préalablement, par exemple par gravure chimique, la couche d'oxyde 131. L'épaisseur de l'empilement de grille doit être supérieure dans ce cas à l'épaisseur sur laquelle on veut doper les zones de source et de drain. L'implantation d'espèces dopantes dans le métal de la grille ne présente pas d'inconvénient.
Selon un mode de réalisation alternatif, on effectue une implantation 180 uniquement dans les zones de source et drain 110, sans implantation notamment au niveau de la grille. La figure 3g montre la structure finale des transistors après enlèvement de la couche d'oxyde 131 et siliciuration des électrodes de source et de drain 119 et de grille 129. Comme indiqué ci-dessus l'enlèvement de la couche 131 se fait par gravure chimique. Quand elle est faite d'oxyde de silicium la gravure se fait à l'aide d'acide fluorhydrique (HF). Dans le cas de nitrure de silicium, on peut la graver avec un mélange HF/éthylène glycol, ou encore avec de l'acide ortho phosphorique chaud. Cette opération permet d'obtenir comme on l'a déjà vu un bon contact électrique sur ces électrodes avec les vias métalliques 190 qui sont créés lors des opérations standard dites de « fin de ligne » ou BEOL, acronyme de l'anglais « back-end of line » au cours desquelles on réalise les interconnexions entre les composants actifs. Optionnellement, comme montré sur la figure 3g, on aura aussi réalisé 25 des espaceurs 150 pour diminuer la capacité entre les contacts de source et de drain et le contact de grille. Pour obtenir ces espaceurs, après retrait de la couche 131, on peut par exemple déposer une couche conforme de nitrure de silicium, et ensuite la graver de manière anisotrope à l'aide d'une gravure plasma. Le procédé d'obtention de ces espaceurs est bien connu de l'homme 30 du métier. Les figures 4a à 4d illustrent une alternative de réalisation du procédé de l'invention qui permet de réduire les capacités parasites entre les électrodes source et drain d'une part et l'électrode de grille d'autre part. Dans ce mode de réalisation on procède à une gravure du motif de grille selon les plans cristallins du silicium de la couche superficielle 132 du substrat SOI. La gravure du silicium monocristallin est réalisée à plus haute température que la gravure HCI du silicium amorphisé décrite précédemment.
Elle se fait typiquement à des températures supérieures à 700°C (contre typiquement 590°C pour la gravure du silicium amorphisé). La vitesse de gravure dépend alors des directions cristallines. Pour un silicium cristallin orienté selon le plan (100), on obtient une forme gravée correspondant à la figure 4a. Cette technique de gravure selon les plans cristallins est connue de l'homme du métier. L'étape de la figure 4a remplace l'étape décrite en figure 3c où l'on procède dans ce cas à la gravure très sélective du silicium amorphisé. La gravure du motif de grille 120 est réalisée, comme dans cette dernière figure, en phase gazeuse en présence de chlorure d'hydrogène (HCI). Elle se fait cependant dans ce cas selon les plans cristallins avec une vitesse de gravure faible, de l'ordre de 0,1nm par seconde, qui permet un bon contrôle de l'épaisseur gravée afin de pouvoir obtenir précisément l'épaisseur 133 de canal souhaitée. La gravure s'effectuant suivant les plans cristallins, on obtient une gravure du fond 128 de la cavité qui est plate, le silicium de la couche superficielle 132 étant orienté dans cet exemple non limitatif selon le plan atomique dit (100) comme déjà mentionné ci-dessus. Le motif gravé dans la couche superficielle présente également des parois obliques 129 qui joignent le fond 128 plat et la face supérieure de la couche superficielle 132. La figure 4b illustre l'étape suivante où l'on procède à un dépôt conforme d'une couche diélectrique telle qu'une couche de nitrure de silicium 152. Le dépôt se fait par exemple selon une technique dite PECVD, acronyme de l'anglais « plasma-enhanced chemical vapor deposition » c'est-à-dire par « dépôt chimique en phase vapeur assisté par plasma » ou en utilisant le procédé dit « iRad » commercialisé par la société japonaise TEL (Tokyo Electron). La figure 4c montre les espaceurs 154 qui permettent de réduire les capacités parasites entre SD d'une part et la grille d'autre part. Ils sont créés après gravure plasma anisotrope par exemple à l'aide d'une technique dite RIE de l'anglais « reactive ion etching », c'est-à-dire par « gravure ionique réactive » du nitrure de silicium déposé à l'étape précédente. À l'issue de cette étape de gravure des espaceurs 152 on procède au remplissage de la grille comme décrit dans le mode de réalisation précédent, à partir de la figure 3c, pour obtenir le résultat illustré par la figure 4d. On notera ici, quels que soit les modes de mise en oeuvre de l'invention décrits ci-dessus, qu'il peut être avantageux pour la réalisation de transistors à canal P (PFET) de fabriquer ce dernier non pas, comme décrit, avec du silicium mais avec un alliage de silicium et de germanium Si(1-x)Ge(x), x étant la fraction de germanium dans l'alliage. Le procédé de l'invention permet d'obtenir un canal fait de SiGe à l'aide de techniques connues de l'homme du métier incluant le dépôt de germanium suivi d'un recuit thermique, le dépôt de germanium suivi d'une oxydation, ou encore par implantation ionique de germanium puis recuit de recristallisation. Le dépôt de SiGe se fait alors juste après ouverture de la cavité 125. La partie supérieure des source et drain étant alors protégée par la couche 131 Enfin, comme illustré par la figure 5, on notera aussi que le procédé de l'invention permet avantageusement une formation simultanée par implantation ionique 180 des zones 110 de source et drain et d'un « ground plane » 138, comme discuté dans la figure 2c, qui est limité dans ce cas à la zone de grille 120. Pour obtenir ce résultat on utilise préférentiellement un padoxide 160 (également désigné tampon d'oxyde) épais (utilisé pour la formation des zones STI). Après gravure de la cavité 125 de grille on réalise une implantation d'un « ground plane » de faible profondeur sous le fond de cette cavité 125 de grille et on dope simultanément les zones de source et drain. On forme ensuite la grille dans la cavité 125. Au vu de la description qui précède, il apparaît clairement que les procédés selon l'invention apportent des solutions à la non uniformité et à la variabilité de la couche de silicium à partir de laquelle les transistors sont réalisés. Ces procédés permettent ainsi une réduction de la dispersion d'épaisseur qui affecte le canal et les RSD dans les technologies de type FDS01 utilisées pour les noeuds technologiques actuels. De manière particulièrement avantageuse, les procédés selon l'invention apportent une amélioration aussi bien localement, dans chaque transistor, que globalement à l'échelle d'une tranche. L'invention n'est pas limitée aux modes de réalisations décrits ci-dessus et s'étend à tous les modes de réalisation couverts par les revendications.

Claims (21)

  1. REVENDICATIONS1. Procédé de réalisation d'un transistor à effet de champ (100) à partir d'un empilement de couches formant un substrat de type semi-conducteur sur isolant (130), l'empilement comprend une couche superficielle (132) présentant une épaisseur initiale, faite en un matériau semi-conducteur cristallin et recouverte d'une couche de protection (131), le procédé étant caractérisé en ce qu'il comprend les étapes suivantes: définition par photolithographie dans la couche de protection (131) d'un motif (125) de grille; gravure du motif (125) de grille dans la couche superficielle (132) de façon à laisser en place une épaisseur (133) de la couche de matériau semiconducteur, ladite épaisseur définissant la hauteur d'un canal de conduction du transistor à effet de champs (100), formation d'une grille (120) dans le motif (125) de grille, formation dans la couche superficielle (132) et de part et d'autre de la grille (120) de zones (110) de source et de drain (SD), en conservant en ces zones l'épaisseur initiale (139) de la couche superficielle (132).
  2. 2. Procédé selon la revendication 1 dans lequel la formation de la grille (120) comprend les étapes suivantes effectuées après la formation du motif (125) de grille: le dépôt sur toute la surface de l'empilement d'une pluralité de couches (121, 122, 123) destinées à former la grille ; un polissage mécano chimique (CMP) de ladite pluralité de couches (121, 122, 123) effectué pour ne laisser subsister ladite pluralité de couches (121, 122, 123) que dans le motif (125) de grille.
  3. 3. Procédé selon la revendication précédente dans lequel la gravure du motif (125) de grille est précédée d'une amorphisation (126) du matériau semiconducteur constituant la couche superficielle (132) sur une profondeur contrôlée de ladite couche superficielle (132).
  4. 4. Procédé selon la revendication précédente dans lequel la gravure du motif (125) de grille se fait préférentiellement et de préférence exclusivement dans la zone rendue amorphe.
  5. 5. Procédé selon l'une quelconque des deux revendications précédentes 5 dans lequel l'amorphisation comprend l'implantation d'espèces prises parmi l'argon, le germanium.
  6. 6. Procédé selon la revendication précédente dans lequel l'amorphisation se fait à l'aide d'un implanteur ionique.
  7. 7. Procédé selon l'une quelconque des quatre revendications précédentes 10 dans lequel l'amorphisation comprend un bombardement ionique fortement anisotrope, la direction privilégiée du bombardement étant sensiblement perpendiculaire à la surface de la couche superficielle (132).
  8. 8. Procédé selon l'une quelconque des cinq revendications précédentes dans lequel la gravure est effectuée en phase gazeuse en présence de chlorure d'hydrogène (HCI)
  9. 9. Procédé selon l'une quelconque des revendications 1 ou 2 dans lequel la gravure du motif (125) de grille est effectuée selon des plans cristallins du matériau semi-conducteur constituant la couche superficielle (132) pour laisser en place une cavité à fond (128) plat s'étendant en partie sous une face inférieure de la couche de protection (131) et de part et d'autre du motif (125) de grille.
  10. 10. Procédé selon la revendication précédente dans lequel le dépôt de la pluralité de couches (121, 122, 123) destinées à former la grille (120) est précédé du dépôt conforme d'une couche (152) d'un matériau à faible permittivité, présentant une constante diélectrique K inférieure à 10.
  11. 11. Procédé selon la revendication précédente comprenant au moins une gravure de la couche (152) dudit matériau à faible permittivité pour ne laisser en place que des espaceurs (154) de part et d'autre du motif de grille.
  12. 12. Procédé selon la revendication précédente dans lequel le matériau à faible permittivité est pris parmi : le nitrure de silicium, l'oxyde de silicium, l'oxyde de silicium à haute température (HTO) ou le tétraéthoxysilane (TEOS).
  13. 13. Procédé selon l'une quelconque des revendications précédentes dans lequel la couche superficielle (132) présente une épaisseur initiale comprise entre 6 et 30 nm (nanomètres) et de préférence entre 8 et 20 et préférentiellement d'environ 12 nm.
  14. 14. Procédé selon l'une quelconque des revendications précédentes dans lequel la gravure du motif (125) de grille est effectuée de manière à laisser en place une épaisseur (133) définissant le canal du transistor comprise entre 1 et 10 nm et de préférence entre 2 et 8 et préférentiellement d'environ 6 nm.
  15. 15. Procédé selon l'une quelconque des revendications précédentes comprenant une étape de formation de tranchées (STI) destinées à isoler électriquement chacun des transistors dans un caisson (145).
  16. 16. Procédé selon l'une quelconque des revendications précédentes comprenant entre l'étape de gravure du motif (125) de grille dans la couche superficielle (132) et avant l'étape de formation de la grille (120) : une étape d'implantation (180) ionique effectuée au moins au droit du motif (125) de grille et pour implanter un substrat (136) sous jacent à une couche isolante (134) de l'empilement formant le substrat de type semi-conducteur sur isolant (130) de manière à réaliser un plan de masse (138).
  17. 17. Transistor à effet de champ comprenant un empilement de couches de type semi-conducteur sur isolant comportant une couche superficielle (132) faite en un matériau semi-conducteur cristallin reposant sur une couche d'oxyde enterrée (134), caractérisé en ce que la couche superficielle (132) présente une face supérieure (127) plane avec un motif (125) en creux, le motif (125) présentant un fond (128) plat sensiblement parallèle à ladite face supérieure (127) et des parois obliques (129) s'étendant depuis ladite face supérieure (127) jusqu'au fond (128) plat, en ce que une portion de la couche superficielle (132) située sous le motif (125) forme le canal du transistor, en ce que la grille du transistor est formée en partie au moins dans le motif (125), en ce que des espaceurs (154) de la grille sont formés intégralement dans le motif (125) et au contact des parois obliques (129).
  18. 18. Transistor selon la revendication précédente dans lequel la couche superficielle (132) présente deux niveaux d'épaisseur pour chaque transistor, une première épaisseur formant le canal et définie par le motif (125) et une seconde épaisseur de part et d'autre du motif (125) et formant les zones de source et drain.
  19. 19. Transistor selon l'une quelconque des deux revendications précédentes dans lequel les parois (129) obliques présentent la même orientation que le plan cristallin du matériau semi-conducteur de la couche superficielle (132).
  20. 20. Transistor selon l'une quelconque des trois revendications précédentes dans lequel une couche (152) présentant une constante diélectrique K inférieure à 10, recouvre la couche superficielle (132), y compris à l'aplomb des parois obliques (129) et à l'exception du fond (128) plat du motif (125)..
  21. 21. Dispositif microélectronique comportant une pluralité de transistors de type semi-conducteur sur isolant complètement déserté (FDS01) obtenus selon un procédé selon l'une quelconque des revendications 1 à 15. 20
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