FR2936356A1 - Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant - Google Patents
Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant Download PDFInfo
- Publication number
- FR2936356A1 FR2936356A1 FR0856383A FR0856383A FR2936356A1 FR 2936356 A1 FR2936356 A1 FR 2936356A1 FR 0856383 A FR0856383 A FR 0856383A FR 0856383 A FR0856383 A FR 0856383A FR 2936356 A1 FR2936356 A1 FR 2936356A1
- Authority
- FR
- France
- Prior art keywords
- mask
- layer
- thickness
- semiconductor
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000008569 process Effects 0.000 title description 9
- 238000009413 insulation Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 33
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000001301 oxygen Substances 0.000 claims abstract description 19
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 239000010409 thin film Substances 0.000 claims abstract 2
- 229910052710 silicon Inorganic materials 0.000 claims description 36
- 239000010703 silicon Substances 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 19
- 238000005121 nitriding Methods 0.000 claims description 15
- 239000012298 atmosphere Substances 0.000 claims description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 238000002513 implantation Methods 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 230000007935 neutral effect Effects 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 230000009467 reduction Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- 238000004090 dissolution Methods 0.000 description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 33
- 238000011282 treatment Methods 0.000 description 33
- 239000011347 resin Substances 0.000 description 18
- 229920005989 resin Polymers 0.000 description 18
- 230000001681 protective effect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008034 disappearance Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910020776 SixNy Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 nitrogen ions Chemical class 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000007665 sagging Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
L'invention concerne un procédé de traitement d'une structure de type semiconducteur sur isolant, comprenant successivement un substrat support (1), une couche d'oxyde (2) et une couche mince (3) semi-conductrice, comprenant les étapes suivantes : (a) formation d'un masque (4) en nitrure de silicium sur la couche mince (3) semi-conductrice, de manière à définir, à la surface de ladite couche (3), des zones (3a) non recouvertes par le masque (4), réparties selon un motif désiré, (b) application d'un traitement thermique de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde (2) à diffuser à travers la couche mince (3) semi-conductrice, conduisant à diminuer de manière contrôlée l'épaisseur d'oxyde dans les zones (2a) de la couche d'oxyde correspondant audit motif désiré. Dans l'étape (a) on forme le masque (4) de manière à l'enterrer au moins partiellement dans l'épaisseur de la couche mince (3) semi-conductrice.
Description
PROCEDE DE DISSOLUTION LOCALE DE LA COUCHE D'OXYDE DANS UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT
DOMAINE DE L'INVENTION L'invention porte sur un procédé de traitement d'une structure de type semi-conducteur sur isolant (SeOI), comprenant successivement un substrat support, une couche d'oxyde et une couche mince semi-conductrice, dans lequel on applique un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde à diffuser à travers la couche mince semi-conductrice, ce qui conduit à la dissolution totale ou partielle de la couche d'oxyde.
ARRIERE-PLAN DE L'INVENTION Le traitement mentionné plus haut peut avantageusement être appliqué de manière locale, c'est-à-dire pour dissoudre û partiellement ou en totalité û la couche d'oxyde dans des régions déterminées de la structure SeOl, correspondant à un motif désiré, tout en conservant dans les autres régions la couche d'oxyde initiale.
On parle alors de dissolution locale de la couche d'oxyde. On peut ainsi obtenir une structure SeOI présentant une couche d'oxyde avec des épaisseurs variables (dans le cas d'une dissolution partielle) ou bien une structure hybride, c'est-à-dire comprenant à la fois des zones SeOI , dans lesquelles la couche d'oxyde a été conservée et des zones massives (ou bulk selon la terminologie anglo-saxonne), dans lesquelles la couche d'oxyde a été totalement dissoute. Une telle structure peut être employée pour la fabrication de composants électroniques de natures différentes (par exemple, composants mémoire et composants logiques), qui sont normalement fabriqués sur des supports différents. En effet, les fabricants de microprocesseurs ont chacun développé des technologies de fabrication de composants logiques et de mémoire, mais ces deux types de composants sont généralement fabriqués sur des supports respectifs différents (i.e. substrat massif ou bien SeOI).
Par ailleurs, le passage d'un type de support à l'autre implique des changements importants de technologie de fabrication. L'intérêt de la dissolution locale est donc de fournir à un fabricant de microprocesseurs une plaque comprenant des zones bulk et SeOl sur lesquelles il pourra fabriquer, en conservant les technologies qu'il maîtrise, à la fois des composants logique et des composants mémoire . La précision de la technique de dissolution locale permet en effet de maîtriser, à l'échelle des composants, les zones bulk et les zones SeOI . La dissolution locale peut être mise en oeuvre en formant un masque à la surface de la couche mince semi-conductrice, et en appliquant le traitement thermique favorisant la diffusion de l'oxygène. Le masque étant réalisé dans un matériau formant barrière à la diffusion de l'oxygène, l'oxygène ne peut diffuser qu'à travers les zones de la couche mince semi-conductrice exposées, c'est-à-dire non recouvertes par le masque.
Toutefois, la disparition des atomes d'oxygène sous la couche semi-conductrice conduit à un affaissement de la surface de la couche semi-conductrice. Ainsi, dans le cas où la couche mince semi-conductrice est en silicium, on observe lors du traitement de dissolution les deux phénomènes suivants : - d'une part, la disparition de l'oxygène de la couche d'oxyde, due à la diffusion des atomes à travers la couche mince semi-conductrice ; ce phénomène contribue à un affaissement d'environ la moitié de l'épaisseur de la couche d'oxyde. Cette valeur est liée au ratio de 0,46 existant entre le volume du Si et le volume du SiO2 ; - d'autre part, la disparition de silicium à la surface de la couche mince semi-conductrice, due à l'incorporation, dans l'atmosphère du traitement de dissolution, de complexes SiO très volatils. Ce phénomène contribue à un affaissement de l'ordre de l'épaisseur de la couche d'oxyde. En effet, une paire d'atomes d'02 entraîne la disparition de deux atomes de Si.
Au total, la combinaison de ces deux phénomènes conduit à un affaissement de l'ordre de 1,5 fois l'épaisseur de la couche d'oxyde. L'absence de planéité de la surface de la couche semi-conductrice est préjudiciable à la formation ultérieure de composants.
Cette topographie peut être observée à la figure 1, qui illustre une structure résultant d'un traitement de dissolution locale. Cette structure comprend un substrat 1, une couche d'oxyde 2 qui a été dissoute dans une région 2a, et une couche mince semi-conductrice 3, recouverte par endroits d'un masque 4. Dans la zone exposée 3a de la couche semi-conductrice, la surface libre présente une différence de niveau par rapport à la surface supérieure des zones recouvertes par le masque 4. Ces défauts de topographie sont préjudiciables à la fabrication de 10 composants sur la couche mince semi-conductrice 3. Le document JP 2006-49725 prévoit à cet effet la réalisation, après le dépôt du masque, d'une étape d'épitaxie de silicium sur la surface de silicium non recouverte par le masque. Cette épaisseur supplémentaire de silicium dans les zones exposées vient 15 compenser l'affaissement dû à la dissolution de l'oxyde. Toutefois, cette étape s'avère coûteuse et pénalise le procédé de traitement. Par ailleurs, un polissage de type mécano-chimique visant à planariser la surface pour éviter les différences de niveau liées à l'affaissement de la couche 20 semi-conductrice, est difficilement envisageable car il retirerait une épaisseur trop importante de la couche semi-conductrice, l'épaisseur initiale de cette couche étant choisie mince pour faciliter la diffusion de l'oxygène. En outre, le polissage tend à détériorer l'uniformité de l'épaisseur de la couche semi-conductrice. 25 Par ailleurs, un tel polissage risquerait de polluer la surface de la couche mince, ce que l'on cherche à éviter en vue de la fabrication de composants électronique. L'un des buts de l'invention est donc de définir un procédé plus économique et de mise en oeuvre simple, permettant de minimiser 30 l'affaissement de la surface de la couche semi-conductrice pour obtenir à l'issue du traitement une surface la plus lisse possible.
BREVE DESCRIPTION DE L'INVENTION Un premier objet de l'invention concerne un procédé de traitement d'une structure de type semi-conducteur sur isolant, comprenant successivement un substrat support, une couche d'oxyde et une couche mince d'un matériau semi- conducteur, ledit procédé comprenant les étapes suivantes : (a) formation d'un masque en nitrure de silicium sur la couche mince semi-conductrice, de manière à définir, à la surface de ladite couche, des zones dites exposées, non recouvertes par le masque, réparties selon un motif désiré, (b) application d'un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde à diffuser à travers la couche mince semi-conductrice, conduisant à diminuer de manière contrôlée l'épaisseur d'oxyde dans les zones de la couche d'oxyde correspondant audit motif désiré. Ce procédé est remarquable en ce que dans l'étape (a) on forme le masque de manière à l'enterrer au moins partiellement dans l'épaisseur de la couche mince semi-conductrice. Dans le présent texte, on entend par enterrer au moins partiellement le fait que l'on forme le masque au moins en partie dans l'épaisseur de la couche semi-conductrice. Pour toute couche constituant la structure, on définit par base la face de la couche la plus proche du substrat support, et par face supérieure la face opposée à la base. Selon un premier mode de réalisation de l'invention, le masque est formé par une nitruration du matériau de la couche semi-conductrice, résultant en une consommation d'une partie de l'épaisseur de la couche semi-conductrice. Dans ce cas, l'épaisseur de la partie du masque comprise entre la base du masque et la surface libre des zones exposées de la couche semi-conductrice est choisie sensiblement égale à 1,5 fois l'épaisseur de la couche d'oxyde de la structure.
De préférence, l'épaisseur du masque est comprise entre 1 et 50 nm et l'étape de nitruration est réalisée par un recuit de la structure dans une atmosphère azotée à une température comprise entre 700 et 1000°C. Selon une alternative à la nitruration, le masque est formé par implantation d'azote à la surface de la couche semi-conductrice.
Selon un deuxième mode de réalisation, l'étape (a) comprend les étapes suivantes : (i) gravure de la couche mince semi-conductrice de manière à former des cavités aux emplacements prévus pour le masque ; (ii) formation du masque dans lesdites cavités. Les cavités formées à l'étape (i) ont de préférence une profondeur sensiblement égale à 1,5 fois l'épaisseur de la couche d'oxyde de la structure. De manière particulièrement avantageuse, le masque est formé de manière à ce que sa surface supérieure affleure avec la surface supérieure des zones exposées de la couche semi-conductrice. L'épaisseur du masque est préférentiellement comprise entre 1 et 50 nm et l'étape (ii) comprend une nitruration des cavités ou une implantation d'azote à la surface du matériau semi-conducteur des cavités. Selon une variante, l'étape (ii) de formation du masque comprend les étapes suivantes : - dépôt, sur la structure obtenue à l'étape (i), de nitrure de silicium sur une épaisseur supérieure à la profondeur des cavités ; - planarisation du nitrure de silicium déposé à l'étape précédente, jusqu'à atteindre les zones exposées de la couche semi-conductrice.
De manière particulièrement avantageuse, la couche semi-conductrice est en silicium et présente une épaisseur inférieure à 5000 A, et de préférence inférieure à 2500 A.
BREVE DESCRIPTION DES FIGURES D'autres effets et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre, en référence aux figures annexées sur lesquelles : la figure 1 illustre une structure de type semi-conducteur sur isolant à l'issue d'un traitement de dissolution locale de l'oxyde conforme à l'art antérieur ; les figures 2A à 2D illustrent les étapes d'un premier mode de réalisation de l'invention ; - les figures 3A à 3D illustrent les étapes d'un deuxième mode de mise en oeuvre de l'invention ; les figures 4A à 4B illustrent une variante du deuxième mode de réalisation.
DESCRIPTION DETAILLEE DE L'INVENTION Le traitement de dissolution locale est appliqué à une structure de type semiconducteur sur isolant (SeOI), comprenant successivement de sa base vers sa surface un substrat support, une couche d'oxyde et une couche semi-conductrice. Les moyens d'obtention de ladite structure SeOI seront décrits en détail plus bas. Le procédé de dissolution locale comprend les étapes suivantes : (a) formation d'un masque sur la couche mince semi-conductrice, de manière à définir, à la surface de ladite couche, des zones dites exposées, non recouvertes par le masque, réparties selon un motif désiré, (b) application d'un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde à diffuser à travers la couche mince semi-conductrice, conduisant à diminuer de manière contrôlée l'épaisseur d'oxyde dans les zones de la couche d'oxyde correspondant audit motif désiré. Formation de la structure SeOI de départ Le traitement de dissolution est appliqué à une structure de type semiconducteur sur isolant (SeOI), comprenant successivement de sa base vers sa surface un substrat support, une couche d'oxyde et une couche semi- conductrice. Le substrat support joue essentiellement un rôle de raidisseur de la structure SeOl. A cet effet, il présente typiquement une épaisseur de l'ordre de quelques centaines de micromètres.
Le substrat support peut être un substrat massif ou bien composite, c'est-à-dire constitué d'un empilement d'au moins deux couches de matériaux différents. Le substrat support peut ainsi comprendre l'un des matériaux suivants : Si, GaN, saphir, dans leurs formes monocristalline ou polycristalline.
La couche semi-conductrice comprend au moins un matériau semi-conducteur, tel que Si, Ge ou SiGe. La couche semi-conductrice peut éventuellement être composite, c'est-à-dire constituée d'un empilement de couches de matériaux semi-conducteurs.
Le matériau de la couche semi-conductrice peut être monocristallin, polycristallin ou amorphe. Il peut être poreux ou non, dopé ou non. De manière particulièrement avantageuse, la couche semi-conductrice est adaptée pour recevoir des composants électroniques. La couche mince semi-conductrice présente une épaisseur inférieure à 5000 A, et de préférence inférieure à 2500 A pour permettre une diffusion suffisamment rapide de l'oxygène. En effet, plus la couche semi-conductrice est épaisse, plus la vitesse de dissolution de l'oxyde est lente. Ainsi, la diffusion de l'oxygène à travers une couche semi-conductrice d'épaisseur supérieure à 5000 A est très lente et de ce fait peu avantageuse sur un plan industriel. La couche d'oxyde est enterrée dans la structure, entre le substrat support et la couche semi-conductrice ; elle est donc généralement désignée, dans le langage du métier, par l'acronyme BOX ( Buried Oxyde layer ). La structure SeOI est fabriquée par toute technique de report de couches 20 connue de l'homme du métier, impliquant un collage. On peut citer parmi ces techniques le procédé Smart CutTM qui comprend principalement les étapes suivantes : i) formation d'une couche d'oxyde sur le substrat support ou sur un substrat donneur comprenant la couche semi-conductrice, 25 ii) formation d'une zone de fragilisation dans le substrat donneur, la zone de fragilisation définissant la couche mince semi-conductrice à transférer, iii) collage du substrat donneur sur le substrat support, la couche d'oxyde étant située à l'interface de collage 30 iv) fracture du substrat donneur le long de la zone de fragilisation pour transférer la couche mince semi-conductrice sur le substrat support. Ce procédé est connu de l'homme du métier et ne sera donc pas décrit en détail ici. On pourra se référer par exemple à Silicon-On-Insulator Technology: Materials to VLSI, 2nd Edition de Jean-Pierre Colinge, Kluwer Academic Publishers, p.50-51. On peut également employer un procédé consistant à coller, sur le substrat support, un substrat donneur comprenant la couche semi-conductrice, l'un et/ou l'autre des substrats étant recouvert d'une couche d'oxyde, puis à réduire l'épaisseur du substrat donneur par sa face arrière de sorte à ne laisser sur le substrat support que la couche mince semi-conductrice. La structure SeOI ainsi obtenue peut ensuite être soumise à des traitements classiques de finition (polissage, planarisation, nettoyage...).
Dans ces procédés de formation de la structure SeOI, la couche d'oxyde est formée sur le substrat donneur ou sur le substrat support par une oxydation thermique (auquel cas l'oxyde est un oxyde du matériau du substrat ayant subi l'oxydation) ou bien par un dépôt, par exemple d'oxyde de silicium (SiO2). La couche d'oxyde peut également être une couche d'oxyde natif, résultant d'une oxydation naturelle du substrat donneur et/ou du substrat support en contact avec l'atmosphère. En revanche, des essais réalisés sur les structures SOI obtenues par le procédé SIMOX n'ont pas permis d'observer de dissolution de l'oxyde, ce qui a été attribué à une qualité inférieure de l'oxyde, due à son mode d'obtention. On pourra se référer à cet égard à l'article de L. Zhong et al, Applied Physics Letters 67, 3951 (1995). On précise qu'avant de procéder au collage, on peut mettre en oeuvre, sur l'une et/ou l'autre des surfaces en contact, des étapes de nettoyage ou d'activation plasma bien connues de l'homme du métier, afin de renforcer l'énergie de collage. Afin de limiter la durée du traitement de dissolution, la couche d'oxyde de la structure SeOI présente en général une épaisseur fine ou ultrafine, c'est-à-dire entre 50 et 1000 A, de préférence entre 100 et 250 A. Traitement de dissolution Dans la suite de la description, on prendra pour exemple l'application du traitement de dissolution à une structure dans laquelle la couche mince semi-conductrice est en silicium, c'est-à-dire une structure silicium sur isolant (SOI).
Les mécanismes de dissolution de l'oxyde dans une structure SOI sont décrits en détail dans l'article d'O. Kononchuk et al, Internai Dissolution of Buried Oxide in SOI Wafers , Solid State Phenomena Vols. 131-133 (2008) pp 113-118, auquel on pourra se référer.
Lors du traitement, la structure SOI est placée dans un four dans lequel on génère un flux gazeux pour former une atmosphère neutre ou réductrice. Le flux gazeux peut ainsi comprendre de l'argon, de l'hydrogène et/ou un mélange de ceux-ci. Il est important de noter que le phénomène de dissolution ne se produit que lorsqu'il existe un gradient suffisant entre la concentration d'oxygène dans l'atmosphère et la concentration d'oxygène à la surface de la couche d'oxyde. Ainsi, on considère que la teneur en oxygène de l'atmosphère dans le four doit être inférieure à 10 ppm, ce qui, tenant compte des fuites, impose une teneur en oxygène dans le flux de gaz inférieure à 1 ppm.
On pourra à cet égard se référer à l'article de Ludsteck et al, Growth model for thin oxides and oxide optimization , Journal of Applied Physics, Vol. 95, No. 5, Mars 2004. Ces conditions ne peuvent être obtenues dans un four classique, qui génère trop de fuites pour permettre d'atteindre une teneur aussi faible ; le four doit être spécialement conçu pour une étanchéité optimale (diminution du nombre de pièces pour éviter les joints, utilisation de pièces massives...). Au contraire, une concentration en oxygène dans l'atmosphère supérieure à 10 ppm stoppe la dissolution et favorise une oxydation du silicium exposé. Dans le cas d'un SOI, le traitement de dissolution est appliqué à une température comprise entre 1100 et 1300°C, de préférence de l'ordre de 1200°C. En effet, plus la température est élevée, plus la vitesse de dissolution de l'oxyde est élevée. La température du traitement doit toutefois rester inférieure à la température de fusion du silicium.
Par exemple, pour dissoudre une épaisseur d'oxyde de 20 A sous une couche mince de silicium de 1000 A, les conditions du traitement thermique sont : 1100°C pendant 2 heures, 1200°C pendant 10 minutes, ou 1250°C pendant 4 minutes. On souligne toutefois que ces valeurs sont dépendantes en particulier de la concentration résiduelle en oxygène dans le four de dissolution. Ainsi, des épaisseurs dissoutes plus importantes ont aussi été observées. Formation du masque Comme mentionné plus haut, le masque est formé sélectivement sur la couche semi-conductrice de manière à laisser exposées les zones de la couche semi-conductrice correspondant aux zones de la couche d'oxyde dans lesquelles on souhaite diminuer l'épaisseur d'oxyde. Par correspondant on entend ici que le motif défini par l'ensemble des zones exposées de la couche semi-conductrice est identique au motif désiré selon lequel sont réparties les zones de la couche d'oxyde dans lesquelles on souhaite diminuer l'épaisseur d'oxyde. En d'autres termes, le masque ne recouvre que les zones de la couche semi-conductrice complémentaires dudit motif désiré. En général, on procède à cet effet à une formation sélective du masque en employant des techniques classiques de photolithographie qui permettent de définir les zones de la couche semi-conductrice sur lesquelles le masque doit être déposées. Typiquement, le procédé de formation du masque comprend les étapes successives suivantes : - Formation d'une couche de nitrure de silicium SiXNy (par exemple Si3N4), lequel est apte à constituer le masque, sur toute la surface de la couche semi-conductrice, par dépôt ; - Dépôt d'une couche de résine photosensible sur toute la surface de la couche de SiXNy ; - Insolation locale de la résine au travers d'un masque photolitographique ; - Elimination sélective des zones insolées, par dilution dans un solvant par exemple ; - Ensuite, gravure, à travers les ouvertures formées dans la résine, des zones de la couche de SiXNy alors exposées. La gravure est typiquement une gravure sèche (plasma) à laquelle la résine est résistante. Le SiXNy est en revanche gravé par ce plasma. Le masque est dans un matériau formant barrière à la diffusion des atomes d'oxygène. Il est par ailleurs de nature à résister aux conditions du traitement.
Ainsi, le nitrure de silicium (de formule générale SixNy où le couple de coefficients stoechiométriques (x, y) peut prendre différentes valeurs) est un matériau préféré pour former le masque car il est facile à mettre en oeuvre (c'est-à-dire à déposer, puis à retirer après le traitement de dissolution) et ne contamine pas le silicium. Toutefois, tout autre matériau formant barrière à la diffusion de l'oxygène et résistant aux conditions du traitement peut être utilisé pour le masque. Le masque est typiquement d'une épaisseur comprise entre 1 et 50 nm, de préférence de l'ordre de 20 nm.
Après le traitement de dissolution, le masque peut être retiré par gravure sèche ou humide. De manière générale, l'invention propose de diminuer la différence de niveau due à l'affaissement, en enterrant au moins en partie le masque dans l'épaisseur de la couche semi-conductrice.
Par enterrer , on entend ici le fait que la base du masque (c'est-à-dire la face opposée à la surface libre, en contact avec le matériau de la couche semi-conductrice) soit située dans l'épaisseur du matériau de la couche semi-conductrice. En d'autres termes, le niveau de la base du masque est inférieur au niveau de la surface des zones exposées de la couche semi-conductrice.
L'invention considère le cas où le masque est partiellement enterré, c'est-à-dire que sa surface libre (ou surface supérieure) est à un niveau supérieur à celui de la surface exposée de la couche semi-conductrice, ainsi que le cas où la surface supérieure du masque est au même niveau que la surface exposée de la couche semi-conductrice, le masque étant alors dit enterré .
Selon un premier mode de réalisation de l'invention, illustré aux figures 2A à 2D, on forme le masque en SixNy par un procédé de nitruration sélective des zones de la couche de silicium destinées à être recouvertes par le masque. A cet effet, en référence à la figure 2A, on protège les zones 3a de la couche 3 de silicium destinées à être exposées à l'atmosphère du traitement thermique de dissolution. On met en oeuvre dans ce cadre des étapes de photolithographie bien connues de l'homme du métier, comprenant un dépôt de résine photosensible, l'exposition de la résine à travers un masque pour faire polymériser les zones voulues, puis une gravure pour retirer la résine non polymérisée, afin de recouvrir de résine protectrice 5 uniquement les zones 3a. On effectue ensuite un traitement de nitruration de la structure : les zones 3a étant protégées par la résine protectrice 5, seules les zones complémentaires non protégées subissent la nitruration. Contrairement au procédé classique de formation du masque décrit plus haut, la nitruration a pour effet de consommer une partie du matériau de la couche 3 de silicium, de sorte que la base 4a du masque 4 (c'est-à-dire sa face opposée à sa surface libre) se trouve à un niveau inférieur à celui de la surface libre de la zone exposée 3a de la couche de silicium, comme illustré à la figure 2B. Ainsi, plus on forme une couche 4 de SiXNy épaisse, plus on enfonce la base 4a de cette couche dans l'épaisseur de la couche 3 de silicium. De manière particulièrement avantageuse, on ajuste les paramètres du procédé de nitruration de manière à ce que l'épaisseur de la partie enterrée du masque soit sensiblement égale à 1,5 fois l'épaisseur de la couche d'oxyde 2. Ainsi, une partie inférieure (enterrée) de l'épaisseur du masque 4 se trouve sous le niveau de la surface libre de la zone exposée 3a, tandis qu'une partie supérieure se trouve au-dessus.
En référence à la figure 2C, après la formation du masque 4, on retire la résine protectrice 5 de manière à exposer les zones 3a. On procède ensuite au traitement de dissolution dans les conditions décrites plus haut. A l'issue du traitement de dissolution, le niveau de la surface libre de la zone exposée 3a a diminué de l'ordre de 1,5 fois l'épaisseur initiale de la couche d'oxyde 2. La structure résultante est illustrée à la figure 2D. La surface libre de la zone exposée 3a se trouve donc sensiblement au même niveau que celle des zones recouvertes par le masque. On n'observe donc pas d'affaissement de la surface de la couche semi- conductrice. On obtient donc une topographie plus favorable à la formation de composants, puisque la couche de silicium finale présente une surface sensiblement plane.
Exemple associé à ce premier mode de réalisation : On part d'une structure SOI comprenant successivement de sa base vers sa surface un substrat, une couche d'oxyde de 10 nm d'épaisseur et une couche mince de silicium de 70 nm d'épaisseur.
On forme des motifs en résine sur la couche mince de silicium de manière à protéger les zones destinées à être exposées à l'atmosphère du traitement thermique de dissolution. On effectue ensuite un recuit à une température comprise entre 700 et 1000°C, sous atmosphère azotée, de manière à former le masque en SiXNy sur les zones de la couche de silicium non recouvertes par la résine. Après retrait de la résine protectrice, on obtient à la surface du SOI un masque de SiXNy d'une épaisseur totale de 30 nm en partie enterrée dans le silicium. On applique alors le traitement de dissolution décrit plus haut, à 1200°C pendant 1 heure, pour dissoudre toute l'épaisseur de la couche d'oxyde dans les zones correspondant aux zones exposées de la couche de silicium.
Selon un deuxième mode de réalisation, illustré aux figures 3A à 3D, on protège au moyen d'une résine protectrice 5 les zones 3a destinées à être exposées lors du traitement de dissolution locale. A cet effet, on met en oeuvre une technique de photolithographie bien connue de l'homme du métier, telle que décrite plus haut. En référence à la figure 3A, on grave ensuite les régions non protégées de la surface de la couche 3 de silicium de manière à former des cavités 3b d'une profondeur déterminée. A cet effet, on procède par exemple à une gravure sèche, telle qu'une gravure plasma. En référence à la figure 3B, on effectue un traitement de nitruration similaire à celui décrit dans le premier mode de réalisation. La nitruration a pour effet de former un masque en SiXNy dans les cavités 3b, en consommant également une partie du silicium de la couche 3. En adaptant la profondeur des cavités 3b et l'épaisseur du masque 4 ainsi formé, on peut faire en sorte que la surface supérieure 4b du masque affleure avec celle des zones 3a destinées à être exposées lors du traitement de dissolution.
De manière particulièrement avantageuse, la profondeur des cavités 3b est déterminée pour que l'épaisseur de la partie enterrée du masque soit de l'ordre de 1,5 fois l'épaisseur de la couche d'oxyde 2. Les zones exposées 3a de la couche de silicium présentent donc une surépaisseur de l'ordre de 1,5 fois l'épaisseur de la couche d'oxyde par rapport aux zones recouvertes par le masque 4. En référence à la figure 3C, on retire la résine protectrice 5 avant le traitement de dissolution afin d'exposer les zones 3a. Ainsi, cette surépaisseur initiale vient compenser l'affaissement des zones exposées à l'issue du traitement de dissolution locale, comme on peut le voir sur la figure 3D. Selon une variante du deuxième mode de réalisation, illustrée aux figures 4A et 4B on peut mettre en oeuvre successivement les étapes suivantes. Comme dans le deuxième mode de réalisation, on forme des cavités 3b après avoir protégé par une résine protectrice les zones 3a de la couche semi-conductrice 3 destinées à être exposées au traitement de dissolution (cf figure 3A). En référence à la figure 4A, on retire ensuite ladite résine protectrice, puis on dépose du nitrure de silicium sur toute la surface du SOI, c'est-à-dire à la fois dans les cavités 3b et sur les zones 3a destinées à être exposées : on obtient alors une structure dans laquelle le profil de la surface du nitrure de silicium déposé est parallèle à celui de la surface de la couche de silicium 3 gravée. Notamment, les cavités 3b sont donc remplies de nitrure de silicium 4. Dans une étape suivante, illustrée à la figure 4B, on planarise par CMP (acronyme du terme anglo-saxon Chemical Mechanical Planarization ) la surface du nitrure de silicium jusqu'à atteindre la surface supérieure des zones 3a de la couche de silicium destinées à être exposées au traitement de dissolution. On peut alors appliquer le traitement de dissolution à la structure ainsi 30 obtenue. Exemple associé à cette variante : On part d'une structure SOI comprenant successivement de sa base vers sa surface un substrat, une couche d'oxyde de 10 nm d'épaisseur et une couche mince de silicium de 70 nm d'épaisseur.
On forme des motifs en résine sur la couche mince de silicium de manière à protéger les zones destinées à être exposées à l'atmosphère du traitement thermique de dissolution. On forme par gravure sèche des cavités d'une profondeur de 15 nm dans les zones non protégées par la résine, puis on retire la résine protectrice. On dépose alors du SiXNy sur toute la surface de la structure ainsi obtenue, sur une épaisseur supérieure à la profondeur des cavités. On effectue ensuite une planarisation par CMP du nitrure de silicium. On applique alors le traitement de dissolution décrit plus haut, à 1200°C pendant 1 heure, pour dissoudre toute l'épaisseur de la couche d'oxyde dans les zones correspondant aux zones exposées de la couche de silicium.
Selon une alternative au traitement de nitruration effectué dans le premier et le deuxième mode de réalisation, on peut former le masque de SiXNy au 15 moyen d'une implantation d'azote à faible énergie dans la couche semi- conductrice de silicium. Préalablement à l'implantation, la surface de la couche semi-conductrice est recouverte d'un masque suffisamment épais pour qu'il forme un obstacle à l'implantation des ions d'azote dans les zones de la couche semi-conductrice 20 où le masque n'est pas destiné à être formé. Les ions d'azote implantés dans la matrice de silicium forment du SiXNy à la surface de la couche semi-conductrice. L'homme du métier est à même de déterminer les paramètres d'implantation (dose, énergie) pour former le nitrure de silicium sur l'épaisseur 25 souhaitée pour le masque.
Claims (11)
- REVENDICATIONS1. Procédé de traitement d'une structure de type semi-conducteur sur isolant, comprenant successivement un substrat support (1), une couche d'oxyde (2) et une couche mince (3) d'un matériau semi-conducteur, ledit procédé comprenant les étapes suivantes : (a) formation d'un masque (4) en nitrure de silicium sur la couche mince (3) semi-conductrice, de manière à définir, à la surface de ladite couche (3), des zones (3a) dites exposées, non recouvertes par le masque (4), réparties selon un motif désiré, (b) application d'un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde (2) à diffuser à travers la couche mince (3) semi- conductrice, conduisant à diminuer de manière contrôlée l'épaisseur d'oxyde dans les zones (2a) de la couche d'oxyde correspondant audit motif désiré caractérisé en ce que dans l'étape (a) on forme le masque (4) de manière à l'enterrer au moins partiellement dans l'épaisseur de la couche mince (3) semi- conductrice.
- 2. Procédé selon la revendication 1, caractérisé en ce que le masque (4) est formé par une nitruration du matériau de la couche (3) semi-conductrice, résultant en une consommation d'une partie de l'épaisseur de la couche semi- conductrice.
- 3. Procédé selon la revendication 2, caractérisé en ce que l'épaisseur de la partie du masque (4) comprise entre la base (4a) du masque (4) et la surface libre des zones exposées (3a) est choisie sensiblement égale à 1,5 fois l'épaisseur de la couche d'oxyde (2) de la structure.
- 4. Procédé selon l'une des revendications 2 ou 3, caractérisé en ce que l'épaisseur du masque (4) est comprise entre 1 et 50 nm et en ce que l'étape denitruration est réalisée par un recuit de la structure dans une atmosphère azotée à une température comprise entre 700 et 1000°C.
- 5. Procédé selon la revendication 1, caractérisé en ce que le masque (4) est formé par implantation d'azote à la surface de la couche semi- conductrice (3).
- 6. Procédé selon la revendication 1, caractérisé en ce que l'étape (a) comprend les étapes suivantes : (i) gravure de la couche mince (3) semi-conductrice de manière à former des cavités (3b) aux emplacements prévus pour le masque (4) ; (ii) formation du masque (4) dans lesdites cavités (3b).
- 7. Procédé selon la revendication 6, caractérisé en ce que les cavités (3b) formées à l'étape (i) ont une profondeur sensiblement égale à 1,5 fois l'épaisseur de la couche d'oxyde (2) de la structure.
- 8. Procédé selon l'une des revendications 6 ou 7, caractérisé en ce que le masque est formé de manière à ce que sa surface (4b) affleure avec la 20 surface des zones (3a) exposées de la couche semi-conductrice.
- 9. Procédé selon l'une des revendications 6 à 8, caractérisé en ce que l'épaisseur du masque est comprise entre 1 et 50 nm et en ce que l'étape (ii) comprend une nitruration des cavités (3b) ou une implantation d'azote à la 25 surface du matériau semi-conducteur des cavités (3b).
- 10. Procédé selon l'une des revendications 6 à 8, caractérisé en ce que l'étape (ii) de formation du masque comprend les étapes suivantes : - dépôt, sur la structure obtenue à l'étape (i), de nitrure de silicium sur une 30 épaisseur supérieure à la profondeur des cavités (3b) ; - planarisation du nitrure de silicium déposé à l'étape précédente, jusqu'à atteindre les zones (3a) exposées de la couche semi-conductrice.
- 11. Procédé selon l'une des revendications 1 à 10, caractérisé en ce que la couche semi-conductrice (3) est en silicium et présente une épaisseur inférieure à 5000 A, de préférence inférieure à 2500 A.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0856383A FR2936356B1 (fr) | 2008-09-23 | 2008-09-23 | Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant |
| TW098131203A TWI514474B (zh) | 2008-09-23 | 2009-09-16 | 用於局部溶解位在絕緣底半導體型結構中的氧化物層之方法 |
| PCT/EP2009/062219 WO2010034696A1 (fr) | 2008-09-23 | 2009-09-21 | Processus de dissolution locale de la couche d’oxyde dans une structure de type semi-conducteur-sur-isolant |
| EP09815672.2A EP2329523B1 (fr) | 2008-09-23 | 2009-09-21 | Procédé de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant |
| CN2009801313388A CN102119440B (zh) | 2008-09-23 | 2009-09-21 | 在绝缘体上半导体型结构中局部溶解氧化物层的方法 |
| US13/062,996 US8324072B2 (en) | 2008-09-23 | 2009-09-21 | Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure |
| KR1020117006368A KR101572070B1 (ko) | 2008-09-23 | 2009-09-21 | 반도체-온-절연체 유형 구조에서 산화물 층을 국지적으로 해체하기 위한 프로세스 |
| JP2011527350A JP5351271B2 (ja) | 2008-09-23 | 2009-09-21 | セミコンダクタ−オン−インシュレータ型構造中の酸化物層を局所的に溶解する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0856383A FR2936356B1 (fr) | 2008-09-23 | 2008-09-23 | Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2936356A1 true FR2936356A1 (fr) | 2010-03-26 |
| FR2936356B1 FR2936356B1 (fr) | 2010-10-22 |
Family
ID=40585519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0856383A Active FR2936356B1 (fr) | 2008-09-23 | 2008-09-23 | Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US8324072B2 (fr) |
| EP (1) | EP2329523B1 (fr) |
| JP (1) | JP5351271B2 (fr) |
| KR (1) | KR101572070B1 (fr) |
| CN (1) | CN102119440B (fr) |
| FR (1) | FR2936356B1 (fr) |
| TW (1) | TWI514474B (fr) |
| WO (1) | WO2010034696A1 (fr) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2972564B1 (fr) * | 2011-03-08 | 2016-11-04 | S O I Tec Silicon On Insulator Tech | Procédé de traitement d'une structure de type semi-conducteur sur isolant |
| FR2977069B1 (fr) | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
| FR2987166B1 (fr) | 2012-02-16 | 2017-05-12 | Soitec Silicon On Insulator | Procede de transfert d'une couche |
| FR2995444B1 (fr) * | 2012-09-10 | 2016-11-25 | Soitec Silicon On Insulator | Procede de detachement d'une couche |
| FR3003684B1 (fr) * | 2013-03-25 | 2015-03-27 | Soitec Silicon On Insulator | Procede de dissolution d'une couche de dioxyde de silicium. |
| US10026642B2 (en) | 2016-03-07 | 2018-07-17 | Sunedison Semiconductor Limited (Uen201334164H) | Semiconductor on insulator structure comprising a sacrificial layer and method of manufacture thereof |
| FR3057705B1 (fr) * | 2016-10-13 | 2019-04-12 | Soitec | Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant |
| US10896824B2 (en) * | 2018-12-14 | 2021-01-19 | Tokyo Electron Limited | Roughness reduction methods for materials using illuminated etch solutions |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300218B1 (en) * | 2000-05-08 | 2001-10-09 | International Business Machines Corporation | Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process |
| JP2006049725A (ja) * | 2004-08-06 | 2006-02-16 | Sumco Corp | 部分ｓｏｉ基板およびその製造方法 |
| FR2910702A1 (fr) * | 2006-12-26 | 2008-06-27 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat mixte |
| JP2008159811A (ja) * | 2006-12-22 | 2008-07-10 | Siltronic Ag | Ｓｏｉウェーハの製造方法ならびにｓｏｉウェーハ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985735A (en) * | 1995-09-29 | 1999-11-16 | Intel Corporation | Trench isolation process using nitrogen preconditioning to reduce crystal defects |
| US6350659B1 (en) * | 1999-09-01 | 2002-02-26 | Agere Systems Guardian Corp. | Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate |
| US8138061B2 (en) * | 2005-01-07 | 2012-03-20 | International Business Machines Corporation | Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide |
| US20070020877A1 (en) * | 2005-07-21 | 2007-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation structure and method of fabricating the same |
| US8754446B2 (en) * | 2006-08-30 | 2014-06-17 | International Business Machines Corporation | Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material |
| JP5368996B2 (ja) | 2006-12-26 | 2013-12-18 | ソイテック | 半導体オンインシュレータ構造体を製造する方法 |
| WO2008114099A1 (fr) * | 2007-03-19 | 2008-09-25 | S.O.I.Tec Silicon On Insulator Technologies | Silicium sur isolant mince à motifs |
| JP2011504655A (ja) * | 2007-11-23 | 2011-02-10 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 精密な酸化物の溶解 |
| FR2941324B1 (fr) * | 2009-01-22 | 2011-04-29 | Soitec Silicon On Insulator | Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant. |
-
2008
- 2008-09-23 FR FR0856383A patent/FR2936356B1/fr active Active
-
2009
- 2009-09-16 TW TW098131203A patent/TWI514474B/zh active
- 2009-09-21 WO PCT/EP2009/062219 patent/WO2010034696A1/fr active Application Filing
- 2009-09-21 US US13/062,996 patent/US8324072B2/en active Active
- 2009-09-21 EP EP09815672.2A patent/EP2329523B1/fr active Active
- 2009-09-21 JP JP2011527350A patent/JP5351271B2/ja active Active
- 2009-09-21 KR KR1020117006368A patent/KR101572070B1/ko active IP Right Grant
- 2009-09-21 CN CN2009801313388A patent/CN102119440B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300218B1 (en) * | 2000-05-08 | 2001-10-09 | International Business Machines Corporation | Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process |
| JP2006049725A (ja) * | 2004-08-06 | 2006-02-16 | Sumco Corp | 部分ｓｏｉ基板およびその製造方法 |
| JP2008159811A (ja) * | 2006-12-22 | 2008-07-10 | Siltronic Ag | Ｓｏｉウェーハの製造方法ならびにｓｏｉウェーハ |
| FR2910702A1 (fr) * | 2006-12-26 | 2008-06-27 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat mixte |
Also Published As
| Publication number | Publication date |
|---|---|
| US8324072B2 (en) | 2012-12-04 |
| CN102119440B (zh) | 2013-12-25 |
| KR101572070B1 (ko) | 2015-11-26 |
| KR20110055676A (ko) | 2011-05-25 |
| WO2010034696A1 (fr) | 2010-04-01 |
| JP5351271B2 (ja) | 2013-11-27 |
| JP2012503322A (ja) | 2012-02-02 |
| US20120094496A1 (en) | 2012-04-19 |
| EP2329523A1 (fr) | 2011-06-08 |
| CN102119440A (zh) | 2011-07-06 |
| EP2329523B1 (fr) | 2013-09-11 |
| TWI514474B (zh) | 2015-12-21 |
| FR2936356B1 (fr) | 2010-10-22 |
| TW201019396A (en) | 2010-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0963598B1 (fr) | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions | |
| FR2936356A1 (fr) | Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant | |
| EP1631984B1 (fr) | Procédé d'obtention d 'une structure comprenant un substrat support et une couche ultramince | |
| EP1902463B1 (fr) | Procede de diminution de la rugosite d'une couche epaisse d'isolant | |
| EP1208593B1 (fr) | Procede de traitement de substrats pour la micro-electronique | |
| FR2941324A1 (fr) | Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant. | |
| FR2816445A1 (fr) | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible | |
| FR2892228A1 (fr) | Procede de recyclage d'une plaquette donneuse epitaxiee | |
| FR2910702A1 (fr) | Procede de fabrication d'un substrat mixte | |
| EP1576658A1 (fr) | Procede de realisation de substrats mixtes et structure ainsi obtenue | |
| FR2907966A1 (fr) | Procede de fabrication d'un substrat. | |
| FR2893446A1 (fr) | TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE | |
| EP2498286B1 (fr) | Procede de traitement d'une structure de type semi-conducteur sur isolant | |
| EP1631982B1 (fr) | Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque | |
| FR2942568A1 (fr) | Procede de fabrication de composants. | |
| FR2928775A1 (fr) | Procede de fabrication d'un substrat de type semiconducteur sur isolant | |
| FR2860340A1 (fr) | Collage indirect avec disparition de la couche de collage | |
| EP1777735A2 (fr) | Procédé de récyclage d'une plaquette donneuse épitaxiée | |
| FR2926925A1 (fr) | Procede de fabrication d'heterostructures | |
| FR2937797A1 (fr) | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante | |
| FR2937794A1 (fr) | Procede de traitement d'une structure de type semi-conducteur sur isolant par dissolution selective de sa couche d'oxyde | |
| EP4000090B1 (fr) | Procédé de collage hydrophile de substrats | |
| FR2912550A1 (fr) | Procede de fabrication d'une structure ssoi. | |
| FR2968450A1 (fr) | Procede de traitement d'une structure de type semi-conducteur sur isolant | |
| WO2023144495A1 (fr) | Procede de fabrication d'une structure de type double semi-conducteur sur isolant |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name |
Owner name: SOITEC, FR Effective date: 20120423 |
|
| PLFP | Fee payment |
Year of fee payment: 9 |
|
| PLFP | Fee payment |
Year of fee payment: 10 |
|
| PLFP | Fee payment |
Year of fee payment: 11 |
|
| PLFP | Fee payment |
Year of fee payment: 12 |
|
| PLFP | Fee payment |
Year of fee payment: 13 |
|
| PLFP | Fee payment |
Year of fee payment: 14 |
|
| PLFP | Fee payment |
Year of fee payment: 15 |
|
| PLFP | Fee payment |
Year of fee payment: 16 |
|
| PLFP | Fee payment |
Year of fee payment: 17 |