FR2937797A1 - Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000012545 processing Methods 0.000 title claims abstract description 4
- 238000000034 method Methods 0.000 title claims description 34
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 27
- 239000013078 crystal Substances 0.000 claims abstract description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000001301 oxygen Substances 0.000 claims abstract description 18
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000012212 insulator Substances 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 10
- 230000007935 neutral effect Effects 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000000007 visual effect Effects 0.000 claims description 4
- 230000003313 weakening effect Effects 0.000 claims description 2
- 238000004090 dissolution Methods 0.000 description 27
- 238000011282 treatment Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910020776 SixNy Inorganic materials 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000008707 rearrangement Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000386 microscopy Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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Abstract
La présente invention concerne notamment un procédé de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, comprenant successivement un substrat support (1), une couche d'oxyde (3) et une couche mince (2) d'un matériau semi-conducteur, selon lequel : 1) on forme un masque sur ladite couche mince (2), de manière à définir, à la surface de ladite couche, des zones exposées (20), non recouvertes par le masque ; 2) on applique un traitement thermique de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde (3) à diffuser à travers la couche mince (2), conduisant à éliminer de manière contrôlée l'oxyde dans les zones (30) de la couche d'oxyde (3) correspondant audit motif désiré, caractérisé par le fait que l'on dispose lesdits substrat support (1) et couche mince (2), l'un relativement à l'autre, de manière à ce que leurs réseaux cristallins forment en eux, dans un plan parallèle à leur interface (1), un angle dit "twist angle", au plus égal à 1°, et dans un plan perpendiculaire à leur interface (1), un angle dit "tilt angle", au plus égal à 1°, et qu'on utilise une couche mince (2) dont l'épaisseur est inférieure à 1100A.
Description
L'invention porte notamment sur un procédé de traitement d'une structure de type semi-conducteur sur isolant (SeOI), comprenant successivement un substrat support, une couche d'oxyde et une couche mince semi-conductrice, dans lequel on applique un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde à diffuser à travers la couche mince semi-conductrice, ce qui conduit à la dissolution totale ou partielle de la couche d'oxyde.
Ce traitement est appliqué de manière sélective, c'est-à-dire pour dissoudre en totalité la couche d'oxyde dans des régions déterminées de la structure SeOl, correspondant à un motif désiré, tout en conservant dans les autres régions la couche d'oxyde initiale. On parle alors de dissolution sélective de la couche 15 d'oxyde. On peut ainsi obtenir une structure hybride, c'est-à-dire comprenant à la fois des zones SeOl , dans lesquelles la couche d'oxyde a été conservée et des zones massives (ou bulk selon la terminologie anglo-saxonne), dans lesquelles la couche d'oxyde a été 20 totalement dissoute. Une telle structure peut être employée pour la fabrication de composants électroniques de natures différentes (par exemple, composants mémoire et composants logiques), qui sont normalement fabriqués sur des supports différents. 25 En effet, les fabricants de microprocesseurs ont chacun développé des technologies de fabrication de composants logiques et de mémoire, mais ces deux types de composants sont généralement fabriqués sur des supports respectifs différents (i.e. substrat massif ou bien SeOI). Par ailleurs, le passage d'un type de support à l'autre implique 30 des changements importants de technologie de fabrication. L'intérêt de la dissolution sélective est donc de fournir à un fabricant de microprocesseurs une plaque comprenant des zones bulk et SeOl sur lesquelles il pourra fabriquer, en conservant les technologies qu'il maîtrise, à la fois des composants logique et des composants mémoire . La précision de la technique de dissolution sélective permet en effet de maîtriser, à l'échelle des composants, les zones bulk et les 5 zones SeOl . La dissolution sélective peut être mise en oeuvre en formant un masque à la surface de la couche mince semi-conductrice, et en appliquant le traitement thermique favorisant la diffusion de l'oxygène. Le masque étant réalisé dans un matériau formant barrière à 10 la diffusion de l'oxygène, l'oxygène ne peut diffuser qu'à travers les zones de la couche mince semi-conductrice exposées, non recouvertes par le masque. Lors de cette mise en oeuvre, il se pose le problème de la présence de défauts liés à l'accommodation des réseaux cristallins, au 15 niveau de l'interface substrat support/couche mince, dans les régions où l'oxyde a été éliminé. En langue anglaise, on parle de "misfit dislocations". L'origine de ces défauts provient de l'alignement imparfait des réseaux cristallins de la couche mince et du substrat support, dans les 20 zones où ils sont liés les uns aux autres (c'est-à-dire là où l'oxyde n'est plus présent). Tant que de l'oxyde est présent entre ces deux réseaux, les défauts n'apparaissent pas. En revanche, dès que la dissolution de l'oxyde a été réalisée, 25 l'alignement imparfait des réseaux conduit à la formation de ces dislocations. L'un des buts de l'invention est de proposer un procédé tel qu'exposé plus haut permettant de minimiser, voire d'éliminer, les problèmes de dislocations. 30 Il s'agit donc d'un procédé de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, comprenant successivement un substrat support, une couche d'oxyde et une couche mince d'un matériau semi-conducteur, obtenue par : a) collage sur ledit substrat support, un substrat donneur comprenant ladite couche semi-conductrice, ces substrats présentant une orientation cristalline identique ; b) amincissement dudit substrat donneur pour ne laisser que 5 ladite couche mince, - l'un et/ou l'autre desdits substrat support et couche mince étant recouvert d'une couche d'oxyde ; - l'un et l'autre desdits substrat support et couche mince présentant respectivement, dans un plan parallèle à leur interface, un 10 premier et un second réseaux cristallins ; selon lequel : 1) on forme un masque sur ladite couche mince, de manière à définir, à la surface de ladite couche, des zones exposées, non recouvertes par le masque, réparties selon un motif désiré ; 15 2) on applique un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde à diffuser à travers la couche mince, conduisant à éliminer de manière contrôlée l'oxyde dans les zones de la couche d'oxyde 20 correspondant audit motif désiré. Ce procédé est remarquable par le fait que : - à l'étape a), on dispose lesdits substrat support et couche mince, l'un relativement à l'autre, de manière à ce que lesdits réseaux cristallins forment en eux, dans ledit plan parallèle à leur interface, un angle 25 dit "twist angle", au plus égal à 1 °, et dans un plan perpendiculaire à leur interface, un angle dit "tilt angle", au plus égal à 1 °. - on utilise une couche mince dont l'épaisseur est inférieure à 1100 Angstrôms. Le présent demandeur a mis en avant le fait qu'en limitant les 30 défauts d'alignement selon les valeurs d'angles précisées ci-dessus et en faisant usage d'une couche mince de l'épaisseur indiquée, les dislocations qui se forment à l'interface sont déplacées par le traitement thermique mis en oeuvre, jusqu'à la face libre de la couche mince, où elles se dissipent par réarrangement atomique. En d'autres termes, les défauts cristallins sont mobiles dans la couche mince et ont tendance à "remonter" à la surface de celle-ci par réorganisation du cristal. Dans l'ensemble de la présente demande, on entend par l'expression "ces substrats présentant une orientation cristalline identique", le fait que ces substrats sont découpés des lingots desquels ils proviennent, sensiblement selon le même axe. Selon d'autres caractéristiques avantageuses et non limitatives : - à l'étape a), on dispose lesdits substrat support et couche mince de manière à ce que lesdits réseaux cristallins forment en eux, dans ledit plan parallèle à leur interface, un angle dit "twist angle", au plus égal à 0.5° ; - à l'étape a), on utilise des substrats support et donneur qui portent chacun au moins un repère visuel orienté selon une direction 15 déterminée vis-à-vis desdits réseaux cristallins ; - on utilise une couche mince dont l'épaisseur est inférieure à 800 Angstréms ; - à l'étape b), on traite ledit substrat donneur pour ne laisser que ladite couche mince, par fracture du substrat donneur le long d'une 20 zone de fragilisation formée précédemment ; - à l'étape b) on traite ledit substrat donneur par réduction de son épaisseur par sa face arrière, pour ne laisser que ladite couche mince ; - on utilise un substrat support en silicium ; - on utilise une couche mince, notamment en oxyde de 25 silicium, présentant une épaisseur comprise entre 100 et 200 Angstrôms ; L'invention se rapporte également à une structure de type semi-conducteur, qui comprend un substrat support et une couche mince d'un matériau semi-conducteur, caractérisée par le fait que : - ladite couche mince comporte des zones d'oxyde enterré ; 30 - le matériau de ladite couche mince situé sur lesdites zones d'oxyde d'une part, et le matériau dudit substrat support présentent des réseaux cristallins qui forment entre eux, dans un plan parallèle à leur interface, un angle dit "twist angle", au plus égal à 1 °, et dans un plan perpendiculaire à leur interface, un angle dit "tilt angle", au plus égal à 1 ° ; et que le matériau de ladite couche mince situé entre les zones d'oxyde présentent la même orientation de réseau cristallin que celle du matériau dudit substrat support. Avantageusement : - ladite couche mince présente une épaisseur inférieure à 1100 Angstrôms ; - l'épaisseur d'oxyde enterré est comprise entre 10 et 20 nanomètres ; le substrat support est en silicium {1,0,0}.
D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description qui va suivre d'un mode de réalisation préférentiel. Cette description sera faite en référence aux dessins annexés, dans lesquels : - les figures 1 et 2 sont des vues simplifiées en coupe d'une structure soumise au procédé selon l'invention, dans deux états différents ; - la figure 3 est un schéma illustrant le défaut d'alignement des réseaux cristallins des substrats support et couche mince de la structure, dans un plan parallèle à leur interface et avant mise en oeuvre du procédé, tandis que - la figure 4 illustre l'alignement de ces réseaux après mise en oeuvre du procédé ; - la figure 5 est une vue de dessus du substrat support utilisé ; - les figures 6 et 7 sont des vues analogues aux figures 3 et 4, destinées à illustrer respectivement le défaut d'alignement et l'alignement des réseaux cristallins des substrats support et couche mince, dans une direction perpendiculaire à leur plan d'interface. - les figures 8 à 10 sont des vues simplifiées analogues aux 30 figures 1 et 2, montrant une structure selon trois états différents, correspondant à la mise en oeuvre de l'invention. Avant d'entreprendre, à proprement parler, la description du présent procédé, en référence aux dessins précités, quelques rappels, définitions et techniques sont explicités ci-après. 35 6 Présentation du traitement de dissolution sélective (ou locale)
Le traitement de dissolution sélective est appliqué à une structure de type semiconducteur sur isolant (SeOI), comprenant successivement de sa base vers sa surface un substrat support, une couche d'oxyde et une couche semi-conductrice. Les moyens d'obtention de ladite structure SeOl seront décrits en détail plus bas. Le procédé de dissolution sélective comprend les étapes 10 suivantes : formation d'un masque sur la couche mince semi-conductrice, de manière à définir, à la surface de ladite couche, des zones dites exposées, non recouvertes par le masque, réparties selon un motif désiré, application d'un traitement thermique dans une atmosphère 15 neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde à diffuser à travers la couche mince semi-conductrice, conduisant à diminuer de manière contrôlée l'épaisseur d'oxyde dans les zones de la couche d'oxyde correspondant audit motif désiré. 20 Formation du masque
Le masque est formé sélectivement sur la couche semi-conductrice de manière à laisser exposées les zones de la couche semi- 25 conductrice correspondant aux zones de la couche d'oxyde dans lesquelles on souhaite diminuer l'épaisseur d'oxyde. Par correspondant on entend ici que le motif défini par l'ensemble des zones exposées de la couche semi-conductrice est identique au motif désiré selon lequel sont réparties les zones de la couche 30 d'oxyde dans lesquelles on souhaite diminuer l'épaisseur d'oxyde. En d'autres termes, le masque ne recouvre que les zones de la couche semi-conductrices complémentaires dudit motif désiré. En général, on procède à une formation sélective du masque en employant des techniques classiques de photolithographie qui permettent de définir les zones de la couche semi-conductrice sur lesquelles le masque doit être déposées. Typiquement, le procédé de formation du masque comprend les étapes successives suivantes : - Formation d'une couche de nitrure de silicium SixNy (par exemple Si3N4), lequel est apte à constituer le masque, sur toute la surface de la couche semi-conductrice, par dépôt ; - Dépôt d'une couche de résine photosensible sur toute la surface de la couche de SixNy ; - Insolation locale de la résine au travers d'un masque photolitographique ; - Elimination sélective des zones insolées, par dilution dans un solvant par exemple ; - Ensuite, gravure, à travers les ouvertures formées dans la résine, des zones de la couche de SixNy alors exposées. La gravure est typiquement une gravure sèche (plasma) à laquelle la résine est résistante. Le SixNy est en revanche gravé par ce plasma. Il faut remarquer que les techniques décrites ci-dessus sont courantes dans le monde de la microélectronique, et qu'elles ne sont indiquées qu'à titre d'exemple. D'une manière générale, tout procédé permettant de former un masque peut être mis en oeuvre dans l'invention.. Le masque est dans un matériau formant barrière à la diffusion des atomes d'oxygène. Par ailleurs, il est de nature à résister aux conditions du 25 traitement. Ainsi, le nitrure de silicium (de formule générale SixNy où le couple de coefficients stoechiométriques (x, y) peut prendre différentes valeurs) est un matériau préféré pour former le masque car il est facile à mettre en oeuvre (c'est-à-dire à déposer, puis à retirer après le traitement de 30 dissolution) et ne contamine pas le silicium. Toutefois, tout autre matériau formant barrière à la diffusion de l'oxygène et résistant aux conditions du traitement peut être utilisé pour le masque. Le masque est typiquement d'une épaisseur compris entre 1 35 et 50 nm, de préférence de l'ordre de 20 nm.
Après le traitement de dissolution, le masque peut être retiré par gravure sèche ou humide.
Traitement de dissolution Dans la suite de la description, on prendra pour exemple l'application du traitement de dissolution à une structure dans laquelle la couche mince semi-conductrice est en silicium, c'est-à-dire une structure silicium sur isolant (SOI).
Les mécanismes de dissolution de l'oxyde dans une structure SOI sont décrits en détail dans l'article d'O. Kononchuk et al, Internai Dissolution of Buried Oxide in SOI Wafers , Solid State Phenomena Vols. 131-133 (2008) pp 113-118, auquel on pourra se référer. Lors du traitement, la structure SOI est placée dans un four 15 dans lequel on génère un flux gazeux pour former une atmosphère neutre ou réductrice. Le flux gazeux peut ainsi comprendre de l'argon, de l'hydrogène et/ou un mélange de ceux-ci. Il est important de noter que le phénomène de dissolution ne 20 se produit que lorsqu'il existe un gradient suffisant entre la concentration d'oxygène dans l'atmosphère et la concentration d'oxygène à la surface de la couche d'oxyde. Ainsi, on considère que la teneur en oxygène de l'atmosphère dans le four doit être inférieure à 10 ppm, ce qui, tenant compte des fuites, 25 impose une teneur en oxygène dans le flux de gaz inférieure à 1 ppb. On pourra à cet égard se référer à l'article de Ludsteck et al, Growth model for thin oxides and oxide optimization , Journal of Applied Physics, Vol. 95, No. 5, Mars 2004. Ces conditions ne peuvent être obtenues dans un four 30 classique, qui génère trop de fuites pour permettre d'atteindre une teneur aussi faible ; le four doit être spécialement conçu pour une étanchéité optimale (diminution du nombre de pièces pour éviter les joints, utilisation de pièces massives...).
Au contraire, une concentration en oxygène dans l'atmosphère supérieure à 10 ppm stoppe la dissolution et favorise une oxydation du silicium exposé. Dans le cas d'un SOI, le traitement de dissolution est appliqué 5 à une température comprise entre 1100°C et 1300°C, de préférence de l'ordre de 1200°C. En effet, plus la température est élevée, plus la vitesse de dissolution de l'oxyde est élevée. La température du traitement doit toutefois rester inférieure à la température de fusion du silicium. 10 Par exemple, pour dissoudre une épaisseur d'oxyde de 20 Â sous une couche mince de silicium de 1000 Â, les conditions du traitement thermique sont : 1100°C pendant 2 heures, 1200°C pendant 10 minutes, ou 1250°C pendant 4 minutes. On souligne toutefois que ces valeurs sont dépendantes en particulier de la concentration résiduelle en oxygène dans 15 le four de dissolution. Ainsi, des épaisseurs dissoutes plus importantes ont aussi été observées.
Structure SeOl de départ
20 Le traitement de dissolution est appliqué à une structure de type semiconducteur sur isolant (SeOI), comprenant successivement de sa base vers sa surface un substrat support, une couche d'oxyde et une couche semi-conductrice. Le substrat support joue essentiellement un rôle de raidisseur 25 de la structure SeOl. A cet effet, il présente typiquement une épaisseur de l'ordre de quelques centaines de micromètres. Le substrat support peut être un substrat massif ou bien composite, c'est-à-dire constitué d'un empilement d'au moins deux couches 30 de matériaux différents. Le substrat support peut ainsi comprendre l'un des matériaux suivants : Si, GaN, saphir, dans leurs formes monocristalline ou polycristalline. La couche semi-conductrice comprend au moins un matériau 35 semi-conducteur, tel que Si, Ge ou SiGe.
La couche semi-conductrice peut éventuellement être composite, c'est-à-dire constituée d'un empilement de couches de matériaux semi-conducteurs. Le matériau de la couche semi-conductrice peut être 5 monocristallin, polycristallin ou amorphe. Il peut être poreux ou non, dopé ou non. De manière particulièrement avantageuse, la couche semi-conductrice est adaptée pour recevoir des composants électroniques. La couche mince semi-conductrice présente une épaisseur 10 inférieure à 5000 Â, et de préférence inférieure à 2500 Â pour permettre une diffusion suffisamment rapide de l'oxygène. En effet, plus la couche semi-conductrice est épaisse, plus la vitesse de dissolution de l'oxyde est lente. Ainsi, la diffusion de l'oxygène à travers une couche semi-15 conductrice d'épaisseur supérieure à 5000 Â est très lente et de ce fait peu avantageuse sur un plan industriel. La couche d'oxyde est enterrée dans la structure, entre le substrat support et la couche semi-conductrice ; elle est donc généralement désignée, dans le langage du métier, par l'acronyme BOX ( Buried Oxyde 20 layer ). La structure SeOl est fabriquée par toute technique de report de couches connue de l'homme du métier, impliquant un collage. On peut citer parmi ces techniques le procédé Smart CutTM qui comprend principalement les étapes suivantes : 25 formation d'une couche d'oxyde sur le substrat support ou sur un substrat donneur comprenant la couche semi-conductrice, formation d'une zone de fragilisation dans le substrat donneur, la zone de fragilisation définissant la couche mince semi-conductrice à transférer, 30 collage du substrat donneur sur le substrat support, la couche d'oxyde étant située à l'interface de collage fracture du substrat donneur le long de la zone de fragilisation pour transférer la couche mince semi-conductrice sur le substrat support. Ce procédé est connu de l'homme du métier et ne sera donc 35 pas décrit en détail ici. On pourra se référer par exemple à Silicon-On- Insulator Technology : Materials to VLSI, 2nd Edition de Jean-Pierre Colinge, Kluwer Academic Publishers, p.50-51. On peut également employer un procédé consistant à coller, sur le substrat support, un substrat donneur comprenant la couche semi- conductrice, l'un et/ou l'autre des substrats étant recouvert d'une couche d'oxyde, puis à réduire l'épaisseur du substrat donneur par sa face arrière de sorte à ne laisser sur le substrat support que la couche mince semi-conductrice. La structure SeOl ainsi obtenue peut ensuite être soumise à 10 des traitements classiques de finition (polissage, planarisation, nettoyage...). Dans ces procédés de formation de la structure SeOl, la couche d'oxyde est formée sur le substrat donneur ou sur le substrat support par une oxydation thermique (auquel cas l'oxyde est un oxyde du 15 matériau du substrat ayant subi l'oxydation) ou bien par un dépôt, par exemple d'oxyde de silicium (SiO2). La couche d'oxyde peut également être une couche d'oxyde natif, résultant d'une oxydation naturelle du substrat donneur et/ou du substrat support en contact avec l'atmosphère. 20 En revanche, des essais réalisés sur les structures SOI obtenues par le procédé SIMOX n'ont pas permis d'observer de dissolution de l'oxyde, ce qui a été attribué à une qualité inférieure de l'oxyde, due à son mode d'obtention. On pourra se référer à cet égard à l'article de L. Zhong et al, Applied Physics Letters 67, 3951 (1995). 25 On précise qu'avant de procéder au collage, on peut mettre en oeuvre, sur l'une et/ou l'autre des surfaces en contact, des étapes de nettoyage ou d'activation plasma bien connues de l'homme du métier, afin de renforcer l'énergie de collage. Afin de limiter la durée du traitement de dissolution, la couche 30 d'oxyde de la structure SeOl présente en général une épaisseur fine ou ultrafine, c'est-à-dire entre 50 et 1000 Â, de préférence entre 100 et 250 Â. En référence à la figure 1 est représentée une structure SeOl que l'on souhaite traiter conformément au procédé selon la présente invention.
Elle est constituée d'un substrat support 1, recouvert d'une couche mince en matériau semi conducteur 2, entre lesquels est présente une épaisseur d'oxyde 3 que l'on souhaite dissoudre sélectivement. Les matériaux utilisés pour ces différentes entités et la technique de fabrication de cette structure sont notamment ceux qui sont exemplifiés à la rubrique "Structure SeOl de départ" développée plus haut. Les différentes épaisseurs des substrats, couche mince et oxyde, telle que représentées à la figure 1, ont été choisies simplement pour rendre sa lecture plus facile. Elles ne correspondent toutefois pas à la réalité. L'étape du présent procédé consiste à former un masque 4 sur la couche mince semi-conductrice 2, de manière à définir, à la surface de cette couche, des zones 20 dites exposées, non recouvertes par le masque 4, réparties selon un motif désiré.
Afin de ne pas alourdir inutilement les figures jointes, seule une zone exposée 20 a été représentée. Elle s'étend donc en regard d'une "ouverture" 40 que présente le masque. Bien entendu, dans la pratique, le masque comporte plus d'une ouverture 40 et la couche 2 plus d'une zone exposée 20.
La technique utilisée pour déposer le masque est préférentiellement l'une de celles décrites à la rubrique "Formation du masque" exposée plus haut. On applique alors à cet ensemble un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde 3 à diffuser à travers la couche mince semi-conductrice 2, conduisant à éliminer de manière contrôlée l'épaisseur d'oxyde dans les zones de la couche d'oxyde correspondant audit motif désiré.
Cela conduit à la situation représentée à la figure 2. Ainsi, la zone 30 de la couche d'oxyde 3 qui est à l'aplomb d'une zone "ouverte" 40 du masque 4 est directement sujette au traitement thermique, de sorte que l'oxyde peut diffuser au travers de la couche 2. L'oxyde a donc disparu de la zone 3.
Ce n'est pas le cas des autres zones 31, à l'aplomb du masque 4, lequel forme écran au traitement de dissolution. A l'issue de ce traitement, on se trouve donc dans une situation dans laquelle, à certains endroits, le substrat support 1 est en 5 contact avec la couche mince 2, selon une interface I. Selon l'invention, lors du collage sur un substrat support 1 du substrat donneur comprenant la couche semi-conductrice 2, on les dispose relativement l'un à l'autre de manière à ce que les réseaux cristallins qui les constituent forment entre eux, dans un plan parallèle à leur interface, un 10 angle dit "twist angle", au plus égal à un degré et, dans un plan perpendiculaire à leur interface, un angle dit "tilt angle" au plus égal à un degré. On a représenté à la figure 3, ces réseaux cristallins R1 et R2, le premier étant celui du substrat support et le deuxième celui de la couche 15 semi-conductrice. On a identifié P le plan parallèle à leur interface I. L'angle a correspond donc à l'angle que forment entre eux les réseaux cristallins R1 et R2 dans le plan P. De même, en référence à la figure 6, on a identifié, toujours ces réseaux R1 et R2, mais dans un plan perpendiculaire au plan P de 20 l'interface. L'angle R correspond à l'angle que forment entre eux ces deux réseaux cristallins. Le présent demandeur s'est donc rendu compte qu'en limitant la valeur de ces angles a et R à au plus un degré, et en utilisant une couche mince 2 d'épaisseur inférieure à 1100 Â, alors, le traitement thermique qui 25 est mis en oeuvre pour obtenir la dissolution sélective de l'oxyde 3 provoque un réarrangement des atomes dans la région de l'interface, de sorte que les dislocations normalement rencontrées peuvent se déplacer à travers l'épaisseur de la couche mince pour disparaître par réarrangement d'atomes. 30 Les figures 4 et 7 représentent respectivement les réseaux R1 et R2 des substrats support et couches minces après ce réarrangement. On constate donc que ces réseaux cristallins se superposent parfaitement. Dans un mode de réalisation préféré, on préférera utiliser une couche mince 2 de moins de 700 Â et préférentiellement de moins de 500 35 Â.
Par ailleurs, selon un mode de réalisation également préféré, on s'arrange pour que les angles a et R soient au plus égal à 0,5°. La mise en oeuvre du bon "alignement" du substrat support par rapport à la couche mince se fait notamment à l'aide de repères visuels portés par ces matériaux, orientés selon une direction déterminée vis-à-vis des réseaux cristallins R1 et R2. Ces repères visuels sont constitués notamment par une encoche 10, telle que représentée à la figure 5 et connue en soi. Ainsi, en ce qui concerne l'angle a ("twist angle"), l'alignement des substrats entre eux est réalisé au moment du collage, par des robots qui auront été programmés préalablement pour positionner les encoches dans l'alignement l'une de l'autre. Pour ce qui concerne l'angle R ("tilt angle"), les substrats auront été préalablement choisis pour qu'au maximum, celui-ci n'excède 15 pas 1 °. Des images de structures obtenues conformément au procédé de l'invention, réalisées par microscopie à transmission électronique, montre que pour des angles a et R inférieurs à 1 ° (typiquement de l'ordre de 0,3°), l'interface est reconstruite, alors que pour des angles supérieurs, des 20 défauts d'interface et un désalignement cristallin sont observés. Les figures 8 à 10 fournissent un récapitulatif des opérations mises en oeuvre. La figure 8 représente l'état initial de la structure après dissolution de l'oxyde, tandis que la figure 9 représente, référencée D, la 25 "remontée" en surface des dislocations vers la surface de la structure, dans les zones non protégées par le masque. Enfin, la figure 10 représente l'état final de la structure dans laquelle les régions 21 de la couche mince 2, sans dislocations, comportent des zones périphériques Z, et Z2 présentant toutefois des dislocations qui 30 permettent d'accommoder la différence de structure cristalline entre la région 21 et les régions 20 (c'est-à-dire celles qui reposent sur de l'oxyde 3).
Claims (13)
- REVENDICATIONS1. Procédé de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, comprenant successivement un substrat support (1), une couche d'oxyde (3) et une couche mince (2) d'un matériau semi-conducteur, obtenue par : a) collage sur ledit substrat support (1), un substrat donneur comprenant ladite couche semi-conductrice (2), ces substrats présentant une orientation cristalline identique ; b) amincissement dudit substrat donneur pour ne laisser que ladite couche mince (2), - l'un et/ou l'autre desdits substrat support (1) et couche mince (2) étant recouvert d'une couche d'oxyde (3) ; - l'un et l'autre desdits substrat support (1) et couche mince (2) présentant respectivement, dans un plan parallèle à leur interface, un premier et un second réseaux cristallins (R1, R2) ; selon lequel : 1) on forme un masque (4) sur ladite couche mince (2), de manière à définir, à la surface de ladite couche, des zones exposées (20), non recouvertes par le masque (4), réparties selon un motif désiré ;
- 2) on applique un traitement thermique dans une atmosphère neutre ou réductrice contrôlée, et dans des conditions de température et de durée contrôlées, de manière à inciter au moins une partie de l'oxygène de la couche d'oxyde (3) à diffuser à travers la couche mince (2), conduisant à éliminer de manière contrôlée l'oxyde dans les zones (30) de la couche d'oxyde (3) correspondant audit motif désiré, et caractérisé par le fait que : - à l'étape a), on dispose lesdits substrat support (1) et couche mince (2), l'un relativement à l'autre, de manière à ce que lesdits réseaux cristallins forment en eux, dans ledit plan (P) parallèle à leur interface (I), un angle (a) dit "twist angle", au plus égal à 1 °, et dans un plan perpendiculaire à leur interface (I), un angle (R) dit "tilt angle", au plus égal à- on utilise une couche mince (2) dont l'épaisseur est inférieure à 1100 Angstrôms. 2. Procédé selon la revendication 1, caractérisé par le fait que, à l'étape a), on dispose lesdits substrat support (1) et couche mince (2) de manière à ce que lesdits réseaux cristallins (R1, R2) forment en eux, dans ledit plan parallèle à leur interface (I), un angle dit "twist angle", au plus égal à 0.5°.
- 3. Procédé selon l'une des revendications précédentes, caractérisé par le fait que, à l'étape a), on utilise des substrat support (1) et donneur qui portent chacun au moins un repère visuel (10) orienté selon une direction déterminée vis-à-vis desdits réseaux cristallins (R1, R2).
- 4. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on utilise une couche mince (2) dont l'épaisseur est inférieure à 800 Angstrôms.
- 5. Procédé selon l'une des revendications précédentes, caractérisé par le fait que, à l'étape b), on traite ledit substrat donneur pour ne laisser que ladite couche mince (2), par fracture du substrat donneur le long d'une zone de fragilisation formée précédemment.
- 6. Procédé selon l'une des revendications 1 à 5, caractérisé par le fait que, à l'étape b) on traite ledit substrat donneur par réduction de son épaisseur par sa face arrière, pour ne laisser que ladite couche mince (2)
- 7. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on utilise un substrat support (1) en silicium.
- 8. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on utilise une couche mince (2), notamment en oxyde de silicium, présentant une épaisseur comprise entre 100 et 200 Angstrôms.
- 9. Structure de type semi-conducteur, qui comprend un 30 substrat support (1) et une couche mince (2) d'un matériau semi-conducteur, caractérisé par le fait que : - ladite couche mince (2) comporte des zones (31) d'oxyde enterré (3) ; - le matériau de ladite couche mince (2) situé sur lesdites 35 zones (31) d'oxyde (3) d'une part, et le matériau dudit substrat support (1)d'autre part présentent des réseaux cristallins qui forment entre eux, dans un plan (P) parallèle à leur interface (I), un angle (a) dit "twist angle", au plus égal à 1 °, et dans un plan perpendiculaire à leur interface (I), un angle (R) dit "tilt angle", au plus égal à 1 ° ; et que le matériau de ladite couche mince (2) situé entre les zones (31) d'oxyde (3) présentent la même orientation de réseau cristallin que celle du matériau dudit substrat support (1).
- 10. Structure selon la revendication 9, caractérisée par le fait qu'elle présente des dislocations dans des zones de la couche mince (2) 10 situées à la frontière des zones (31) d'oxyde enterré (3).
- 11. Structure selon la revendication 9 ou 10, caractérisée par le fait que ladite couche mince présente une épaisseur inférieure à 1100 Angstrôms.
- 12. Structure selon l'une des revendications 9 à 11, 15 caractérisée par le fait que l'épaisseur d'oxyde enterré (3) est comprise entre 10 et 20 nanomètres.
- 13. Structure selon l'une des revendications 9 à 12, caractérisée par le fait que le substrat support (1) est en silicium {1,0,0}.
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0857329A FR2937797B1 (fr) | 2008-10-28 | 2008-10-28 | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante |
PCT/EP2009/063152 WO2010049250A1 (fr) | 2008-10-28 | 2009-10-09 | Procédé de fabrication et de traitement d’une structure de type semi-conducteur sur isolant, permettant le déplacement de dislocations et structure correspondante |
CN2009801421486A CN102197472A (zh) | 2008-10-28 | 2009-10-09 | 能使位错移位的制造和处理绝缘体上半导体型结构体的方法及相应结构体 |
US13/126,376 US20110193201A1 (en) | 2008-10-28 | 2009-10-09 | Method to fabricate and treat a structure of semiconductor-on-insulator type, enabling displacement of dislocations, and corresponding structure |
EP09783879A EP2353180A1 (fr) | 2008-10-28 | 2009-10-09 | Procédé de fabrication et de traitement d une structure de type semi-conducteur sur isolant, permettant le déplacement de dislocations et structure correspondante |
KR1020117008888A KR20110055743A (ko) | 2008-10-28 | 2009-10-09 | 전위들의 이동을 가능하게 하는 반도체-온-절연체형 구조를 제조 및 처리하는 방법 및 대응하는 구조 |
JP2011532581A JP2012507135A (ja) | 2008-10-28 | 2009-10-09 | 転位の移動を可能にする絶縁体上半導体型の構造体を製作し処理する方法、および対応する構造体 |
TW098134720A TW201027596A (en) | 2008-10-28 | 2009-10-14 | Method to fabricate and treat a structure of semiconductor-on-insulator type, enabling displacement of dislocations, and corresponding structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0857329A FR2937797B1 (fr) | 2008-10-28 | 2008-10-28 | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2937797A1 true FR2937797A1 (fr) | 2010-04-30 |
FR2937797B1 FR2937797B1 (fr) | 2010-12-24 |
Family
ID=40651684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0857329A Expired - Fee Related FR2937797B1 (fr) | 2008-10-28 | 2008-10-28 | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante |
Country Status (8)
Country | Link |
---|---|
US (1) | US20110193201A1 (fr) |
EP (1) | EP2353180A1 (fr) |
JP (1) | JP2012507135A (fr) |
KR (1) | KR20110055743A (fr) |
CN (1) | CN102197472A (fr) |
FR (1) | FR2937797B1 (fr) |
TW (1) | TW201027596A (fr) |
WO (1) | WO2010049250A1 (fr) |
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FR2977069B1 (fr) | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
FR2987166B1 (fr) | 2012-02-16 | 2017-05-12 | Soitec Silicon On Insulator | Procede de transfert d'une couche |
FR2995445B1 (fr) | 2012-09-07 | 2016-01-08 | Soitec Silicon On Insulator | Procede de fabrication d'une structure en vue d'une separation ulterieure |
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-
2008
- 2008-10-28 FR FR0857329A patent/FR2937797B1/fr not_active Expired - Fee Related
-
2009
- 2009-10-09 JP JP2011532581A patent/JP2012507135A/ja active Pending
- 2009-10-09 WO PCT/EP2009/063152 patent/WO2010049250A1/fr active Application Filing
- 2009-10-09 US US13/126,376 patent/US20110193201A1/en not_active Abandoned
- 2009-10-09 KR KR1020117008888A patent/KR20110055743A/ko active IP Right Grant
- 2009-10-09 EP EP09783879A patent/EP2353180A1/fr not_active Withdrawn
- 2009-10-09 CN CN2009801421486A patent/CN102197472A/zh active Pending
- 2009-10-14 TW TW098134720A patent/TW201027596A/zh unknown
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US20110193201A1 (en) | 2011-08-11 |
CN102197472A (zh) | 2011-09-21 |
JP2012507135A (ja) | 2012-03-22 |
KR20110055743A (ko) | 2011-05-25 |
TW201027596A (en) | 2010-07-16 |
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CD | Change of name or company name |
Owner name: SOITEC, FR Effective date: 20120423 |
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ST | Notification of lapse |
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