JP2012507135A - 転位の移動を可能にする絶縁体上半導体型の構造体を製作し処理する方法、および対応する構造体 - Google Patents
転位の移動を可能にする絶縁体上半導体型の構造体を製作し処理する方法、および対応する構造体 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000012212 insulator Substances 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 239000013078 crystal Substances 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims abstract description 27
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000001301 oxygen Substances 0.000 claims abstract description 19
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 11
- 230000007935 neutral effect Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 238000004090 dissolution Methods 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 230000007547 defect Effects 0.000 description 6
- 238000011282 treatment Methods 0.000 description 6
- 229910020776 SixNy Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008707 rearrangement Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000004320 controlled atmosphere Methods 0.000 description 1
- 230000009089 cytolysis Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000010309 melting process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000004627 transmission electron microscopy Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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Abstract
本発明は特に、連続してキャリア基板(1)、酸化物層(3)、および半導電性材料の薄層(2)を備える絶縁体上半導体型の構造体を製作し処理する方法に関し、方法によれば、(1)前記薄層(2)上にマスクが形成され、それにより前記層の表面上に、マスクによって覆われない露出領域(20)を画定し、(2)熱処理が適用され、それにより酸化物層(3)の酸素の少なくとも一部が薄層(2)を通って拡散するのを促し、所望のパターンに対応する酸化物層(3)の領域(30)内の酸化物の制御された除去となり、方法は、前記キャリア基板(1)および薄層(2)はそれらの結晶格子が、それらの境界面(I)に平行な平面内で共に、1°以下の「ねじれ角」と呼ばれる角度を形成し、それらの境界面(I)に垂直な平面内で1°以下の「傾斜角」と呼ばれる角度を形成するように、互いに対して配置され、薄層(2)は厚さが1100Å未満のものが用いられることを特徴とする。
Description
本発明は特に、連続してキャリア基板、酸化物層、および薄い半導電性層を備える絶縁体上半導体型(SOI:semiconductor−on−insulator)の構造体を処理する方法に関し、この方法では熱処理は、制御された中性または還元性雰囲気下で、かつ時間および温度の制御された条件下で適用されて、酸化物層の酸素の少なくとも一部が薄い半導電性層に向かって拡散するのを促し、それにより酸化物層は全部または部分的に溶解することになる。
この処理は選択的に、すなわち所望のパターンに対応するSOI構造の限定された領域内では酸化物層を十分に溶解し、一方、他の領域では初期の酸化物層を維持するように適用される。
それにより、酸化物層の「選択的溶解」という表現が用いられる。
このようにして複合構造、すなわち酸化物層が維持された「SOI」領域と、酸化物層が十分に溶解されたバルク領域との両方を備えるものを得ることができる。
上述の構造体は、通常は異なるキャリア上に製作される、異なるタイプの電子構成要素(たとえば、メモリ構成要素および論理構成要素)を製作するために用いることができる。
マイクロプロセッサの製造業者は、それぞれ論理およびメモリ構成要素に対する製作技術を開発してきたが、一般にはこれら2つのタイプの構成要素は、それぞれの異なるキャリア(すなわち、バルク基板またはSOI)上に製作される。
また基板が1つのタイプから他のタイプに変わることは、製作技術における大きな変更を意味する。
したがって選択的溶解の利点は、マイクロプロセッサ製造業者に「バルク」領域と「SOI」領域をその上に備えたウェハをもたらすことであり、彼等は習得する技術を維持しながら「論理」構成要素および「メモリ」構成要素の両方を製作することができる。
選択的溶解技法の正確さは、構成要素のスケールでの「バルク」領域と「SOI」領域に対する制御を効果的に可能にする。
選択的溶解は、薄い半導電性層の表面上にマスクを形成し、熱処理を適用して酸素の拡散を促進することによって実施することができる。
マスクは酸素拡散バリアを形成する材料で作られるので、酸素は、マスクによって覆われない薄い半導電性層の露出領域を通じてのみ拡散することができる。
この作業時に、酸化物が除去された領域内のキャリア基板/薄層境界面にて、結晶格子の適応に関係する欠陥の存在の問題が生じる。
これを「不適応転位」と呼ぶ。
これらの欠陥の原因は、薄層とキャリア基板の、それらが互いに接合された(すなわち酸素がもはや存在しない)領域での、結晶格子の不完全な整合にある。
これら2つの格子の間に酸化物が存在する限りは、欠陥は現れない。
一方、酸化物の溶解が得られるとすぐに、格子の不完全な整合がこれらの転位の形成を引き起こす。
本発明の1つの目的は、転位の問題をそれを用いて最小化しさらには除去することが可能となる上記のような方法を提案することである。
O. Kononchuk et al, "Internal Dissolution of Buried Oxide in SOI Wafers", Solid State Phenomena Vols. 131-133 (2008) pp 113-118
Ludsteck et al, "Growth model for thin oxides and oxide optimization", Journal of Applied Physics, Vol. 95, No. 5, Mars 2004
Jean-Pierre Colinge, "Silicon-On-Insulator Technology : Materials to VLSI, 2nd Edition", Kluwer Academic Publishers, p.50-51
L. Zhong et al, Applied Physics Letters 67, 3951 (1995)
したがってこれは、連続してキャリア基板、酸化物層、および半導電性材料の薄層を備える絶縁体上半導体型の構造体を製作し処理する方法であって、この構造体は、
(a)前記キャリア基板上にドナー基板を接合するステップであって、前記ドナー基板は前記半導電性層を備え、これらの基板は同一の結晶方位を有する、ステップと、
(b)前記薄層のみを残すように前記ドナー基板を薄くするステップと
によって得られ、
−前記キャリア基板および薄層の一方および/または他方は、酸化物層によって被覆され、
−前記キャリア基板および薄層のそれぞれは、それらの境界面に平行な平面内でそれぞれ第1の結晶格子および第2の結晶格子を有し、
この方法により、
(1)前記薄層上にマスクが形成され、それにより前記層の表面上にマスクによって覆われず、所望のパターンに従って分散された露出領域を画定し、
(2)制御された中性または還元性雰囲気下で、かつ時間および温度の制御された条件下で熱処理が適用され、それにより酸化物層の酸素の少なくとも一部が薄層を通って拡散するのを促し、前記所望のパターンに対応する酸化物層の領域内の酸化物の制御された除去となる。
(a)前記キャリア基板上にドナー基板を接合するステップであって、前記ドナー基板は前記半導電性層を備え、これらの基板は同一の結晶方位を有する、ステップと、
(b)前記薄層のみを残すように前記ドナー基板を薄くするステップと
によって得られ、
−前記キャリア基板および薄層の一方および/または他方は、酸化物層によって被覆され、
−前記キャリア基板および薄層のそれぞれは、それらの境界面に平行な平面内でそれぞれ第1の結晶格子および第2の結晶格子を有し、
この方法により、
(1)前記薄層上にマスクが形成され、それにより前記層の表面上にマスクによって覆われず、所望のパターンに従って分散された露出領域を画定し、
(2)制御された中性または還元性雰囲気下で、かつ時間および温度の制御された条件下で熱処理が適用され、それにより酸化物層の酸素の少なくとも一部が薄層を通って拡散するのを促し、前記所望のパターンに対応する酸化物層の領域内の酸化物の制御された除去となる。
この方法は以下の点で注目すべきであり、すなわち、
−ステップ(a)にて、前記キャリア基板および薄層は、前記結晶格子が、それらの境界面に平行な前記平面内で共に、1°以下のいわゆる「ねじれ角」を形成し、それらの境界面に垂直な平面内で1°以下のいわゆる「傾斜角」を形成するように、互いに対して配置され、
−薄層は、その厚さが1100オングストローム未満のものが用いられる。
−ステップ(a)にて、前記キャリア基板および薄層は、前記結晶格子が、それらの境界面に平行な前記平面内で共に、1°以下のいわゆる「ねじれ角」を形成し、それらの境界面に垂直な平面内で1°以下のいわゆる「傾斜角」を形成するように、互いに対して配置され、
−薄層は、その厚さが1100オングストローム未満のものが用いられる。
本出願人は、上記に規定した角度に整合欠陥を制限することにより、かつ上記の厚さを有する薄層を用いることにより、境界面に発生する転位は、薄層の自由面の所まで適用された熱処理によって移動され、そこでそれらは原子再配列によって消散されることを立証した。言い換えれば、結晶欠陥は薄層内で移動可能であり、結晶再編成によってその表面まで「上昇」する傾向がある。
本出願の全体において、「これらの基板は同一の結晶方位を有する」とは、これらの基板が、ほぼ同じ軸に沿ってそれらが由来するインゴットから切り出されることを意味する。
他の有利な、非限定的な特徴は、
−ステップ(a)で前記キャリア基板および薄層は、前記結晶格子が共に、それらの境界面に平行な前記平面内で、0.5°以下のいわゆる「ねじれ角」を形成するように配置され、
−ステップ(a)で、用いられるキャリア基板およびドナー基板にはそれぞれ、前記結晶格子に対して限定された方向に方向付けられた少なくとも1つの可視マークが付けられ、
−薄層は、その厚さが800オングストローム未満のものが用いられ、
−ステップ(b)では、前記ドナー基板は、予め形成された応力領域に沿ってドナー基板を破断することによって、前記薄層のみを残すように処理され、
−ステップ(b)で、前記ドナー基板は、前記薄層のみを残すようにその裏面を通じてその厚さを減少させることによって処理され、
−キャリア基板は、シリコンからなるものが用いられ、
−薄層は、特にシリコンをベースとし、厚さが100から200オングストロームのものが用いられる。
−ステップ(a)で前記キャリア基板および薄層は、前記結晶格子が共に、それらの境界面に平行な前記平面内で、0.5°以下のいわゆる「ねじれ角」を形成するように配置され、
−ステップ(a)で、用いられるキャリア基板およびドナー基板にはそれぞれ、前記結晶格子に対して限定された方向に方向付けられた少なくとも1つの可視マークが付けられ、
−薄層は、その厚さが800オングストローム未満のものが用いられ、
−ステップ(b)では、前記ドナー基板は、予め形成された応力領域に沿ってドナー基板を破断することによって、前記薄層のみを残すように処理され、
−ステップ(b)で、前記ドナー基板は、前記薄層のみを残すようにその裏面を通じてその厚さを減少させることによって処理され、
−キャリア基板は、シリコンからなるものが用いられ、
−薄層は、特にシリコンをベースとし、厚さが100から200オングストロームのものが用いられる。
本発明はまた、キャリア基板と、半導体材料の薄層とを備える半導体型の構造体に関し、これは以下を特徴とし、
−前記薄層は埋め込み酸化物領域を備え、それにより前記薄層が埋め込み酸化物領域によって担持される第1の領域と、前記薄層がキャリア基板によって担持される第2の領域とが存在し、
−前記酸化物領域上に位置する前記薄層の材料、およびやはりこれらの領域上に位置する前記キャリア基板の材料は共に、それらの境界面に平行な平面内で1°以下のいわゆる「ねじれ角」を形成し、それらの境界面に垂直な平面内で1°以下のいわゆる「傾斜角」を形成する結晶格子を有し、
−酸化物領域の間に位置しキャリア基板に直接接触する前記薄層の材料は、このキャリア基板の材料と同じ結晶格子方位を有する。
−前記薄層は埋め込み酸化物領域を備え、それにより前記薄層が埋め込み酸化物領域によって担持される第1の領域と、前記薄層がキャリア基板によって担持される第2の領域とが存在し、
−前記酸化物領域上に位置する前記薄層の材料、およびやはりこれらの領域上に位置する前記キャリア基板の材料は共に、それらの境界面に平行な平面内で1°以下のいわゆる「ねじれ角」を形成し、それらの境界面に垂直な平面内で1°以下のいわゆる「傾斜角」を形成する結晶格子を有し、
−酸化物領域の間に位置しキャリア基板に直接接触する前記薄層の材料は、このキャリア基板の材料と同じ結晶格子方位を有する。
有利には、
−構造体は、第2の領域の周辺部、すなわちキャリア基板によって担持される薄層が、埋め込み酸化物領域と接触する部分に転位を有し、
−前記薄層の厚さは、1100オングストローム未満であり、
−埋め込み酸化物の厚さは、10から20ナノメートルの間にあり、
−キャリア基板は、シリコン{1,0,0}からなる。
−構造体は、第2の領域の周辺部、すなわちキャリア基板によって担持される薄層が、埋め込み酸化物領域と接触する部分に転位を有し、
−前記薄層の厚さは、1100オングストローム未満であり、
−埋め込み酸化物の厚さは、10から20ナノメートルの間にあり、
−キャリア基板は、シリコン{1,0,0}からなる。
本発明の他の特徴および利点は、好ましい実施形態についての以下の説明を読むことにより明らかになるであろう。
この説明は、添付の図面を参照して行う。
本方法の実際の説明を始める前に、上記の図を参照して、いくつかの覚え書き、定義、および技法について以下に説明する。
<選択的(または局所的)溶解処理の説明>
選択的溶解処理は、その底部からその表面に向かって連続して、キャリア基板、酸化物層、および半導体層を備える絶縁体上半導体型(SOI)の構造体に適用される。
選択的溶解処理は、その底部からその表面に向かって連続して、キャリア基板、酸化物層、および半導体層を備える絶縁体上半導体型(SOI)の構造体に適用される。
前記SOI構造を得るための手段について、以下に詳しく述べる。
選択的溶解プロセスは、以下のステップを含む、
−薄い半導電性層上にマスクを形成するステップであって、それにより前記層の表面上にマスクによって覆われず、所望のパターンにて分散された、いわゆる露出領域を画定する、ステップと、
−中性または還元性の制御された雰囲気下で、かつ制御された時間および温度条件下で熱処理を適用するステップであって、それにより酸化物層の酸素の少なくとも一部が薄い半導電性層を通って拡散するのを促し、所望のパターンに対応する酸化物層の領域内の酸化物の厚さの制御された減少となる、ステップ。
−薄い半導電性層上にマスクを形成するステップであって、それにより前記層の表面上にマスクによって覆われず、所望のパターンにて分散された、いわゆる露出領域を画定する、ステップと、
−中性または還元性の制御された雰囲気下で、かつ制御された時間および温度条件下で熱処理を適用するステップであって、それにより酸化物層の酸素の少なくとも一部が薄い半導電性層を通って拡散するのを促し、所望のパターンに対応する酸化物層の領域内の酸化物の厚さの制御された減少となる、ステップ。
<マスクの形成>
マスクは、酸化物の厚さを減少することが望ましい酸化物層の領域に対応する半導体層の領域を、露出されたままにするように、半導体層上に選択的に形成される。
マスクは、酸化物の厚さを減少することが望ましい酸化物層の領域に対応する半導体層の領域を、露出されたままにするように、半導体層上に選択的に形成される。
ここでは「対応する」とは、半導体層のすべての露出領域によって画定されるパターンが、所望のパターンと同一であることを意味し、酸化物の厚さを減少することが望ましい酸化物層の領域は、それに従って分散される。
言い換えればマスクは、所望のパターンに対して相補的な半導体層の領域のみを覆う。
一般にマスクの選択的形成は、マスクがその上に堆積されるべき半導体層の領域を画定することを可能にする、通常のフォトリソグラフィ技法を用いて行われる。
通常は、マスクを形成するプロセスは、以下の連続するステップを含む、
−堆積によって半導体層の表面全体上にマスクを形成することができる、窒化シリコンSixNy(たとえば、Si3N4)の層を形成し、
−SixNy層の表面全体上にフォトレジスト層を堆積し、
−フォトリソグラフィマスクを通した樹脂の局部的分離、
−たとえば溶剤での希釈による、分離領域の選択的除去、
−次いで、樹脂内に形成された開口部を通じて、その時点で露出されているSixNy層の領域をエッチングする。エッチングは通常は、樹脂が耐えるドライ(プラズマ)エッチングである。一方、SixNyは、このプラズマによってエッチングされる。
−堆積によって半導体層の表面全体上にマスクを形成することができる、窒化シリコンSixNy(たとえば、Si3N4)の層を形成し、
−SixNy層の表面全体上にフォトレジスト層を堆積し、
−フォトリソグラフィマスクを通した樹脂の局部的分離、
−たとえば溶剤での希釈による、分離領域の選択的除去、
−次いで、樹脂内に形成された開口部を通じて、その時点で露出されているSixNy層の領域をエッチングする。エッチングは通常は、樹脂が耐えるドライ(プラズマ)エッチングである。一方、SixNyは、このプラズマによってエッチングされる。
上述の技法はマイクロエレクトロニクスでは日常的に用いられ、それらは例示としてのみ示されることに留意されたい。一般に、本発明には、マスクの形成を可能にする任意のプロセスを用いることができる。
マスクは、酸素原子の拡散に対するバリアを形成する材料からなる。
またこれは、処理条件に耐えることができる。
したがって、窒化シリコン(一般的な化学式はSixNyであり、化学量論係数(x、y)は異なる値をとることができる)は、使用する(すなわち堆積し、次いで溶解処理の後に除去する)のが容易であり、シリコンを汚染しないので、マスクを形成するのに好ましい材料である。
しかしマスク用には、酸素の拡散に対するバリアを形成し、処理条件に耐える他の任意の材料を用いることができる。
マスクの厚さは典型的には、1から50nmの範囲であり、好ましくは20nm程度である。
溶解処理の後にマスクは、ドライまたはウェットエッチングによって除去することができる。
<溶解処理>
説明の残りの部分では、薄い半導電性層がシリコンからなる、すなわち「シリコンオンインシュレータ」構造(SOI)の構造体に対する溶解処理の適用を例にとる。
説明の残りの部分では、薄い半導電性層がシリコンからなる、すなわち「シリコンオンインシュレータ」構造(SOI)の構造体に対する溶解処理の適用を例にとる。
SOI構造における酸化物溶解のメカニズムは論文に詳しく述べられており(たとえば、非特許文献1参照)、それを参照することができる。
処理時には、SOI構造は炉内に置かれ、炉内には中性または還元性雰囲気を形成するためにガス流が発生される。
したがってガス流は、アルゴン、水素、および/またはそれらの混合物を含むことができる。
溶解の現象は、雰囲気中の酸素の濃度と酸化物層の表面上の酸素の濃度との間に、十分な勾配がある場合にのみ生じることに留意することが重要である。
したがって、炉内の雰囲気の酸素含有量は、10ppm未満でなければならず、これは漏洩を考慮に入れると、ガス流内の酸素含有量は1ppb未満であることを必要とする。
この点に関しては、論文を参照することができる(たとえば、非特許文献2参照)。
これらの条件は、このような低い含有量に達することを可能にするには発生する漏洩が大きすぎる通常の炉では得られず、炉は最適な密封のために特に設計されなければならない(継ぎ目を避けるための部品数の削減、中実な部品の使用など)。
一方、10ppmより大きな雰囲気中の酸素濃度は、溶解を停止し、露出したシリコンの酸化を促進する。
SOI構造の場合は溶解処理は、1100℃と1300℃の間、好ましくは1200℃程度の温度にて適用される。
温度が高いほど、酸化物溶解の速度は速くなる。しかし処理温度は、シリコンの融点より低いままでなければならない。
たとえば1000Åのシリコンの薄層の下の20Åの酸化物の厚さを溶解するには、熱処理条件は、1100℃にて2時間、1200℃にて10分、または1250℃にて4分となるが、これらの値は特に、溶解炉内の残留酸素濃度に依存することが強調される。より大きな溶解された厚さも観察されている。
<初期SOI構造>
溶解処理は、その底部からその表面に向かって連続してキャリア基板、酸化物層、および半導電性層を備える絶縁体上半導体型(SOI)の構造体に対して適用される。
溶解処理は、その底部からその表面に向かって連続してキャリア基板、酸化物層、および半導電性層を備える絶縁体上半導体型(SOI)の構造体に対して適用される。
キャリア基板は、本質的にはSOI構造に対する補強材として働く。
この目的のために、典型的にはキャリア基板は数百マイクロメートル程度の厚さを有する。
キャリア基板は、均質、または複合体基板、すなわち異なる材料の少なくとも2つの層の積層体からなるものとすることができる。
したがってキャリア基板は以下の材料すなわち、Si、GaN、サファイアの1つをそれらの単結晶または多結晶の形で含むことができる。
半導体層は、Si、Ge、またはSiGeなどの少なくとも1つの半導体材料を含む。
半導体層は、場合によっては複合体、すなわち半導体材料の層の積層体からなるものとすることができる。
半導体層の材料は、単結晶、多結晶、非晶質とすることができる。これは多孔質であってもなくてもよく、ドープされていてもドープされていなくてもよい。
特に有利には半導体層は、電子構成要素を収容するように適合される。
薄い半導電性層は、十分に急速な酸素の拡散を可能にするように、5000Å未満、好ましくは2500Å未満の厚さを有する。半導体層が厚いほど、酸化物の溶解の速度は遅くなる。
したがって5000Åより大きな厚さを有する半導体層を通じての酸素の拡散は非常に遅くなり、この理由により工業レベルでの有利性は小さい。
酸化物層は構造体内に、キャリア基板と半導体層の間に埋め込まれ、したがって当業界では一般に「埋め込み酸化物層」(BOX:Buried Oxide layer)と呼ばれる。
SOI構造は、当業者に知られている、接合を必要とする任意の層移転技法を用いて製作される。
これらの技法の中でも、Smart Cut(商標)技法を挙げることができ、これは主に以下のステップを含む、
半導体層を備えたキャリア基板上またはドナー基板上に、酸化物層を形成する、
ドナー基板内に応力領域を形成し、応力領域は移転されるべき薄い半導体層を画定する、
ドナー基板をキャリア基板上に接合し、酸化物層は接合境界面に位置する、
応力領域に沿ってドナー基板を破断して、薄い半導体層をキャリア基板上に移転する。
半導体層を備えたキャリア基板上またはドナー基板上に、酸化物層を形成する、
ドナー基板内に応力領域を形成し、応力領域は移転されるべき薄い半導体層を画定する、
ドナー基板をキャリア基板上に接合し、酸化物層は接合境界面に位置する、
応力領域に沿ってドナー基板を破断して、薄い半導体層をキャリア基板上に移転する。
この技法は当業者には知られており、したがって本明細書ではさらには詳述しない。文献を参照することができる(たとえば、非特許文献3参照)。
また、半導体層を備えたドナー基板をキャリア基板上に接合し、基板の一方および/または他方を酸化物層で被覆されており、次いでドナー基板の厚さをドナー基板の裏面を通じて減少させることによってキャリア基板上に薄い半導体層のみを残すことからなる技法を用いることもできる。
このようにして得られたSOI構造は次いで、通常の仕上げ処理(研磨、平坦化、洗浄など)を受ける。
SOI構造を形成するためのこれらの技法では、熱酸化(この場合は酸化物は、酸化された基板材料の酸化物である)、またはたとえば酸化シリコン(SiO2)の堆積によって酸化物層がドナー基板上またはキャリア基板上に形成される。
酸化物層はまた、雰囲気と接触するドナー基板および/またはキャリア基板の自然酸化の結果生じた自然の酸化物層でもよい。
一方、SIMOX技法を用いて得られたSOI構造に対して行われた試験では、酸化物溶解を観察することはできず、これはこの酸化物を得るために用いられる方法による酸化物の低品質に起因すると考えられた。この点に関しては論文を参照することができる(たとえば、非特許文献4参照)。
接合に進む前に、接合エネルギーを強化するために、一方および/または他方の接触面上に、当業者には良く知られている洗浄またはプラズマ活性化ステップを適用することができることが挙げられる。
溶解処理の時間を制限するために、SOI構造の酸化物層は一般に微細なまたは超微細な、すなわち50から1000Åの間、好ましくは100から250Åの間の厚さを有する。
図1を参照すると、本発明の方法により処理することが望ましいSOI構造が示される。
これはキャリア基板1と、それを被覆する半導電性材料の薄層2と、それらの間にあり選択的に溶解することが望ましい酸化物の厚さ3とからなる。
これらの異なる構成要素に用いられる材料、およびこの構造体の製作技法は、特に上記の表題「初期SOI構造」の下に例示されたものである。
図1に示される基板、薄層、および酸化物の様々な厚さは、単に分かりやすくするために選ばれたものである。これらは実際とは合致しない。
本方法のステップ1は、薄い半導電性層2上にマスク4を形成するステップからなり、それによりこの層の表面上に、マスク4によって覆われず、所望のパターンに従って分散された、いわゆる露出領域20を画定する。
添付の図面が不必要に複雑にならないように、1つの露出領域20のみを示している。これは、マスクの「開口部」40に向かい合って延びる。
明らかに実際には、マスクは2つ以上の開口部40を備え、層2は2つ以上の露出領域20を有する。
マスクを堆積するために用いられる技法は、上記の表題「マスクの形成」の下に述べられたものの1つであることが好ましい。
この組立体には、制御された中性または還元性雰囲気下で、かつ制御された時間および温度条件下で熱処理が適用され、それにより酸化物層3の酸素の少なくとも一部が薄い半導電性層2を通って拡散するのを促し、前記所望のパターンに対応する酸化物層の領域内の酸化物の厚さの制御された除去となる。
これにより、図2に示される状態となる。したがって、マスク4の「開放された」領域40の下に直接ある酸化物層3の領域30は、熱処理を直接受け、それにより酸化物は層2を通って拡散することができる。したがって酸化物は、領域30から消失している。
これは、溶解処理に対する遮蔽となるマスク4の下にある、他の領域31に対してはそのようにならない。
この処理の後にはいくつかの場所において、キャリア基板1は、境界面Iに沿って薄層2と接触する状態となる。
本発明によれば、半導電性層2を備えるドナー基板をキャリア基板1上に接合するときにそれらは、それらの構成する結晶格子が、それらの境界面に平行な平面内で共に、1度以下のいわゆる「ねじれ角」を形成し、それらの境界面に垂直な平面内で1度以下のいわゆる「傾斜角」を形成するように、互いに対して配置される。
図3はこれらの結晶格子R1およびR2を示し、第1の結晶格子はキャリア基板のものであり、第2の結晶格子は半導電性層のものである。Pは、それらの境界面Iに平行な平面を示す。
したがって角度αは、平面Pに沿って結晶格子R1とR2の間に形成される角度に対応する。
同様に図6を参照すると、これらの格子はやはりR1およびR2であるが、境界面の平面Pに垂直な平面内で示される。角度βは、これら2つの結晶格子の間に形成される角度に対応する。
したがって本出願人は、これらの角度αおよびβの値を1度以下に制限することにより、かつ厚さが1100Å未満の薄層2を用いることにより、酸化物3の選択的溶解を得るために適用される熱処理は、境界面の領域の原子の再配列を引き起こし、それにより通常遭遇する転位は、薄層の厚さを通して移動させることができ、次いで原子の再配列によって消失することを見出した。
図4および7はそれぞれ、この再配列後のキャリア基板および薄層基板の格子R1およびR2を示す。これらの結晶格子は、完全に重ね合わされることが確認される。
好ましい一実施形態では用いられる薄層2は、700Å未満が好ましく、500Å未満がより好ましい。
他の好ましい実施形態によれば、角度αおよびβは0.5°以下にできるようになっている。
薄層に対するキャリア基板の良好な「整合」は、特に、結晶格子R1およびR2に対して限定された方向に方向付けられた、これらの材料に付けられた可視マークを用いて行われる。
これらの可視マークは、具体的には図5に示されるようなノッチ10からなり、それ自体は知られている。
したがって角度α(「ねじれ角」)に関しては、互いに対する基板の整合は、ノッチを整合させるように予めプログラムされたロボットにより、接合の時点で行われる。
角度β(「傾斜角」)に関しては、基板は、角度が1°を超えないように予め選択される。
本発明の方法により得られた構造体の透過型電子顕微鏡法の下でとられた画像は、1°未満(典型的には、0.3°程度)の角度αおよびβで境界面は再構成されることを示し、一方、より大きな角度では境界面欠陥および結晶不整合が観察される。
図8から10は、行われる作業の概要を示す。
図8は酸化物を溶解した後の構造体の初期状態を示し、図9は参照記号Dにより、マスクによって保護されない領域での構造体の表面への転位の「上昇」を示す。
最後に図10は構造体の最終状態を示し、転位のない薄層2の領域21は、それにもかかわらず、領域21と領域20(すなわち酸化物3の上にあるもの)の間での結晶構造の差異に適応するために用いられうる転位を有する、周辺領域Z1およびZ2を備える。
Claims (13)
- 連続してキャリア基板(1)、酸化物層(3)、および半導体材料の薄層(2)を備える絶縁体上半導体型の構造体を製作し処理する方法であって、前記構造体は
a)前記キャリア基板(1)上に、前記半導体層(2)を備えるドナー基板を接合するステップであって、これらの基板は同一の結晶方位を有する、ステップと、
b)前記薄層(2)のみを残すように前記ドナー基板を薄くするステップと
によって得られ、
−前記キャリア基板(1)および薄層(2)の一方および/または他方は、酸化物層(3)によって被覆され、
−前記キャリア基板(1)および薄層(2)のそれぞれは、それらの境界面に平行な平面内でそれぞれ第1の結晶格子(R1)および第2の結晶格子(R2)を有し、
方法により、
1)前記薄層(2)上にマスク(4)が形成され、それにより前記層の表面上に、前記マスク(4)によって覆われず、所望のパターンにて分散された露出領域(20)を画定し、
2)制御された中性または還元性雰囲気下で、かつ制御された時間および温度条件下で熱処理が適用され、それにより前記酸化物層(3)の酸素の少なくとも一部が前記薄層(2)を通って拡散するのを促し、前記所望のパターンに対応する酸化物層(3)の領域(30)内の酸化物の制御された除去となる、方法において
−ステップ(a)にて、前記キャリア基板(1)および薄層(2)は、前記結晶格子がそれらの間でかつそれらの境界面(I)に平行な平面(P)に沿って1°以下の「ねじれ角」と呼ばれる角度(α)を形成し、それらの境界面(I)に垂直な平面内で1°以下の「傾斜角」と呼ばれる角度(β)を形成するように、互いに対して配置され、
−薄層(2)は、厚さが1100オングストローム未満のものが用いられることを特徴とする方法。 - ステップ(a)にて、前記キャリア基板(1)および薄層(2)は、前記結晶格子(R1、R2)が共に、それらの境界面(I)に平行な前記平面内で、0.5°以下のいわゆる「ねじれ角」を形成するように配置されることを特徴とする請求項1に記載の方法。
- ステップ(a)にて、前記結晶格子(R1、R2)に対して限定された方向に方向付けられた可視マーク(10)がそれぞれに付けられた、キャリア基板(1)とドナー基板が用いられることを特徴とする請求項1または2に記載の方法。
- 厚さが800オングストローム未満の薄層(2)が用いられることを特徴とする請求項1から3のいずれかに記載の方法。
- ステップ(b)にて前記ドナー基板は、予め形成された応力領域に沿って前記ドナー基板を破断することにより、前記薄層(2)のみを残すように処理されることを特徴とする請求項1から4のいずれかに記載の方法。
- ステップ(b)にて前記ドナー基板は、前記薄層(2)のみを残すように、その裏面を通じてその厚さを減少させることにより処理されることを特徴とする請求項1から5のいずれかに記載の方法。
- シリコンからなるキャリア基板(1)が用いられることを特徴とする請求項1から6のいずれかに記載の方法。
- 特に酸化シリコンからなり、厚さが100から200オングストロームの間である薄層(2)が用いられることを特徴とする請求項1から7のいずれかに記載の方法。
- キャリア基板(1)と半導体材料の薄層(2)とを備える半導体型の構造体であって、
−前記薄層(2)は埋め込み酸化物(3)の領域(31)を備え、それにより、前記薄層(2)が埋め込み酸化物(3)の領域(31)によって担持される第1の領域が存在し、前記薄層(2)が前記キャリア基板(1)によって担持される第2の領域が存在し、
−酸化物(3)の前記領域(31)上に位置する前記薄層(2)の材料、およびまたこれらの領域(31)に接して位置するキャリア基板(1)の材料は、それらの境界面(I)に平行な平面(P)内で共に、1°以下の「ねじれ角」と呼ばれる角度(α)を形成し、それらの境界面(I)に垂直な平面内で1°以下の「傾斜角」と呼ばれる角度(β)を形成する結晶格子を有し、
−酸化物(3)の前記領域(31)の間に位置し、前記キャリア基板(1)に直接接触する前記薄層(2)の材料は、このキャリア基板(1)の材料と同じ結晶格子方位を有することを特徴とする構造体。 - 前記第2の領域の周辺部上、すなわち前記キャリア基板(1)によって担持された薄層(2)が埋め込み酸化物(3)の前記領域(31)と接触する部分に、転位を有することを特徴とする請求項9に記載の構造体。
- 前記薄層の厚さは1100オングストローム未満であることを特徴とする請求項9または10に記載の構造体。
- 埋め込み酸化物(3)の厚さは10から20ナノメートルの間にあることを特徴とする請求項9から11のいずれかに記載の構造体。
- 前記キャリア基板(1)はシリコン{1,0,0}からなることを特徴とする請求項9から12のいずれかに記載の構造体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0857329A FR2937797B1 (fr) | 2008-10-28 | 2008-10-28 | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante |
FR0857329 | 2008-10-28 | ||
PCT/EP2009/063152 WO2010049250A1 (en) | 2008-10-28 | 2009-10-09 | Method to fabricate and treat a structure of semiconductor-on-insulator type, enabling displacement of dislocations, and corresponding structure |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012507135A true JP2012507135A (ja) | 2012-03-22 |
Family
ID=40651684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011532581A Pending JP2012507135A (ja) | 2008-10-28 | 2009-10-09 | 転位の移動を可能にする絶縁体上半導体型の構造体を製作し処理する方法、および対応する構造体 |
Country Status (8)
Country | Link |
---|---|
US (1) | US20110193201A1 (ja) |
EP (1) | EP2353180A1 (ja) |
JP (1) | JP2012507135A (ja) |
KR (1) | KR20110055743A (ja) |
CN (1) | CN102197472A (ja) |
FR (1) | FR2937797B1 (ja) |
TW (1) | TW201027596A (ja) |
WO (1) | WO2010049250A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2972564B1 (fr) * | 2011-03-08 | 2016-11-04 | S O I Tec Silicon On Insulator Tech | Procédé de traitement d'une structure de type semi-conducteur sur isolant |
FR2977069B1 (fr) | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
FR2987166B1 (fr) | 2012-02-16 | 2017-05-12 | Soitec Silicon On Insulator | Procede de transfert d'une couche |
FR2995445B1 (fr) | 2012-09-07 | 2016-01-08 | Soitec Silicon On Insulator | Procede de fabrication d'une structure en vue d'une separation ulterieure |
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JP2004522296A (ja) * | 2000-12-28 | 2004-07-22 | コミツサリア タ レネルジー アトミーク | 積層構造を形成するための方法 |
JP2008159811A (ja) * | 2006-12-22 | 2008-07-10 | Siltronic Ag | Soiウェーハの製造方法ならびにsoiウェーハ |
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Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2766620B1 (fr) * | 1997-07-22 | 2000-12-01 | Commissariat Energie Atomique | Realisation de microstructures ou de nanostructures sur un support |
JP4631347B2 (ja) * | 2004-08-06 | 2011-02-16 | 株式会社Sumco | 部分soi基板およびその製造方法 |
US7105897B2 (en) * | 2004-10-28 | 2006-09-12 | Taiwan Semiconductor Manufacturing Company | Semiconductor structure and method for integrating SOI devices and bulk devices |
JP4742711B2 (ja) * | 2005-04-08 | 2011-08-10 | 株式会社Sumco | シリコン単結晶育成方法 |
FR2895419B1 (fr) * | 2005-12-27 | 2008-02-22 | Commissariat Energie Atomique | Procede de realisation simplifiee d'une structure epitaxiee |
US20080164572A1 (en) * | 2006-12-21 | 2008-07-10 | Covalent Materials Corporation | Semiconductor substrate and manufacturing method thereof |
-
2008
- 2008-10-28 FR FR0857329A patent/FR2937797B1/fr not_active Expired - Fee Related
-
2009
- 2009-10-09 CN CN2009801421486A patent/CN102197472A/zh active Pending
- 2009-10-09 US US13/126,376 patent/US20110193201A1/en not_active Abandoned
- 2009-10-09 JP JP2011532581A patent/JP2012507135A/ja active Pending
- 2009-10-09 KR KR1020117008888A patent/KR20110055743A/ko active IP Right Grant
- 2009-10-09 EP EP09783879A patent/EP2353180A1/en not_active Withdrawn
- 2009-10-09 WO PCT/EP2009/063152 patent/WO2010049250A1/en active Application Filing
- 2009-10-14 TW TW098134720A patent/TW201027596A/zh unknown
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5661316A (en) * | 1994-01-18 | 1997-08-26 | Hewlett-Packard Company | Method for bonding compound semiconductor wafers to create an ohmic interface |
JP2004522296A (ja) * | 2000-12-28 | 2004-07-22 | コミツサリア タ レネルジー アトミーク | 積層構造を形成するための方法 |
US20020173114A1 (en) * | 2001-05-21 | 2002-11-21 | Fogel Keith E. | Patterned SOI by oxygen implantation and annealing |
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WO2008114099A1 (en) * | 2007-03-19 | 2008-09-25 | S.O.I.Tec Silicon On Insulator Technologies | Patterned thin soi |
JP2010522425A (ja) * | 2007-03-19 | 2010-07-01 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | パターニングされた薄いsoi |
Also Published As
Publication number | Publication date |
---|---|
FR2937797A1 (fr) | 2010-04-30 |
WO2010049250A1 (en) | 2010-05-06 |
CN102197472A (zh) | 2011-09-21 |
TW201027596A (en) | 2010-07-16 |
EP2353180A1 (en) | 2011-08-10 |
FR2937797B1 (fr) | 2010-12-24 |
KR20110055743A (ko) | 2011-05-25 |
US20110193201A1 (en) | 2011-08-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130702 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140729 |