FR2824157A1 - Systeme de memoire evolutif avec interconnexions reconfigurables - Google Patents

Abstract

La présente invention décrite ici concerne une architecture de communications de mémoire point-à-point, ayant un ensemble de lignes de signaux (60, 61, 62) point-à-point associe à chaque connecteur (44, 45) parmi une pluralité de connecteurs (44, 45) ou positions de module. Lorsque le système est complètement occupé, il existe une correspondance biunivoque entre les ensembles de lignes de signaux (60, 61, 62) et les modules de mémoire. Dans des systèmes qui ne sont pas complètement occupés, le système est configurable pour utiliser une pluralité des ensembles de lignes de signaux (60, 61, 62) pour un unique module de mémoire.

Description

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La présente invention concerne une technologie de mémoire d'ordinateur.

La figure 1 représente un exemple d'un système de mémoire 10 de la technique antérieure. Dans cet exemple, le système réside sur une carte mère ou un panneau arrière 12 d'un ordinateur. Le système inclut une pluralité de connecteurs électriques femelles 13, qui acceptent des modules de mémoire 14 (dont un seul est représenté ici). Chaque module de mémoire contient une pluralité de dispositifs de mémoire 16, conditionnés typiquement sous la forme de circuits intégrés discrets (IC). Les dispositifs de mémoire 16 sont habituellement d'un certain type de mémoire à lecture/écriture, tel que des mémoires à accès direct (RAM), des mémoires à accès direct dynamiques (DRAM), des mémoires flash, des mémoires à accès direct statiques (SRAM), et de nombreux autres types. Les dispositifs de mémoire à lecture seule (ROM) peuvent également être utilisés. En variante, les circuits intégrés discrets peuvent être assemblés dans un niveau intermédiaire de conditionnement avant d'être fixés sur le module de mémoire.

Un contrôleur de mémoire 18 est situé sur la carte mère 12. Le contrôleur de mémoire communique avec les modules de mémoire 14 et les dispositifs de mémoire 16 par l'intermédiaire des connecteurs électriques 13. Le contrôleur de mémoire 18 a également une interface (non-représentée) qui communique avec d'autres composants situés sur la carte mère, permettant à ces composants d'effectuer une lecture à partir de la mémoire et une écriture dans celle-ci.

Les communications entre le contrôleur et les modules de mémoire se passent via un ensemble de lignes de signaux 19, lequel est d'une manière typique un bus électrique qui s'étend à partir du contrôleur, jusqu'à chacun des connecteurs en parallèle, et jusqu'aux

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modules. Un bus tel que celui-ci a une pluralité de lignes de données correspondant à des bits de données de mots de mémoire. Si un bus a seize lignes de données, le système impose aux modules de mémoire de générer et d'accepter seize bits de données parallèles.

Il est également possible que d'autres lignes de signaux soient présentes. Ces lignes de signaux supplémentaires peuvent avoir une topologie d'interconnexion différente par rapport à celle qui est représentée quant aux lignes de signaux 19.

Le système fonctionne avec des nombres de modules de mémoire différents, et avec des modules ayant des capacités de mémoire différentes. De même, la configuration spécifique des dispositifs de mémoire sur chaque module peut être variée. Un système tel que celui-ci est normalement conçu pour une largeur de lignes de signaux spécifique : pour un nombre spécifié de lignes de signaux entre le contrôleur et les modules de mémoire.

La figure 2 représente un autre système de mémoire 30 de la technique antérieure, utilisant des communications de mémoire point-à-point au lieu d'une structure de communication par bus. Le système de la figure 2 inclut une carte mère ou un panneau arrière 32 et une pluralité de connecteurs électriques femelles 33 (seuls deux de ces connecteurs sont représentés). Chaque connecteur 33 accepte un module de mémoire 34 respectif.

Un contrôleur de mémoire 38 supervise et fournit des communications avec les modules de mémoire.

Au lieu d'utiliser des lignes de signaux par bus, le système de la figure 2 inclut un ensemble indépendant de lignes de signaux 36 correspondant à chaque connecteur 33. Chaque ensemble de lignes de signaux s'étend à partir du contrôleur de mémoire 38 jusqu'à l'un des connecteurs.

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Ce type d'agencement de lignes de signaux est appelé une configuration "point-à-point", et a plusieurs avantages par rapport à la structure d'interconnexion par bus de la figure 1, spécialement dans des systèmes très rapides : # Des émetteurs et des récepteurs de signaux peuvent être placés à des extrémités de lignes de transmission pour obtenir une configuration optimale du circuit de terminaison.

# Aucun échange de pilote entre les dispositifs n'est requis, ce qui à son tour allège les conditions de correspondance de sortie du pilote de dispositif, améliore l'efficacité, et simplifie la simulation de dispositif, la caractérisation, et la validation de niveau système.

# Le circuit d'égalisation de pré-accentuation d'émetteur peut être simplifié du fait qu'il est nécessaire de compenser l'interférence entre les symboles pour uniquement un seul noeud de réception.

# Dans certains cas, les interconnexions point-à-point sont plus courtes que les interconnexions par bus, ce qui permet une atténuation de signaux réduite, une durée de frappe réduite, une correspondance de délai simplifiée, et des discontinuités d'impédance moins nombreuses.

# Le contrôleur de mémoire peut intégrer un circuit de commande ou d'étalonnage d'horloge, fournissant des opportunités de réduction du coût du niveau du système.

La présente invention a pour objet un système d'interconnexion de signaux à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte :

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des premier et second connecteurs configurés pour recevoir des modules correspondants, des premier et deuxième ensembles de lignes de signaux qui peuvent être utilisés dans au moins deux configurations, comportant : une première configuration dans laquelle les premier et deuxième ensemble de lignes de signaux sont couplés au premier connecteur pour communiquer avec un premier module qui peut être reçu par le premier connecteur, une seconde configuration dans laquelle le premier ensemble de lignes de signaux est couplé au premier connecteur pour communiquer avec le premier module et le deuxième ensemble de lignes de signaux est couplé au second connecteur pour communiquer avec un second module qui peut être reçu par le second connecteur.

De manière avantageuse, le système comprend les caractéristiques suivantes : - un troisième ensemble de lignes de signaux couplé au premier connecteur pour communiquer avec le premier module, le deuxième ensemble de lignes de signaux étant couplé au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux dans la première configuration.

- Le deuxième ensemble de lignes de signaux peut être commuté pour être relié au premier connecteur ou au second connecteur.

- Les connecteurs sont configurés pour recevoir des modules de mémoire comportant un ou plusieurs dispositifs de mémoire.

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- Les connecteurs sont configurés pour recevoir des modules logiques comportant un ou plusieurs dispositifs logiques.

- Un troisième ensemble de lignes de signaux couplé au premier connecteur pour communiquer avec le premier module, le second connecteur étant configuré pour relier le deuxième ensemble de lignes de signaux au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux lorsqu'aucun module n'est reçu par le second connecteur.

- Un troisième ensemble de lignes de signaux couplé au premier connecteur pour communiquer avec le premier module, le second connecteur étant configuré pour recevoir un module de mise en court-circuit dans la seconde configuration pour relier le deuxième ensemble de lignes de signaux au troisième ensemble de lignes de signaux.

- Un premier module reçu dans le premier connecteur, des premier et second ensembles de cellules de mémoire situés sur le premier module, un troisième ensemble de lignes de signaux couplé au premier connecteur pour communiquer avec le premier module, le deuxième ensemble de lignes de signaux étant couplé au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux dans la première configuration, dans la première configuration, le premier module transférant des informations du premier ensemble de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux et transférant des informations du second ensemble de cellules de mémoire

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par l'intermédiaire du deuxième ensemble de lignes de signaux, et dans la seconde configuration, le premier module transférant des informations des premier et second ensembles de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux.

- Un premier module reçu dans le premier connecteur, au moins un dispositif de mémoire sur le premier module, le dispositif de mémoire ayant des premier et second ensembles de cellules de mémoire, le dispositif de mémoire étant configurable (a) pour transférer des informations du premier ensemble de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux et pour transférer des informations du second ensemble de cellules de mémoire par l'intermédiaire du deuxième ensemble de lignes de signaux (62), ou (b) pour transférer des informations des premier et second ensembles de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux.

- Un premier module reçu dans le premier connecteur, le premier module ayant des premier et second ensembles de cellules de mémoire, le premier module étant configurable (a) pour transférer des informations du premier ensemble de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux et pour transférer des informations du second ensemble de cellules de mémoire par l'intermédiaire du deuxième ensemble de lignes de signaux, ou (b) pour transférer des informations des premier et second ensembles de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux.

- Une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour

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configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

- Un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration, le contrôleur de mémoire ayant une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module reçu étant en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module reçu étant sensible à un ou plusieurs signaux reçus via le premier connecteur pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou

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(b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire étant programmable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire ayant un ou plusieurs fusibles pour programmer le dispositif de mémoire pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire ayant un ou plusieurs registres qui programment le dispositif de mémoire pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire étant sensible à un ou plusieurs signaux reçus pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

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L'invention a également pour objet un système d'interconnexion de signaux à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte : des premier et second connecteurs, un premier ensemble de lignes de signaux couplé au premier connecteur pour communiquer avec un premier module qui peut être reçu par le premier connecteur, un deuxième ensemble de lignes de signaux couplé au second connecteur, un troisième ensemble de lignes de signaux couplé au premier connecteur, les deuxième et troisième ensembles de lignes de signaux pouvant être utilisés dans au moins deux configurations, comportant : une première configuration dans laquelle le deuxième ensemble de lignes de signaux est couplé au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux pour communiquer avec le premier module, une seconde configuration dans laquelle le deuxième ensemble de lignes de signaux communique avec un second module qui peut être reçu par le second connecteur.

De manière avantageuse, le système comprend les caractéristiques suivantes : - les connecteurs sont configurés pour recevoir des modules de mémoire comportant un ou plusieurs dispositifs de mémoire.

- Les connecteurs sont configurés pour recevoir des modules logiques comportant un ou plusieurs dispositifs logiques.

- Le second connecteur est configuré pour relier le deuxième ensemble de lignes de signaux au

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troisième ensemble de lignes de signaux lorsqu'aucun module n'est reçu par le second connecteur.

- Le second connecteur reçoit un module de mise en court-circuit dans la seconde configuration pour relier le deuxième ensemble de lignes de signaux au troisième ensemble de lignes de signaux.

- Le premier module transfère des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux dans la première configuration, et le premier module transfère des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux dans la seconde configuration.

- Une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et troisième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

- Un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration, le contrôleur de mémoire ayant une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois

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des premier et troisième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module reçu étant en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module reçu étant sensible à un ou plusieurs signaux reçus via le premier connecteur pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire étant programmable pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire étant sensible à un ou plusieurs signaux pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

L'invention a également pour objet un système d'interconnexion de signaux à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte :

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des premier et second connecteurs configurés pour recevoir des premier et second modules correspondants, un premier ensemble de lignes de signaux couplé au premier connecteur pour communiquer avec le premier module qui peut être reçu par le premier connecteur, un deuxième ensemble de lignes de signaux qui peut être couplé d'une manière commutée au premier connecteur pour communiquer avec le premier module, ou au second connecteur pour communiquer avec un second module qui peut être reçu par le second connecteur.

De manière avantageuse, le système comprend les caractéristiques suivantes : - les connecteurs sont configurés pour recevoir des modules de mémoire comportant un ou plusieurs dispositifs de mémoire.

- Les connecteurs sont configurés pour recevoir des modules de mémoire comportant un ou plusieurs dispositifs logiques.

- Le premier module transfère des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration, et le premier module transfère des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux dans la seconde configuration.

- Une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première

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configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

- Un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration, le contrôleur de mémoire ayant une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module reçu étant en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module reçu étant sensible à un ou plusieurs signaux reçus via le premier connecteur pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire étant programmable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux,

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ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu dans le premier connecteur, le module comportant un dispositif de mémoire, le dispositif de mémoire étant sensible à un ou plusieurs signaux pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

L'invention a également pour objet un système d'interconnexion de données à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte : un ou plusieurs connecteurs qui forment au moins des premier, deuxième, troisième, et quatrième groupes de contacts, un premier ensemble de lignes de signaux couplé au deuxième groupe de contacts, un deuxième ensemble de lignes de signaux couplé au troisième groupe de contacts, le connecteur ou les connecteurs étant configurés pour recevoir des modules dans au moins deux configurations : une première configuration dans laquelle un seul module reçu est couplé aux deuxième et troisième groupes de contacts, une seconde configuration dans laquelle un premier module reçu est couplé aux premier et deuxième groupes de contacts et un second module reçu est couplé aux troisième et quatrième groupes de contacts.

De manière avantageuse, le système comprend les caractéristiques suivantes :

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- les deuxième et troisième groupes de contacts sont situés entre les premier et quatrième groupes de contacts.

- Un troisième ensemble de lignes de signaux qui est couplé aux premier et quatrième groupes de contacts.

- Le connecteur ou les connecteurs sont configurés pour recevoir des modules de mémoire comportant un ou plusieurs dispositifs de mémoire.

- Le connecteur ou les connecteurs sont configurés pour recevoir des modules logiques comportant un ou plusieurs dispositifs logiques.

- L'unique module reçu transfère des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration, et le premier module transfère des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux dans la seconde configuration.

- Un contrôleur de mémoire qui communique avec l'unique module reçu par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

- Un contrôleur de mémoire qui est sensible au fait qu'il existe un ou deux modules reçus pour communiquer avec l'unique module reçu par l'intermédiaire des premier et deuxième ensembles de lignes de signaux ou avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux.

- Un module reçu qui est en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par

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l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu qui est sensible à un ou plusieurs signaux reçus via le ou les connecteurs pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu comportant un dispositif de mémoire, le dispositif de mémoire étant programmable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

- Un module reçu comportant un dispositif de mémoire, le dispositif de mémoire étant sensible à un ou plusieurs signaux pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

L'invention a également pour objet un système d'interconnexion de signaux à utiliser avec un ou plusieurs modules de mémoire, caractérisé en ce qu'il comporte : un ou plusieurs connecteurs configurés pour recevoir un ou plusieurs modules de mémoire, au moins deux ensembles de lignes de signaux s'étendant jusqu'au connecteur ou jusqu'aux plusieurs connecteurs pour effectuer des communications électriques avec le ou les plusieurs modules de mémoire reçus, les ensembles de lignes de signaux étant en variante configurables pour (a) communiquer

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collectivement avec un unique module de mémoire reçu ou (b) communiquer respectivement avec différents modules de mémoire reçus.

De manière avantageuse, le système comprend les caractéristiques suivantes : - chaque connecteur est configuré pour recevoir un unique module de mémoire.

- Au moins un connecteur particulier parmi les connecteurs est configuré pour recevoir ledit unique module de mémoire reçu ou lesdits différents modules de mémoire reçus.

- Chaque ensemble de lignes de signaux s'étend jusqu'à un connecteur différent parmi les connecteurs.

- Chaque ensemble de lignes de signaux s'étend jusqu'au même connecteur.

- Les connecteurs incluent les premier et second connecteurs, un premier des ensembles de lignes de signaux s'étend jusqu'au premier connecteur, un deuxième des ensembles de lignes de signaux s'étend jusqu'au second connecteur, un troisième des ensembles de lignes de signaux s'étend entre les premier et second connecteurs.

- Les connecteurs incluent des premier et second connecteurs, un premier des ensembles de lignes de signaux s'étend jusqu'au premier connecteur, un deuxième des ensembles de lignes de signaux s'étend jusqu'au second connecteur, le second connecteur peut être court-circuité pour relier le deuxième ensemble de lignes de signaux au premier connecteur.

- Les connecteurs incluent des premier et second connecteurs,

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un premier des ensembles de lignes de signaux s'étend jusqu'au premier connecteur, un deuxième des ensembles de lignes de signaux peut être commuté pour s'étend jusqu'au premier connecteur ou jusqu'au second connecteur.

La présente invention va maintenant être mieux comprise à la lecture de la description qui va suivre faite en référence aux dessins annexés, sur lesquels : - la figure 1 est une représentation schématique d'un système de mémoire d'interconnexion par bus de la technique antérieure, - la figure 2 est une représentation schématique d'un système de mémoire point-à-point de la technique antérieure, - la figure 3 est une représentation schématique d'un système de mémoire point-à-point selon un mode de réalisation de la présente invention, - la figure 4 est une représentation schématique du système de mémoire point-à-point de la figure 3, où les modules de mémoire sont omis par souci de clarté, - les figures 5 à 7 sont des coupes illustrant un mode de réalisation d'un système de mémoire point-à-point selon la présente invention, - la figure 8 est une coupe illustrant un autre mode de réalisation d'un système de mémoire point-à-point selon la présente invention, - les figures 9 à 13 sont des illustrations schématiques d'encore un autre mode de réalisation d'un système de mémoire point-â-point selon la présente invention, - la figure 14 est une illustration schématique d'encore un autre mode de réalisation d'un système de mémoire point-à-point selon la présente invention,

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- les figures 15 et 16 sont des représentations schématiques d'un système de mémoire point-à-point selon la présente invention, dans lequel un seul connecteur est utilisé pour agencer un nombre variable de modules de mémoire, - la figure 17 est une représentation schématique d'un module de mémoire qui peut être programmé pour utiliser des nombres différents de ses connexions de données, - la figure 18 est un schéma fonctionnel représentant des composants pertinents du module de mémoire représenté sur la figure 17, - la figure 19 est un schéma fonctionnel représentant une logique de multiplexage et de démultiplexage telle que celle utilisée dans le module de mémoire représenté sur la figure 17, et - la figure 20 est un tableau représentant des états d'entrée de commande permettant d'obtenir des largeurs de données spécifiées dans le module de mémoire représenté sur la figure 17.

La description qui va suivre décrit des modes de réalisation spécifiques de systèmes de mémoire et de composants qui incorporent des éléments mentionnés dans les revendications annexées. Les modes de réalisation sont décrits avec spécificité pour satisfaire à des impératifs statutaires. Cependant, la description elle-même n'est pas destinée à limiter la portée du présent brevet. Au lieu de cela, les inventeurs ont prévu que l'invention revendiquée puisse également être mise en oeuvre d'autres manières, de manière à inclure différents éléments ou combinaisons d'éléments de mémorisation similaires à ceux décrits dans ce document, en relation avec d'autres technologies actuelles ou futures.

On va maintenant étudier la topologie d'interconnexion reconfigurable.

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Les figures 3 et 4 illustrent un mode de réalisation d'un système d'interconnexion de signaux 40 à utiliser avec un ou plusieurs modules. Ce système utilise une signalisation point-à-point d'une manière qui permet l'utilisation maximale des lignes de signaux existantes tout en incorporant des nombres variés de modules de mémoire. Il est possible dans un système tel que celui-ci d'utiliser tous les ensembles individuels de lignes de signalisation point-à-point, même lorsque toutes les prises de mémoire disponibles ne sont pas toutes occupées.

En se reportant à la figure 3, le système 40 inclut une carte mère d'ordinateur ou un panneau arrière de système 41, sur lequel sont montés un contrôleur de mémoire 42, et une pluralité de réceptacles ou connecteurs électriques 44 et 45. Les connecteurs sont des prises de module de mémoire, et sont configurés pour recevoir des modules de mémoire 46 et 47 installables/amovibles.

Bien que la présente description se situe dans le contexte d'un système de mémoire, on doit noter que les différents modes de réalisation sont applicables aussi bien à d'autres types de systèmes qui transfèrent des données vers et à partir des modules installables.

Par conséquent, dans certains modes de réalisation, les connecteurs 44 et 45 peuvent recevoir des modules logiques autres que des modules de mémoire.

Chacun des modules de mémoire 46 et 47 comportent une face arrière de module 50 et une pluralité de circuits de mémoire intégrés 52. Chaque module de mémoire a des première et seconde rangées opposées de contacts électriques, le long des surfaces opposées de sa face arrière. Une seule rangée de contacts 54 est visible sur la figure 3. Des rangées correspondantes de contacts de connecteur (non-visibles sur la figure 3) se trouvent

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sur chacun des connecteurs 44 et 45. Dans les buts de la description qui va suivre, les rangées de contacts les plus à gauche selon l'orientation de la figure 3 seront arbitrairement désignées par "premières" rangées de contacts et les rangées de contacts les plus à droite seront désignées par "secondes" rangées de contacts. D'une manière similaire, le connecteur le plus à gauche 44 sera appelé le "premier" connecteur, et le connecteur le plus à droite 45 sera appelé le "second" connecteur. Ces désignations permettent strictement de faciliter la description et ne sont pas destinées à être limitatives.

Une pluralité de lignes de signaux s'étend entre le contrôleur de mémoire 42 et les connecteurs électriques 44 et 45, pour réaliser une communication électrique avec les modules de mémoire 46 et 47. D'une manière plus spécifique, il y a une pluralité d'ensembles de lignes de signaux, chaque ensemble s'étendant jusqu'à un connecteur correspondant et différent parmi les connecteurs 44 et 45. Un premier ensemble de lignes de signaux 60 s'étend jusqu'au premier connecteur électrique 44, et un deuxième ensemble de lignes de signaux 61 s'étend jusqu'au deuxième connecteur électrique 45. De plus, la carte mère 41 a un troisième ensemble de lignes de signaux 62 qui s'étend entre les deux connecteurs.

Dans le mode de réalisation représenté, les lignes de signaux illustrées comportent des lignes de données qui transfèrent des données qui ont été lues à partir des modules de mémoire 46 et 47 ou qui doivent être écrites dans ces derniers. Il est également possible que d'autres lignes de signaux, telles que des lignes d'adresses et de commande, soient reliées aux modules de mémoire via les connecteurs. Ces lignes de signaux supplémentaires peuvent avoir une topologie d'interconnexion différente par rapport à celle représentée pour les lignes de signaux 60,61, et 62.

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L'acheminement des lignes de signaux est plus nettement visible sur la figure 4, sur laquelle les modules de mémoire 46 et 47 ont été omis par souci de clarté. L'acheminement physique illustré est représenté uniquement comme l'est vraisemblablement un acheminement réel conceptuel de manière à être plus direct, par l'intermédiaire de multiples couches d'un substrat de circuit imprimé.

La figure 5 représente plus en détail la configuration des lignes de signaux. Cette vue représente des coupes des connecteurs 44 et 45. Les conducteurs électriques, les rubans, et/ou les contacts sont indiqués symboliquement sur la figure 5 par des lignes pleines ou en pointillés épaisses. Chacun des trois ensembles de lignes de signaux précédemment décrits est représenté par un seul de ses conducteurs, qui porte l'étiquette ayant la référence numérique de l'ensemble de lignes de signaux auquel il appartient. On doit comprendre que les lignes respectives d'un ensemble particulier de lignes de signaux sont acheminées individuellement de la manière représentée.

Comme décrit ci-dessus, chaque connecteur 44 et 45 a des première et seconde rangées de contacts opposées. La figure 5 représente des contacts individuels 58 et 59 correspondant respectivement aux deux rangées de contact de chaque connecteur. On doit comprendre que celles-ci, à nouveau, sont représentatives des contacts restants des rangées de contacts respectives. D'une manière similaire, les figures suivantes vont représenter les seuls contacts de module 54 et 55 correspondant aux premières et secondes rangées de connecteurs de module.

Comme ceci apparaît sur la figure 5, le premier ensemble de lignes de signaux 60 s'étend jusqu'à la première rangée de contacts 58 du premier connecteur 44.

Le deuxième ensemble de lignes de signaux 61 s'étend

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jusqu'à la première rangée de contacts 58 du deuxième connecteur 45. De plus, un troisième ensemble de lignes de signaux 62 s'étend entre la seconde rangée de contacts 59 du premier connecteur 44 et la seconde rangée de contacts 59 du deuxième connecteur 45. Le troisième ensemble de lignes de signaux 62 est représenté par une ligne en pointillés, indiquant que ces lignes sont utilisées uniquement dans certaines configurations. D'une manière spécifique, les lignes de signaux 62 sont utilisées uniquement lorsqu'un module de mise en court-circuit est inséré dans le connecteur 44 ou 45. Un tel module de mise en court-circuit, dont l'utilisation sera décrite plus en détail ci-dessous, donne en résultat que les deux ensembles de lignes de signaux 60 et 61 sont reliés pour réaliser des communications avec un seul module de mémoire.

Ce système peut être configuré d'au moins deux manières : une première configuration qui inclut un seul module de mémoire dans le connecteur 44 et un module de mise en court-circuit dans le connecteur 45 ; et une seconde configuration qui inclut un module de mémoire différent dans chacun des deux connecteurs 44 et 45. La figure 6 illustre la première configuration, qui inclut un module de mémoire 80 dans le premier connecteur 44 et un module de mise en court-circuit 82 dans le deuxième connecteur 45. Le module de mise en court-circuit a des connecteurs de mise en court-circuit 84, correspondant à des paires opposées de contacts de connecteur, entre les première et seconde rangées du deuxième connecteur.

L'insertion du module de mise en court-circuit 82 dans le connecteur 45 réalise la connexion ou le couplage du deuxième ensemble 61 de lignes de signaux avec la seconde rangée de contacts 58 du premier connecteur 44 par l'intermédiaire du troisième ensemble de lignes de signaux 62. Dans cette configuration, les deux ensembles

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de lignes de signaux 60 et 61 sont utilisés collectivement pour permettre une communication entre le contrôleur de mémoire 42 et l'unique module de mémoire 80.

Un seul circuit de mémoire intégré 85 est représenté dans le module de mémoire 80. Il existe deux ensembles de connexions 86 et 83 qui relient deux ensembles de broches du circuit de mémoire intégré aux lignes de signaux 60 et 62, respectivement. Le circuit de mémoire intégré est configuré de sorte que certaines de ses informations mémorisées font l'objet d'un accès par l'intermédiaire des broches reliées à la connexion 86, et le reste de ses informations mémorisées font l'objet d'un accès par l'intermédiaire des broches reliées à la connexion 83. Les opérations d'accès à la mémoire par l'intermédiaire de ces deux ensembles de broches du circuit de mémoire intégré peuvent être réalisées simultanément. Bien qu'un seul circuit de mémoire intégré 85 soit représenté sur l'unité de mémoire 80, il est possible de fixer deux ou plus de deux circuits de mémoire intégrés sur l'unité de mémoire. Dans ce cas, chaque circuit de mémoire intégré va être relié à un sous-ensemble de connexions 86 distinct, et à un sous-ensemble de connexions 83 distinct. Chacune des connexions 86 et 83 se fixent à une broche de l'un des circuits de mémoire intégrés présents sur l'unité de mémoire 85.

La figure 7 illustre la seconde configuration, dans laquelle un module de mémoire différent est installé dans chacun des deux connecteurs 44 et 45, et les deux ensembles de lignes de signaux 60 et 61 communiquent respectivement avec les deux différents modules de mémoire. Dans cette configuration, le premier ensemble de lignes de signaux 60 est utilisé pour communiquer avec un premier module de mémoire 87, via les premières rangées

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de contacts 54 et 58. D'une manière similaire, le deuxième ensemble de lignes de signaux 61 communique avec un second module de mémoire 88 via les premières rangées de contacts 54 et 58. Les secondes rangées de contacts 55 et 59 sont inutilisées dans cette configuration, comme c'est le cas pour le troisième ensemble de lignes de signaux 62.

Sur la figure 7, chaque module de mémoire 87 et 88 a deux ensembles de connexions 86 et 83 qui relient deux ensembles de broches du circuit de mémoire intégré 85 aux lignes de signaux 60 et 62, respectivement. Cependant, chaque circuit de mémoire intégré est configuré de sorte que toutes ses informations mémorisées font l'objet d'un accès via les broches reliées à la connexion 86, et qu'aucune de ses informations mémorisées ne fait l'objet d'un accès via les broches reliées à la connexion 83.

Ce système d'interconnexion permet aux connecteurs 44 et 45 de contenir un seul type de module de mémoire, qui est relié aux deux ensembles de contacts du connecteur. Les modules de mémoire 87 et 88 peuvent être branchés dans l'un des connecteurs et les circuits de mémoire intégrés établis à la configuration d'accès appropriée. Il est possible de varier le nombre et la densité de mémorisation des circuits de mémoire intégrés situés sur les modules de mémoire dans une plage spécifiée de valeurs.

Dans le mode de réalisation décrit, un seul type de module de mémoire est utilisé pour l'une ou l'autre des configurations. Ce type de module de mémoire a deux ensembles de cellules de mémoire et est configurable conformément aux deux configurations mentionnées ci-dessus. Dans une première configuration, qui n'utilise qu'un seul de ces modules de mémoire, l'unique module de mémoire est configuré de sorte que son

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premier ensemble de cellules de mémoire fait l'objet d'un accès via des connexions 86 et son second ensemble de cellules de mémoire fait l'objet d'un accès via des connexions 83. Dans une seconde configuration, dans laquelle l'un de ces modules de mémoire est reçu dans chacun des connecteurs 44 et 45, chaque module de mémoire est configuré de sorte que ses deux ensembles de cellules de mémoire font l'objet d'un accès via des connexions 86.

La configurabilité des modules de mémoire peut être implémentée par une logique située dans les dispositifs de mémoire des modules ou en tant que logique qui est implémentée sur chaque module, séparément des dispositifs de mémoire.

Dans le premier cas, chaque dispositif de mémoire a deux ensembles de blocs de broches correspondant à deux ensembles de cellules de mémoire du dispositif de mémoire. Chaque dispositif a une logique de multiplexage qui définit la configuration interne du dispositif de mémoire pour (a) transférer des informations du premier ensemble de cellules de mémoire via le premier ensemble de blocs de broches et transférer des informations du second ensemble de cellules de mémoire via le second ensemble de blocs de broches, ou (b) transférer des informations des premier et second ensembles de cellules de mémoire via uniquement le premier ensemble de blocs de broches, ce qui laisse le second ensemble de blocs de broches inutilisé. Les premier et second ensembles de blocs de broches sont à leur tour reliés aux connexions 86 et 83 du module.

Dans le second cas, où la configurabilité est implémentée sous forme d'une logique supplémentaire sur le module, une logique de multiplexage similaire est implémentée sur le module, séparément des dispositifs.

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Des détails supplémentaires concernant la configurabilité du module de mémoire sont décrits dans les paragraphes qui vont suivre.

D'une manière préférée, les configurations d'accès des modules de mémoire sont contrôlables et programmables par le contrôleur de mémoire 42. De plus, le contrôleur de mémoire contient une logique qui est capable de détecter les connecteurs qui ont reçu des modules de mémoire, et d'établir en conséquence leurs configurations. Ceci offre éventuellement le plus haut degré de souplesse, permettant d'utiliser un ou deux modules de mémoire dans un système sans exiger d'étapes de configuration manuelle. Si un seul module est utilisé, il est configuré pour utiliser deux ensembles de lignes de signaux pour obtenir la meilleure performance possible. Si deux modules de mémoire sont présents, ils sont chacun configurés pour utiliser un seul ensemble de lignes de signaux.

Le circuit de mémoire intégré peut être configuré pour le mode d'accès approprié en utilisant des broches de commande. Ces broches de commande peuvent être une partie des ensembles de lignes de signaux 60 et 62, ou elles peuvent être une partie d'un ensemble différent de lignes de signaux. Ces broches de commande peuvent être dédiées à cette fonction de configuration, ou elles peuvent être partagées avec d'autres fonctions.

En variante, le circuit de mémoire intégré peut être configuré en chargeant un registre de commande interne avec une valeur de programmation appropriée. De même, le circuit de mémoire intégré peut utiliser des fusibles programmables pour spécifier le mode de configuration. La configurabilité du circuit de mémoire intégré peut également être implémentée, par exemple, par l'utilisation de cavaliers sur les modules de mémoire. On note que la capacité de mémoire d'un module reste la même

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quelle que soit la manière dont il est configuré. Cependant, lorsqu'il fait l'objet d'un accès via un ensemble de lignes de signaux, il requiert une plus grande plage d'adressage de mémoire par rapport à lorsqu'il fait l'objet d'un accès via deux ensembles de lignes de signaux.

Comme décrit, chaque circuit de mémoire intégré est configurable et inclut des contacts correspondant à deux rangées de contacts du connecteur. Bien que moins souhaitable, il est également possible d'utiliser différents agencements de modules de mémoire à configuration fixe, modules de mémoire qui peuvent être utilisés uniquement dans une configuration ou dans l'autre. Par exemple, un système peut être agrémenté d'un type de module de mémoire qui est accessible via une seule de ses deux rangées de contacts. Dans le scénario où un seul module est utilisé, le deuxième ensemble de lignes de données 61 est inutilisé. En variante, un module de mémoire peut avoir une configuration fixe qui utilise les deux rangées de ses contacts de connecteur.

Dans le système représenté sur les figures 3 à 7, un seul de ces modules peut être pleinement utilisé à un instant donné quelconque.

De même, on note que les deux configurations représentées sur les figures 6 et 7 peuvent également être implémentées avec un connecteur de mise en court-circuit au lieu d'un module de mise en court-circuit. Un connecteur de mise en court-circuit court-circuite ses contacts opposés lorsqu'aucun module n'est inséré (le même résultat que lorsque le connecteur 45 de la figure 6 a un module de mise en court-circuit inséré). Une connecteur de mise en court-circuit ayant un module de mémoire inséré est fonctionnellement identique au connecteur 45 de la figure 7. Un connecteur de mise en

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court-circuit élimine la nécessité d'un module de mise en court-circuit.

La figure 8 représente une variation de cette disposition de la mémoire, dans laquelle le connecteur 45 est contourné par des commutateurs ou des transistors au lieu d'un module de mise en court-circuit. Dans le présent mode de réalisation, l'ensemble de lignes de signaux 60 s'étend directement jusqu'à la première rangée de contacts 58 du connecteur 44. Cependant, le deuxième ensemble de lignes de signaux 61 s'étend jusqu'à deux commutateurs 90 et 91. Ces commutateurs, qui sont d'une manière préférée des transistors métal-oxyde à effet de champ (MOSFET), contrôlent si le deuxième ensemble de lignes de signaux 61 est relié à la seconde rangée de contacts 59 du connecteur 44 ou à l'une des rangées de contacts du connecteur 45. Si le commutateur 90 est activé, le deuxième ensemble de lignes de signaux 61 est relié au connecteur 44. Si le commutateur 91 est activé, le deuxième ensemble de lignes de signaux 61 est relié au connecteur 45. L'ensemble de lignes de signaux reliés à la rangée de contacts 59 du connecteur 45 de la figure 8 n'est pas utilisé dans cet exemple. Les modes de réalisation qui vont suivre peuvent également être modifiés pour utiliser de tels contournements par commutateur ou transistor à la place des modules de mise en court-circuit physiques.

Bien que les modes de réalisation décrits ci-dessus utilisent uniquement deux connecteurs de mémoire, le schéma des lignes de signaux général peut être généralisé pour utiliser n connecteurs et modules de mémoire. En général, un système tel que celui-ci utilise une pluralité d'ensembles de lignes de signaux, chacun s'étendant jusqu'à un connecteur de module respectif. Au moins l'un de ces ensembles est configurable ou contournable pour s'étendre jusqu'à un connecteur autre

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que son propre connecteur respectif. En variante, 1 à n ensembles de lignes de signaux s'étendent respectivement jusqu'à des connecteurs 1 à n correspondants. Les ensembles 1 à n-1 des lignes de signaux sont configurables pour s'étendre respectivement jusqu'à des connecteurs supplémentaires autres que leurs connecteurs correspondants.

Les figures 9 à 12 illustrent cette généralisation, dans le cas où n = 4. D'une manière spécifique, cette configuration inclut un contrôleur de mémoire 100 et quatre emplacements de mémoire ou connecteurs 101,102, 103, et 104. Quatre ensembles de lignes de signaux sont également représentés : 111,112, 113, et 114. Chaque ensemble de lignes de signaux est représenté par une seule ligne, et est représenté par une ligne en pointillés lorsqu'il s'étend en dessous de l'un des connecteurs sans y être connecté. Les connexions réelles des ensembles de lignes de signaux avec les connecteurs sont représentées par des lignes pleines. Les modules de mémoire insérés sont représentés par des rectangles hachurés dans le sens de diagonale, avec des points pleins indiquant des connexions électriques. On note que chaque module de mémoire inséré peut être relié jusqu'à quatre ensembles de lignes de signaux. Le nombre d'ensembles de lignes de signaux auxquels il est réellement relié dépend du connecteur dans lequel il est inséré. Les connecteurs sont des composants identiques, mais apparaissent différents par rapport aux modules de mémoire du fait du motif d'acheminement des quatre ensembles de lignes de signaux sur la carte mère.

En général, chaque ensemble de lignes de signaux 111 à 114 s'étend respectivement jusqu'à un connecteur 101 à 104 correspondant. De plus, les ensembles de lignes de signaux 112,113, et 114 peuvent être étendus jusqu'à des connecteurs autres que leurs

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connecteurs correspondants : l'ensemble de lignes de signaux 112 est extensible jusqu'au connecteur 101 ; l'ensemble de lignes de signaux 113 est extensible jusqu'aux deux connecteurs 101 et 102 ; l'ensemble de lignes de signaux 114 est extensible jusqu'au connecteur 101.

D'une manière plus spécifique, un premier ensemble de lignes de signaux 111 s'étend directement jusqu'à un premier connecteur de mémoire 101, sans être relié à l'un quelconque des autres connecteurs. Il est relié aux contacts correspondants de la première rangée de contacts du connecteur 101. Un deuxième ensemble de lignes de signaux 112 s'étend directement jusqu'à un deuxième connecteur de mémoire 102, où il est relié aux contacts correspondants de la première rangée de contacts. Les contacts correspondants de la seconde rangée de contacts sont reliés aux contacts correspondants de la première rangée de contacts du premier connecteur 101, ce qui permet au deuxième ensemble de lignes de signaux de contourner le deuxième connecteur 102 lorsqu'un module de mise en court-circuit est placé dans le connecteur 102.

Un troisième ensemble de lignes de signaux 113 s'étend directement jusqu'à un troisième connecteur de mémoire 103, où il est relié aux contacts correspondants de la première rangée de contacts. Les contacts correspondants de la seconde rangée de contacts sont reliés aux contacts correspondants de la première rangée de contacts du connecteur 102. Les contacts correspondants de la seconde rangée de contacts du connecteur 102 sont reliés aux contacts correspondants de la première rangée de contacts du connecteur 101.

Un quatrième ensemble de lignes de signaux 113 s'étend directement jusqu'à un quatrième connecteur de mémoire 104, où il est relié aux contacts correspondants

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de la première rangée de contacts du connecteur 104. Les contacts correspondants de la seconde rangée de contacts sont reliés aux contacts correspondants de la première rangée de contacts du premier connecteur 101.

Cette configuration, à l'aide d'une utilisation appropriée de modules de mise en court-circuit ou de contournement, contient un, deux, trois, ou quatre modules de mémoire. Chaque module de mémoire permet un accès simultané via un, deux, ou quatre de ses quatre ensembles de lignes de signaux disponibles. Dans une première configuration représentée par la figure 9, un seul module de mémoire est inséré dans le premier connecteur 101. Ce module de mémoire est configuré pour permettre des accès simultanés sur la totalité de ses quatre ensembles de lignes de signaux, qui correspond à la totalité des quatre ensembles de lignes de signaux 111 à 114. Les connecteurs 102,103, et 104 sont court-circuités par des modules de mise en court-circuit insérés comme représenté de sorte que les ensembles de lignes de signaux 112,113, et 114 s'étendent jusqu'au connecteur 101.

Dans la deuxième configuration représentée par la figure 10, les connecteurs 103 et 104 sont court-circuités par l'insertion de modules de mise en court-circuit. Par conséquent, les ensemble de lignes de signaux 111 et 114 s'étendent jusqu'au connecteur 101, et le module de mémoire inséré est configuré pour permettre des accès simultanés sur ces deux ensembles de lignes de signaux. Les ensembles de lignes de signaux 112 et 113 s'étendent jusqu'au connecteur 102 et le module de mémoire inséré est configuré pour permettre des accès simultanés sur ces deux ensembles de lignes de signaux.

Dans une troisième configuration, représentée par la figure 11, le connecteur 104 est court-circuité en insérant un module de mise en court-circuit, et les

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modules de mémoire sont placés dans les connecteurs 101, 102, et 103. Les ensembles de lignes de signaux 111 et 114 s'étendent jusqu'au connecteur 101 et le module de mémoire inséré est configuré pour permettre des accès simultanés sur ces deux ensembles de lignes de signaux.

L'ensemble de lignes de signaux 112 s'étend jusqu'au connecteur 102 et le module de mémoire inséré est configuré pour permettre des accès sur cet ensemble de lignes de signaux. L'ensemble de lignes de signaux 113 s'étend jusqu'au connecteur 103 et le module de mémoire inséré est configuré pour permettre des accès sur cet ensemble de lignes de signaux.

La figure 12 représente une quatrième configuration, un module de mémoire étant inséré dans chacun des quatre connecteurs de mémoire disponibles.

Chaque module est relié pour utiliser un ensemble respectif parmi les quatre ensembles de lignes de signaux, sans utiliser de module de mise en court-circuit.

La figure 13 représente la manière dont un système d'interconnexion tel que celui illustré sur les figures 9 à 12 peut être implémenté en utilisant les connecteurs à contacts opposés à partir du système à deux connecteurs de la figure 5. La vue de la figure 13 est une vue du dessus vers le bas sur les quatre connecteurs du système d'interconnexion (la vue de la figure 5 est une vue de côté).

Le système de la figure 13 inclut quatre connecteurs 140,141, 142, et 143. Chacun de ces connecteurs a deux paires d'ensembles de contacts opposés : une première paire 146 et une seconde paire 147. La paire 146 comporte un premier ensemble de contacts 150 et un second ensemble opposé de contacts 151. La paire 147 comporte un premier ensemble de

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contacts 152 et un second ensemble opposé de contacts 153.

Quatre ensembles de lignes de signaux 160,161, 162, et 163 s'étendent à partir du contrôleur de mémoire (non-représenté). Un premier ensemble 160 parmi ces ensembles de lignes de signaux est directement relié à un ensemble de contacts 150 du connecteur 142. Un deuxième ensemble 161 parmi ces ensembles de lignes de signaux est directement relié à un ensemble de contacts 151 du connecteur 143. Il existe un autre ensemble de lignes de signaux, ayant pour référence numérique 164, qui s'étend entre l'ensemble de contacts 151 du connecteur 142 et l'ensemble de contacts 150 du connecteur 143. Par conséquent, les ensembles de lignes de signaux 160,161, et 164 sont reliés aux connecteurs 142 et 143 d'une manière qui est équivalente au système à deux connecteurs de la figure 5.

Les ensembles de lignes de signaux restants sont reliés de la manière suivante. L'ensemble de lignes de signaux 162 s'étend à partir du contrôleur de mémoire et est relié à l'ensemble de contacts 152 du connecteur 141. L'ensemble de lignes de signaux 163 s'étend à partir du contrôleur de mémoire et est relié à l'ensemble de contacts 152 du connecteur 140. Un ensemble de lignes de signaux 165 supplémentaire s'étend entre l'ensemble de contacts 153 du connecteur 140 et l'ensemble de contacts 153 du connecteur 143. Un ensemble de lignes de signaux 166 s'étend entre l'ensemble de contacts 153 du connecteur 141 et l'ensemble de contacts 152 du connecteur 142. Un ensemble de lignes de signaux 167 s'étend entre l'ensemble de contacts 153 du connecteur 142 et l'ensemble de contacts 152 du connecteur 143.

Des modules de mémoire sont insérés dans les quatre connecteurs, commençant tout d'abord par le connecteur 143, ensuite 142,141, et enfin 140. Des

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modules de mise en court-circuit sont insérés dans les connecteurs inutilisés.

Ce système d'interconnexion permet plus d'évolutions que le système à deux connecteurs de la figure 5, mais au prix de plus de croisements entre les connecteurs. Lorsque l'on n'utilise qu'un seul module de mémoire dans le connecteur 143, un seul ensemble de signaux doit passer à partir de l'ensemble de lignes de signaux 162 via les contacts court-circuités 152 et 153 du connecteur 141 et ensuite via les contacts court-circuités 152 et 153 du connecteur 142 avant d'atteindre l'ensemble de contacts 150 du connecteur 143.

Ce cas du pire acheminement pourrait être éliminé s'il n'était pas nécessaire que le module du connecteur 142 commande deux ensembles de lignes de signaux. Ce cas est important lorsque deux modules de mémoire sont insérés (un dans le connecteur 142 et l'autre dans le connecteur 143) et que chacun commande deux ensembles de lignes de signaux d'une manière alternée. S'il n'était pas nécessaire d'alterner les modules de mémoire, le pire cas d'acheminement pourrait être éliminé en reliant l'ensemble de lignes de signaux 166 directement à l'ensemble de contacts 152 du connecteur 143 (en contournant le connecteur 142), par conséquent, aucun signal ne passe par plus d'un module de mise en court-circuit.

En variante, des commutateurs peuvent être utilisés à la place des modules de mise en court-circuit, comme sur la figure 8. Ceci garantit qu'aucun signal ne traverse plus d'un élément de commutation.

Les exemples mentionnés ci-dessus peuvent être en outre généralisés en notant que chaque position de connecteur peut comporter une pluralité de connecteurs, agencés en parallèle. La figure 14 représente une configuration parallèle 120, dans laquelle les quatre

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connecteurs précédemment décrits ont été dupliqués et agencés en parallèle. Les deux ensembles constitués de quatre connecteurs sont reliés en utilisant un élément de division 121. L'élément de division peut être constitué d'un élément de division d'énergie passive (trois résistances par signal dans une configuration en delta ou en étoile) qui maintient les impédances adaptées dans les trois branches de chaque ligne de signaux. En variante, une certaine forme de tampon bidirectionnel peut être utilisée. Cette forme d'extension parallèle peut également être appliquée au système d'interconnexion à deux connecteurs de la figure 5. D'autres procédés d'implémentation possibles de l'élément de division incluent une simple troncation de câblage et l'utilisation d'un certain type d'élément de commutation de transistor.

Les exemples mentionnés ci-dessus illustrent le concept d'utilisation d'une pluralité d'ensembles de ligne de signaux pour des nombres différents de modules de mémoire. Bien que les exemples assument jusqu'à présent ainsi l'utilisation de nombres différents de connecteurs pour contenir différents nombres de modules de mémoire, il existe d'autres exemples dans lesquels différents nombres de modules de mémoire peuvent être utilisés avec un nombre constant de connecteurs de mémoire.

Les figures 15 et 16 représentent un tel exemple, dans lequel un seul connecteur de mémoire peut être utilisé avec un ou deux modules de mémoire. Le système de mémoire des figures 15 et 16 inclut un contrôleur de mémoire 200 et au moins un connecteur 202.

Le connecteur a des rangées linéaires opposées de contacts de module s'étendant entre ses extrémités extérieures. Les contacts du connecteur 202 sont

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collectés en groupes, étiquetés sur les figures 15 et 16 par les références numériques 222,223, 224,225, et 226.

Le connecteur 202 peut être remplacé par des connecteurs séparés, plus petits et correspondants, un pour chacun des groupes de contacts, ou par une certaine variante intermédiaire. Ces autres implémentations de connecteur fournissent les mêmes avantages que le connecteur 202 représenté sur les figures 15 et 16.

Au moins deux ensembles de lignes de signaux s'étendent à partir du contrôleur 200jusqu'au connecteur 202 : un premier ensemble de lignes de signaux de données 204 et un second ensemble de lignes de signaux de données 205. De plus, un ensemble de lignes de signaux de commande 206 s'étend entre le contrôleur 200 et le connecteur 202.

Les termes "données" et "commande" sont utilisés pour faire référence à deux classes de lignes de signaux. Les lignes de signaux de "données" sont considérées comme étant plus critiques, habituellement du fait qu'elles sont commandées à une vitesse de signalisation plus élevée et du fait qu'elles sont bidirectionnelles. Les lignes de signaux de "commande" sont considérées comme étant moins critiques, habituellement du fait qu'elles sont commandées à une vitesse de signalisation plus faible et du fait qu'elles sont unidirectionnelles. Les signaux réels groupés dans ces deux classes ne sont pas limités aux données et aux signaux de commande classiques, respectivement. Par exemple, les signaux de "données" peuvent inclure des signaux de validation d'écriture ou des signaux d'impulsion, lesquels, d'une manière classique, sont considérés comme des signaux de commande, et non de données. Cependant, du fait qu'ils peuvent fonctionner à la même vitesse de signalisation que les signaux de

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données, ils peuvent être groupés dans la classe de signaux de "données".

Le connecteur est configuré pour recevoir des modules de mémoire qui ont deux ou plus de deux pattes de connecteur. Dans l'exemple des figures 15 et 16, un module de mémoire 210 a trois pattes de connexion 212, 213, et 214. Les pattes de connexion 212 et 214 sont situées vers les extrémités extérieures du module de mémoire, et la patte de connexion 213 est située entre les pattes 212 et 214. Les pattes de connexion sont formées par le substrat du module de mémoire, et ont des contacts situés sur les deux surfaces opposées pour s'emboîter dans les contacts correspondants du connecteur 202.

Comme ceci est noté, les contacts du connecteur 202 sont divisés en cinq groupes différents. Trois de ces groupes sont situés au centre du connecteur et correspondent à trois réceptacles centraux 222,223, 224 qui sont positionnés et dimensionnés pour recevoir les pattes de connexion 212,213, et 214 d'un seul module de mémoire 210. Les deux groupes de contacts restants correspondent à deux réceptacles extérieurs 225 et 226, qui sont situés de manière à être adjacents aux réceptacles 212 et 214 et dans la direction de ces derniers.

Le premier ensemble de lignes de signaux 204 s'étend jusqu'aux contacts du réceptacle 222, et le deuxième ensemble de lignes de signaux 205 s'étend jusqu'aux contacts du réceptacle 224. L'ensemble de lignes de signaux 206 s'étend en parallèle aux contacts des réceptacles 223,225, et 222. Les signaux individuels de l'ensemble de lignes de signaux 206 sont divisés d'un en trois. La division de l'ensemble de lignes de signaux 206 peut être accomplie à l'aide d'éléments de division tels que ceux décrits en relation avec la figure 14. En

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variante, le contrôleur 200 peut gérer trois copies des informations de l'ensemble de lignes de signaux 206.

Le système est configuré pour recevoir des modules de mémoire dans deux configurations. La figure 15 représente une première configuration dans laquelle à la fois les deux ensembles de lignes de signaux 204 et 205 communiquent collectivement avec un seul module de mémoire reçu. Le module de mémoire est reçu au centre du connecteur 202, les pattes 212,213, et 214 s'emboîtant dans les réceptacles 222,223, et 224, respectivement. Dans cette configuration, le module de mémoire est configuré pour permettre un accès simultané sur les deux ensembles de lignes de signaux 204 et 205. Le module de mémoire 210 communique avec le contrôleur 200 en utilisant à la fois les deux ensembles de lignes de signaux 204 et 205 disponibles.

La figure 16 représente une seconde configuration, dans laquelle les deux ensembles de lignes de signaux 204 et 205 communiquent respectivement avec des modules de mémoire différents. Dans cette configuration, le connecteur 202 reçoit deux modules de mémoire 230 et 231. Le premier module de mémoire 230 est positionné vers une extrémité du connecteur 202, ses pattes 213 et 214 s'emboîtant respectivement dans les réceptacles 221 et 222. La patte 212 du module de mémoire 230 est inutilisée, mais peut éventuellement être reçue par un réceptacle de connecteur le plus extérieur dont les contacts sont inutilisés.

Le second module de mémoire 231 est positionné vers l'autre extrémité du connecteur 202, ses pattes 212 et 213 s'emboîtant respectivement dans les réceptacles 224 et 226. La patte 214 du module de mémoire 231 est inutilisée, mais est à nouveau éventuellement reçue par un réceptacle de connecteur le plus extérieur 235, dont les contacts sont inutilisés.

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De manière similaire aux précédents modes de réalisation, le présent mode de réalisation utilise des circuits de mémoire intégrés qui peuvent faire l'objet d'un accès via un ou deux ensembles de lignes de signaux en fonction du nombre de modules utilisés. Dans la configuration n'impliquant qu'un seul module, tous les ensembles de lignes de signaux sont utilisés pour communiquer avec l'unique module. Dans la configuration impliquant deux modules, chaque ensemble de lignes de signaux est utilisé pour accéder à un module de mémoire différent.

On va maintenant étudier les modules de mémoire.

La figure 17 représente un exemple d'un module de mémoire 300 qui peut être utilisé en relation avec le système décrit ci-dessus. Le module de mémoire peut être configuré pour transférer ses informations en utilisant des nombres différents de ses connexions de données. Dans l'exemple décrit, il existe quatre configurations possibles. Comme utilisé dans un circuit décrit ci-dessus, cependant, chaque module sera configuré selon l'une des deux manières : (a) pour utiliser son ensemble entier de connexions de données disponibles, ou (b) pour utiliser uniquement un sous-ensemble limité (la moitié dans l'exemple décrit) de ses connexions de données.

Dans la description qui va suivre, les autres configurations des modules font l'objet d'une référence comme ayant ou utilisant différentes "largeurs" de données. Cependant, on doit noter que les capacités des modules de mémoire ne changent pas en fonction des différentes largeurs de données, au moins dans le mode de réalisation décrit. Au lieu de cela, un ensemble entier de données du module est disponible quelle que soit la largeur du trajet de données utilisé. Avec des largeurs de données plus larges, différents sous-ensembles de

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cellules de mémoire font l'objet d'un accès via différents ensembles de connexions de données. Avec des largeurs de données plus étroites, les différents ensembles de cellules de mémoire font l'objet d'un accès via un ensemble commun de connexions de données. Avec ces largeurs de données plus étroites, des plages d'adressage plus grandes sont utilisées pour accéder à tout l'ensemble de données.

Le module de mémoire 300 a un ou plusieurs dispositifs de mémoire individuels 337 qui reçoivent et transmettent des signaux binaires de données via des contacts 340. Dans le mode de réalisation décrit, les dispositifs de mémoire sont discrètement conditionnés sous la forme de circuits intégrés de mémoire à accès direct dynamique (IC de DRAM), bien que les dispositifs de mémoire puissent être d'un quelconque type parmi de nombreux autres types, y compris une mémoire à accès direct statique (SRAM), une mémoire à accès direct ferroélectrique (FRAM), une mémoire à accès direct magnétorésistive ou magnétique (MRAM), une mémoire flash ou une mémoire à lecture seule (ROM), mais n'étant pas limités à ces derniers.

Le système de mémoire 330 a une mémoire d'état 338 qui peut être, d'une manière répétée, programmée ou changée pour indiquer différentes largeurs de données.

L'état programmé est utilisé dans les dispositifs de mémoire 337, qui établissent leur largeur du trajet de données de dispositif en conséquence. Sur la figure 17, un composant de mémoire d'état 338 est fabriqué dans chacun des dispositifs de mémoire 337. Cependant, la mémoire d'état peut en variante être située dans un certain nombre d'emplacements physiques différents. Par exemple, la mémoire d'état peut être un registre situé dans un contrôleur de mémoire, sur une carte mère du système, ou sur chaque module 334.

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Divers types de mémoire d'état sont possibles.

Dans le mode de réalisation décrit, la mémoire d'état prend la forme d'un registre ou d'un verrou de sélection de largeur. Ce type d'état peut être facilement changé via un logiciel pendant le fonctionnement du système, ce qui offre un degré de souplesse élevé, et qui rend les opérations de configuration transparentes à l'utilisateur final. Cependant, d'autres types de mémoire d'état sont possibles, y compris un cavalier manuel ou des paramètres de commutation et des mécanismes de détection de présence ou de détection de type de module, mais ne sont pas limités à ces derniers. La dernière classe de mécanismes peut utiliser des réseaux de résistances branchées au plus ou au moins reliés à un niveau logique particulier (haut ou bas) qui peuvent changer l'état lorsqu'un module est ajouté au système ou retiré de celui-ci.

Il existe de nombreuses manières possibles d'implémenter un registre de sélection de largeur. De manière commune, un registre est défini comme un élément de mémoire d'état qui reçoit une entrée de données et une ou plusieurs entrées de commande. Les entrées de commande déterminent l'instant où le noeud de mémoire se trouvant dans le registre va échantillonner l'entrée des données.

Une certaine durée après que le registre ait échantillonné les données d'entrée, ces données vont apparaître sur la sortie du registre.

Le terme registre peut s'appliquer à un registre large d'un seul bit ou un registre large de multiples bits. En général, le nombre de bits du registre de sélection de largeur est en fonction du nombre de largeurs possibles supportées par le dispositif de mémoire, bien qu'il existe de nombreuses manières possibles de coder ces informations.

On va maintenant étudier les dispositifs de mémoire.

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La figure 18 illustre schématiquement les composants concernés du dispositif de mémoire 337 pour le cas où la mémoire d'état 338 de largeur du dispositif est située sur le dispositif de mémoire 337.

Le dispositif de mémoire 337 a une logique de commande 358 qui décode des informations de demande et d'adresse, commande les transferts de mémoire entre la matrice de mémoires et les connexions de données du dispositif 356, et exécute éventuellement d'autres tâches. Les autres tâches peuvent inclure la gestion ou la commande des accès aux registres, des opérations de rafraîchissement, des opérations d'étalonnage, des opérations de gestion d'énergie, ou d'autres fonctions.

Le dispositif de mémoire 337 a également une mémoire d'état 338, qui dans le présent mode de réalisation comporte deux cellules de mémoire programmables, des verrous, et d'autres mécanismes pour mémoriser des informations d'état. Dans les deux cellules, deux bits sont mémorisés. Les deux bits peuvent représenter quatre valeurs différentes, via différentes combinaisons des valeurs de bits (Exemple : 00 = xl, 01 = x2,10 = x4, 11 = x8). Les différentes valeurs mémorisées correspondent à différentes largeurs de dispositif programmées. Pour le présent mode de réalisation, le registre d'état 338 est implémenté dans la logique de commande de dispositif 358, bien qu'il puisse potentiellement être implémenté n'importe où dans le dispositif 337.

Le registre d'état 338 peut être, d'une manière répétée, programmé et changé pendant le fonctionnement du dispositif de mémoire pour indiquer différentes largeurs du trajet de données. Le changement de la valeur ou des valeurs du registre d'état change la largeur du trajet de données du dispositif de mémoire, même après que le dispositif de mémoire ait déjà été utilisé pour une

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largeur particulière. En général, il n'est pas nécessaire d'éteindre ou de réinitialiser le dispositif lors du basculement entre différentes largeurs du trajet de données, bien que ceci puisse être nécessaire du fait d'autres facteurs.

Le registre d'état dans cet exemple peut être programmé par un contrôleur de mémoire (non-représenté), via une interface demande/commande (non-représentée). De nombreux types de mémoire utilisent une interface demande/commande pour émettre des cycles de lecture ou d'écriture, réaliser une initialisation du dispositif, effectuer des lectures ou des écritures du registre de commande, ou émettre d'autres commandes telles que des commandes de rafraîchissement de la matrice, d'étalonnage d'entrée/sortie, ou de gestion d'énergie. Pour le mode de réalisation de la figure 18, une commande spéciale de programmation du registre est envoyée à travers l'interface de demande/commande pour définir la largeur souhaitée du trajet de données. D'autres modes de réalisation peuvent utiliser des signaux dédiés ou des broches dédiées pour communiquer ces informations au dispositif de mémoire.

Le dispositif de mémoire 337 comporte en outre une matrice de cellules de mémoire, collectivement appelée la matrice de mémoires 359. La matrice de mémoires mémorise ou récupère des informations de données associées à une adresse particulière fournie comme partie d'une commande d'écriture ou de lecture. Le dispositif de mémoire 337 a une largeur maximale de trajet de données du dispositif équivalente au nombre de broches de données fournies sur le boîtier du dispositif de mémoire. La matrice de mémoires 359 a une largeur maximale d'accès à la matrice définie comme étant le plus grand nombre de bits qui peuvent faire l'objet d'un accès en une seule opération de transfert de matrice. En utilisant les

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techniques décrites ici, le dispositif de mémoire 337 peut être programmé pour fonctionner à des largeurs de trajet de données et à des largeurs d'accès à la matrice autres que ces valeurs maximales.

Dans le mode de réalisation de la figure 3A, un rapport de sérialisation est défini de la manière suivante :
Rs = WA : WDP où :
Rs = Rapport de Sérialisation
WA = Largeur d'Accès à la Matrice Programmée
WDP = Largeur de Trajet de Données du
Dispositif Programmée Par exemple, si la largeur d'accès à la matrice WA est égale à 128 bits et la largeur du trajet de données WDP est égale à 16 bits, le rapport de sérialisation est égal à 8. Pour le mode de réalisation décrit, le rapport de sérialisation reste constant pour toutes les largeurs programmées du trajet de données, de manière à ce que la largeur programmée d'accès à la matrice s'échelonne proportionnellement avec la largeur programmée du trajet de données. Dans d'autres modes de réalisation, le rapport de sérialisation peut varier lorsque la largeur programmée du trajet de données varie.

En se reportant encore au mode de réalisation de la figure 18, la matrice de mémoires 359 est subdivisée en de nombreuses sections secondaires 350. La matrice de mémoires 359 est reliée à un trajet de données d'acheminement 354 par les connexions de données d'accès à la matrice 362. Lorsque la largeur du trajet de données et la largeur d'accès à la matrice sont établies à leurs valeurs maximales, comme défini ci-dessus, un certain nombre de sections secondaires de la matrice 350 feront l'objet d'un accès en parallèle. Lorsque la largeur programmée d'accès à la matrice est réduite par rapport à

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sa valeur maximale, un certain nombre des connexions de données d'accès à la matrice ne seront pas utilisées pour la transaction cible.

Il existe de nombreuses manières possibles pour sélectionner l'ensemble des connexions de données d'accès à la matrice actives 362 pour une transaction cible particulière. En général, un schéma d'entrelacement est choisi de manière à ce que toute la matrice de mémoires 359 puisse faire l'objet d'un accès quelle que soit la largeur programmée d'accès à la matrice. Les accès seront en général entrelacés sur la base de l'adresse de la transaction cible. L'entrelacement des connexions de données d'accès à la matrice peut être réalisé via un entrelacement à grain fin (câble ou ligne de bits) ou entrelacement à grain brut (section secondaire de matrice) ou une quelconque combinaison des deux. D'autres schémas d'entrelacement sont également possibles.

Le dispositif de mémoire a une pluralité de connexions de données 356, appelées ici connexions de données du dispositif. Ces connexions sont typiquement des boîtiers de broches ou des contacts qui sont à leur tour reliés à des connecteurs 340 du module 300 (figure 17) via la carte du circuit du module. Les connexions de données du dispositif sont typiquement reliées à la puce du dispositif via des liaisons câblées ou des points de soudure (planaires) entre le substrat du boîtier et la puce.

Le dispositif de mémoire 337 comporte également un dispositif logique de décodage et de commande d'acheminement 353 et un trajet de données d'acheminement 354. La logique de décodage et de commande d'acheminement 353 commande la manière dont les données sont acheminées entre les connexions de données du dispositif 356 et la matrice de mémoires 359, tandis que le trajet de données d'acheminement 354 effectue l'acheminement réel des

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données. La description plus complète du fonctionnement de la logique de décodage et de commande d'acheminement 353 est décrite ci-dessous.

Le trajet de données d'acheminement 354 fournit une souplesse dans la manière dont les données sont acheminées entre les connexions de données du dispositif 356 et la matrice de mémoires 359. Le trajet de données d'acheminement 354 peut éventuellement effectuer des fonctions de sérialisation et de désérialisation en fonction du rapport de sérialisation voulu, comme défini ci-dessus. Du fait que la largeur d'accès à la matrice est réduite par rapport à sa valeur maximale, la granularité d'accès à la matrice (mesurée en quantité de données) est proportionnellement réduite, et un schéma d'entrelacement d'accès est en général utilisé pour s'assurer que tous les emplacements de mémoire dans la matrice de mémoires 359 peuvent faire l'objet d'un accès.

Les connexions de données d'accès à la matrice 362 seront subdivisées en plusieurs sous-ensembles cibles. L'adresse de la transaction déterminera quel sous-ensemble cible parmi les connexions de données sera utilisé pour la partie de la transaction concernant le transfert de données. Du fait que la largeur du trajet de données du dispositif varie, le schéma d'entrelacement et d'acheminement du trajet de données va varier en conséquence.

La logique de décodage et de commande d'acheminement 353 reçoit des informations de sélection de largeur 351 sur la base de la largeur souhaitée du trajet de données du dispositif. La source des informations de sélection de largeur 351 va varier selon que la mémoire d'état interne ou externe (par rapport au dispositif) est utilisée. Si le registre de mémoire est externe au dispositif de mémoire, les informations de sélection de largeur 351 sont communiquées au dispositif

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de mémoire via des signaux électriques propagés par l'intermédiaire de connecteurs de modules et/ou de dispositifs de mémoire. Ces signaux électriques sont alors propagés via le boîtier du dispositif de mémoire et un circuit d'entrée vers la logique de décodage et de commande d'acheminement 353. Si le registre de mémoire 338 est situé sur le dispositif de mémoire 300, les informations de sélection de largeur 351 sont directement fournies à la logique de décodage et de commande d'acheminement 353, typiquement via une connexion métallique.

La logique de décodage et de commande d'acheminement 353 reçoit les informations de sélection de largeur 351 et les informations d'adresse 352 et les décode pour déterminer l'acheminement approprié des données entre les connexions de données du dispositif 356 et les sections secondaires de la matrice de mémoires 350 via le trajet de données d'acheminement 354. Les connexions de commande d'acheminement 355 autorisent le trajet approprié via le trajet de données d'acheminement 354. Pour le mode de réalisation décrit, le trajet de données d'acheminement est implémenté à l'aide de multiples tranches de trajet de données 360, qui sont régulièrement répétées pour correspondre au nombre de connexions de données du dispositif 356 fournies par le dispositif.

La figure 19 représente une implémentation spécifique d'un multiplexeur/démultiplexeur qui peut former le trajet de données d'acheminement 354. Pour le présent mode de réalisation, le rapport de sérialisation est égal à 1. Les rapports de sérialisation supérieurs à 1 sont possibles en ajoutant des circuits de conversion série-parallèle (écriture) et parallèle-série (lecture).

Dans cet exemple, quatre sections secondaires de matrice de mémoires 350 forment une interface avec chaque tranche

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du trajet de données 360, chaque tranche supportant quatre paires de bits de données de lecture et d'écriture.

En général, le trajet de données d'acheminement 354 contient une logique de multiplexage et une logique de démultiplexage. La logique de multiplexage est utilisée pendant les opérations de lecture, et la logique de démultiplexage est utilisée pendant les opérations d'écriture. La logique de multiplexage et la logique de démultiplexage de chaque tranche du trajet de données sont conçues pour permettre d'acheminer une, deux, ou quatre connexions de données du dispositif 356 jusqu'aux quatre sections secondaires de matrice de mémoires 350 qui forment une interface avec une tranche particulière du trajet de données.

Dans la configuration large d'un bit, la connexion de données de dispositif 0 peut être acheminée vers/depuis l'une quelconque parmi les quatre sections secondaires de matrice de mémoires 350. Dans la configuration large de 2 bits, les connexions de données de dispositif 0 et 1 peuvent être acheminées vers/depuis les sections secondaires de matrice de mémoires 0 et 1 ou 2 et 3, respectivement. Dans la configuration large de 4 bits, les connexions de données de dispositif 0,1, 2, et 3 effectuent directement un acheminement vers/depuis les sections secondaires de matrice de mémoires 0, 1, 2, et 3, respectivement.

De multiples tranches de trajet de données 360 peuvent être utilisées pour fabriquer des dispositifs ayant plus de quatre connexions de données de dispositif 356. Par exemple, un dispositif ayant 16 connexions de données de dispositif 356 peut utiliser quatre de ces tranches de trajet de données tout en supportant 3 largeurs programmables différentes ; à savoir de largeur 16,8, ou 4 bits. Le mode préféré de réalisation de la

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figure 19 représente l'utilisation de deux de ces tranches de trajet de données.

On a représenté sur la figure 19 les quatre sections secondaires de matrice 350 associées à l'une des tranches du trajet de données 360. Chaque section secondaire a un verrou d'entrée 370 et un verrou de sortie 372. Le trajet de données d'acheminement a également un verrou d'entrée 374 et un verrou de sortie 376 pour chaque connexion de données de dispositif. Le trajet de données d'acheminement comporte en outre cinq multiplexeurs 380,381. Les multiplexeurs 380 sont des multiplexeurs à deux entrées commandés par une seule entrée de commande. Le multiplexeur 381 est un multiplexeur à quatre entrées commandé par deux entrées de commande .

La logique d'acheminement de la figure 19 est configurée pour utiliser deux signaux de commande d'écriture WA et WB, et deux signaux de commande de lecture RA et RB. Ces signaux commandent les multiplexeurs 380,381. Ceux-ci sont basés sur la largeur sélectionnée du trajet de données et les bits de l'adresse de mémoire demandée ou la phase de transfert (voir figure 20, décrite ci-dessous). La logique de décodage et de commande d'acheminement 353 (figure 18) produit ces signaux en réponse à la largeur de données programmée, selon que l'opération est une opération de lecture ou d'écriture, et des informations d'adressage 352 appropriées.

La figure 20 représente les valeurs de commande utilisées pour des largeurs de tranches de trajet de données égales à un, deux, et quatre. La figure 20 indique également les connexions de données de dispositif 356 qui sont utilisées pour chaque largeur de données.

Lorsqu'une largeur égale à un est sélectionnée pendant une opération de lecture, le circuit permet de

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présenter à la connexion de données de dispositif 0 des données provenant de l'une quelconque des quatre sections secondaires de matrice de mémoires associées. Les entrées de commande RA et RB déterminent les signaux binaires de données qui seront présentés à un instant donné quelconque. Les entrées RA et RB sont établies (pour cette largeur de données) de manière à être égales aux deux bits de poids faible (A1, Ao) de l'adresse de mémoire correspondant à l'opération de lecture courante.

Lorsqu'une largeur égale à un est sélectionnée pendant une opération d'écriture, le circuit accepte le signal binaire de données en provenance de la connexion de données de dispositif 0 et l'achemine vers la totalité des quatre sections secondaires de matrice de mémoires simultanément. Les entrées de commande WA et WB sont toutes les deux établies à une valeur logique égale à un pour produire cet acheminement. D'autres circuits de commande 358 (figure 18) commandent les verrous d'entrée 370 des sections secondaires de matrice qui sont actifs pendant une quelconque opération d'écriture, de sorte que chaque signal binaire de données est verrouillé dans la section secondaire de matrice appropriée. Un seul des verrous correspondant aux sections secondaires de matrice de mémoires est activé pendant un cycle de mémoire donné quelconque.

Lorsqu'une largeur égale à deux est sélectionnée pendant une opération de lecture, le circuit permet à deux signaux quelconques parmi les quatre signaux binaires de données associés aux sections secondaires de matrice de mémoires d'être présents au niveau des connexions de données de dispositif 0 et 1.

Pour obtenir ce résultat, l'entrée RA est établie à 0, et l'entrée RB est égale au bit de poids faible (A0) de l'adresse de mémoire correspondant à l'opération de lecture courante. L'entrée RB détermine les deux paires

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de signaux binaires de données (0 et 1 ou 2 et 3) qui sont présentés aux connexions de données de dispositif 0 et 1 pendant une opération de lecture donnée quelconque.

Lorsqu'une largeur égale à deux est sélectionnée pendant une opération d'écriture, le circuit accepte les signaux binaires de données en provenance des connexions de données de dispositif 0 et 1, et les achemine vers les sections secondaires de matrice 0 et 1, ou vers les sections secondaires de matrice 2 et 3. Les entrées WA et WB sont établies à 0 et 1, respectivement, pour obtenir ce résultat. D'autres circuits de commande 358 (figure 18) commandent la paire de verrous d'entrée 370 de sections secondaires de matrice qui sont actifs pendant une quelconque opération d'écriture, de manière à ce que chaque paire de signaux binaires de données est verrouillée dans la paire appropriée de sections secondaires de matrice.

Lorsqu'une largeur égale à quatre est sélectionnée en établissant toutes les entrées de commande (RA, RB, WA, et WB) à 0, des signaux de données de lecture et d'écriture sont échangés directement entre les sections secondaires de la matrice et les connexions de données de dispositif correspondantes.

Le circuit de la figure 19 est juste un exemple parmi de nombreuses conceptions possibles. Au coût de la complexité accrue de la logique et des liaisons, il est possible d'utiliser un schéma du type à barres croisées élaboré qui peut potentiellement acheminer un seul signal binaire de données quelconque jusqu'à une quelconque section secondaire de la matrice ou jusqu'à l'une quelconque des connexions de données de dispositif. De même, on note qu'il existe de nombreuses variantes possibles quant au nombre et à la largeur des sections secondaires de matrice, au nombre de connexions de données de dispositif par dispositif, aux rapports de

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sérialisation, et à la largeur des tranches du trajet de données.

On présente maintenant ci-dessous la conclusion de la présente description.

Les modes de réalisation décrits ci-dessus offrent une meilleure souplesse au niveau des systèmes de mémoire point-à-point. D'une manière spécifique, les systèmes permettent d'utiliser une pluralité d'emplacements ou de positions de mémoire, tout en utilisant dans de nombreux cas la plus complète largeur de signal possible assignée du nombre disponible de lignes de signaux. Dans un système complètement occupé, par exemple, un ensemble de lignes de signaux unique et différent sera utilisé pour chaque module de mémoire.

Lorsque moins de modules de mémoire sont présents, cependant, les accès vont utiliser plus d'un ensemble de lignes de signaux sur certains modules de mémoire pour utiliser le nombre total d'ensembles de lignes de signaux disponibles.

Bien que les détails des implémentations et des modes de réalisation spécifiques soient décrits ci-dessus, ces détails sont destinés à satisfaire aux obligations de description statutaires au lieu de limiter la portée des revendications qui vont suivre. Par conséquent, la présente invention telle que définie par les revendications n'est pas limitée aux caractéristiques spécifiques décrites ci-dessus. Au lieu de cela, la présente invention s'étend à toutes les formes ou variantes définies par les revendications annexées.

Claims (63)

REVENDICATIONS

1. Système d'interconnexion de signaux à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte : des premier et second connecteurs (44,45) configurés pour recevoir des modules (80,82, 87,88) correspondants, des premier et deuxième ensembles de lignes de signaux (60,61) qui peuvent être utilisés dans au moins deux configurations, comportant : une première configuration dans laquelle les premier et deuxième ensemble de lignes de signaux (60,61) sont couplés au premier connecteur (44) pour communiquer avec un premier module (80,87) qui peut être reçu par le premier connecteur, une seconde configuration dans laquelle le premier ensemble de lignes de signaux (60) est couplé au premier connecteur (44) pour communiquer avec le premier module et le deuxième ensemble de lignes de signaux est couplé au second connecteur (45) pour communiquer avec un second module (82,88) qui peut être reçu par le second connecteur.

2. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un troisième ensemble de lignes de signaux (62) couplé au premier connecteur (44) pour communiquer avec le premier module, dans lequel le deuxième ensemble de lignes de signaux (61) est couplé au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux dans la première configuration.

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3. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce que le deuxième ensemble de lignes de signaux (61) peut être commuté pour être relié au premier connecteur ou au second connecteur.

4. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce que les connecteurs sont configurés pour recevoir des modules de mémoire (300) comportant un ou plusieurs dispositifs de mémoire (337) .

5. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce que les connecteurs sont configurés pour recevoir des modules logiques comportant un ou plusieurs dispositifs logiques (358, 353) .

6. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un troisième ensemble de lignes de signaux (62) couplé au premier connecteur (44) pour communiquer avec le premier module (80,87), dans lequel le second connecteur (45) est configuré pour relier le deuxième ensemble de lignes de signaux (61) au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux lorsqu'aucun module n'est reçu par le second connecteur.

7. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un troisième ensemble de lignes de signaux (62) couplé au premier connecteur pour communiquer avec le premier module (80, 87), dans lequel le second connecteur (45) est configuré pour recevoir un module de mise en court-circuit (82) dans la seconde configuration pour

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relier le deuxième ensemble de lignes de signaux (61) au troisième ensemble de lignes de signaux (62).

8. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un premier module (46) reçu dans le premier connecteur (44), des premier et second ensembles de cellules de mémoire (52) situés sur le premier module (44), un troisième ensemble de lignes de signaux (62) couplé au premier connecteur pour communiquer avec le premier module, dans lequel le deuxième ensemble de lignes de signaux (61) est couplé au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux dans la première configuration, dans lequel, dans la première configuration, le premier module transfère des informations du premier ensemble de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux et transfère des informations du second ensemble de cellules de mémoire par l'intermédiaire du deuxième ensemble de lignes de signaux, et dans lequel, dans la seconde configuration, le premier module transfère des informations des premier et second ensembles de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux.

9. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un premier module (46) reçu dans le premier connecteur, au moins un dispositif de mémoire sur le premier module, le dispositif de mémoire ayant des premier et second ensembles de cellules de mémoire (52),

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le dispositif de mémoire étant configurable (a) pour transférer des informations du premier ensemble de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux (60) et pour transférer des informations du second ensemble de cellules de mémoire par l'intermédiaire du deuxième ensemble de lignes de signaux (62), ou (b) pour transférer des informations des premier et second ensembles de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux.

10. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un premier module (46) reçu dans le premier connecteur, le premier module ayant des premier et second ensembles de cellules de mémoire (52), le premier module étant configurable (a) pour transférer des informations du premier ensemble de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux (60) et pour transférer des informations du second ensemble de cellules de mémoire par l'intermédiaire du deuxième ensemble de lignes de signaux (61), ou (b) pour transférer des informations des premier et second ensembles de cellules de mémoire par l'intermédiaire du premier ensemble de lignes de signaux (60) .

11. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par

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l'intermédiaire uniquement du premier ensemble de lignes de signaux.

12. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

13. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration, le contrôleur de mémoire ayant une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

14. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44), dans lequel le module reçu est en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de

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lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

15. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur, dans lequel le module reçu est sensible à un ou plusieurs signaux reçus via le premier connecteur pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

16. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur, le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est programmable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

17. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur, le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire a un ou plusieurs fusibles pour programmer le dispositif de mémoire pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par

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l'intermédiaire uniquement du premier ensemble de lignes de signaux.

18. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur, le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire a un ou plusieurs registres qui programment le dispositif de mémoire pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

19. Système d'interconnexion de signaux selon la revendication 1, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur, le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est sensible à un ou plusieurs signaux reçus pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

20. Système d'interconnexion de signaux à utiliser avec un ou plusieurs modules (80,82, 87,88), caractérisé en ce qu'il comporte : des premier et second connecteurs (44, 45), un premier ensemble de lignes de signaux (60) couplé au premier connecteur pour communiquer avec un premier module (80,87) qui peut être reçu par le premier connecteur, un deuxième ensemble de lignes de signaux (61) couplé au second connecteur,

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un troisième ensemble de lignes de signaux (62) couplé au premier connecteur, les deuxième et troisième ensembles de lignes de signaux pouvant être utilisés dans au moins deux configurations, comportant : une première configuration dans laquelle le deuxième ensemble de lignes de signaux est couplé au premier connecteur par l'intermédiaire du troisième ensemble de lignes de signaux pour communiquer avec le premier module, une seconde configuration dans laquelle le deuxième ensemble de lignes de signaux communique avec un second module (82,88) qui peut être reçu par le second connecteur.

21. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce que les connecteurs sont configurés pour recevoir des modules de mémoire (300) comportant un ou plusieurs dispositifs de mémoire (337) .

22. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce que les connecteurs sont configurés pour recevoir des modules logiques comportant un ou plusieurs dispositifs logiques (358, 353) .

23. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce que le second connecteur (45) est configuré pour relier le deuxième ensemble de lignes de signaux au troisième ensemble de lignes de signaux lorsqu'aucun module n'est reçu par le second connecteur.

24. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce que le second connecteur reçoit un module de mise en court-circuit (82) dans la seconde configuration pour relier le deuxième

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ensemble de lignes de signaux au troisième ensemble de lignes de signaux.

25. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce que : le premier module transfère des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux dans la première configuration, et le premier module transfère des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux dans la seconde configuration.

26. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre : une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et troisième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

27. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

28. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première

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configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration, le contrôleur de mémoire ayant une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et troisième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

29. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44) , dans lequel le module reçu est en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

30. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44) , dans lequel le module reçu est sensible à un ou plusieurs signaux reçus via le premier connecteur pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

31. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre :

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un module (46) reçu dans le premier connecteur (44) , le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est programmable pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

32. Système d'interconnexion de signaux selon la revendication 20, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44), le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est sensible à un ou plusieurs signaux pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

33. Système d'interconnexion de signaux à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte : des premier et second connecteurs (44, 45) configurés pour recevoir des premier et second modules (80,82, 87,88) correspondants, un premier ensemble de lignes de signaux (60) couplé au premier connecteur pour communiquer avec le premier module qui peut être reçu par le premier connecteur, un deuxième ensemble de lignes de signaux (61) qui peut être couplé d'une manière commutée au premier connecteur pour communiquer avec le premier module, ou au

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second connecteur pour communiquer avec un second module qui peut être reçu par le second connecteur.

34. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce que les connecteurs sont configurés pour recevoir des modules de mémoire (300) comportant un ou plusieurs dispositifs de mémoire (337).

35. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce que les connecteurs sont configurés pour recevoir des modules de mémoire comportant un ou plusieurs dispositifs logiques (358,353).

36. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce que : le premier module transfère des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration, et le premier module transfère des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux dans la seconde configuration.

37. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre : une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

38. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui communique avec le premier module par l'intermédiaire des premier et

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deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

39. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui communique avec le premier module par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration, le contrôleur de mémoire ayant une logique qui est sensible au fait que le second module est reçu par le second connecteur, pour configurer le premier module pour transférer des informations par l'intermédiaire à la fois des premier et deuxième ensembles de lignes de signaux ou par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

40. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44) , dans lequel le module reçu est en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

41. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre :

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un module (46) reçu dans le premier connecteur (44) , dans lequel le module reçu est sensible à un ou plusieurs signaux reçus via le premier connecteur pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

42. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44) , le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est programmable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

43. Système d'interconnexion de signaux selon la revendication 33, caractérisé en ce qu'il comporte en outre : un module (46) reçu dans le premier connecteur (44) , le module comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est sensible à un ou plusieurs signaux pour (a) transférer des informations par l'intermédiaire des premier et troisième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

44. Système d'interconnexion de données à utiliser avec un ou plusieurs modules, caractérisé en ce qu'il comporte :

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un ou plusieurs connecteurs qui forment au moins des premier, deuxième, troisième, et quatrième groupes de contacts (54,58, 55, 59), un premier ensemble de lignes de signaux (60) couplé au deuxième groupe de contacts, un deuxième ensemble de lignes de signaux (61) couplé au troisième groupe de contacts, le connecteur ou les connecteurs étant configurés pour recevoir des modules dans au moins deux configurations : une première configuration dans laquelle un seul module reçu est couplé aux deuxième et troisième groupes de contacts, une seconde configuration dans laquelle un premier module reçu est couplé aux premier et deuxième groupes de contacts et un second module reçu est couplé aux troisième et quatrième groupes de contacts.

45. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce que les deuxième et troisième groupes de contacts sont situés entre les premier et quatrième groupes de contacts.

46. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte : un troisième ensemble de lignes de signaux (62) qui est couplé aux premier et quatrième groupes de contacts.

47. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce que le connecteur ou les connecteurs sont configurés pour recevoir des modules de mémoire (300) comportant un ou plusieurs dispositifs de mémoire (337).

48. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce que le connecteur ou les connecteurs sont configurés pour recevoir des

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modules logiques (300) comportant un ou plusieurs dispositifs logiques (358, 353).

49. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce que : l'unique module reçu transfère des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration, et le premier module transfère des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux dans la seconde configuration.

50. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui communique avec l'unique module reçu par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la première configuration et avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux dans la seconde configuration.

51. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte en outre : un contrôleur de mémoire (42) qui est sensible au fait qu'il existe un ou deux modules reçus pour communiquer avec l'unique module reçu par l'intermédiaire des premier et deuxième ensembles de lignes de signaux ou avec les premier et second modules par l'intermédiaire des premier et deuxième ensembles de lignes de signaux.

52. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte en outre : un module reçu (46) qui est en variante configurable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de

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lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

53. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte en outre : un module reçu (46) qui est sensible à un ou plusieurs signaux reçus via le connecteur ou les connecteurs pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

54. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte en outre : un module reçu (46) comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est programmable pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

55. Système d'interconnexion de signaux selon la revendication 44, caractérisé en ce qu'il comporte en outre : un module reçu (46) comportant un dispositif de mémoire, dans lequel le dispositif de mémoire est sensible à un ou plusieurs signaux pour (a) transférer des informations par l'intermédiaire des premier et deuxième ensembles de lignes de signaux, ou (b) transférer des informations par l'intermédiaire uniquement du premier ensemble de lignes de signaux.

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56. Système d'interconnexion de signaux à utiliser avec un ou plusieurs modules de mémoire, caractérisé en ce qu'il comporte : un ou plusieurs connecteurs configurés pour recevoir un ou plusieurs modules de mémoire, au moins deux ensembles de lignes de signaux (60,61, 62) s'étendant jusqu'au connecteur ou jusqu'aux plusieurs connecteurs pour effectuer des communications électriques avec le ou les plusieurs modules de mémoire reçus, les ensembles de lignes de signaux étant en variante configurables pour (a) communiquer collectivement avec un unique module de mémoire reçu ou (b) communiquer respectivement avec différents modules de mémoire reçus.

57. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce que chaque connecteur est configuré pour recevoir un unique module de mémoire.

58. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce qu'au moins un connecteur particulier parmi les connecteurs est configuré pour recevoir ledit unique module de mémoire reçu ou lesdits différents modules de mémoire reçus.

59. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce que chaque ensemble de lignes de signaux s'étend jusqu'à un connecteur différent parmi les connecteurs.

60. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce que chaque ensemble de lignes de signaux s'étend jusqu'au même connecteur.

61. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce que :

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les connecteurs incluent des premier et second connecteurs (44,45), un premier des ensembles de lignes de signaux (60) s'étend jusqu'au premier connecteur, un deuxième des ensembles de lignes de signaux (61) s'étend jusqu'au second connecteur, un troisième des ensembles de lignes de signaux (62) s'étend entre les premier et second connecteurs.

62. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce que : les connecteurs incluent des premier et second connecteurs, un premier des ensembles de lignes de signaux (60) s'étend jusqu'au premier connecteur, un deuxième des ensembles de lignes de signaux (61) s'étend jusqu'au second connecteur, le second connecteur peut être court-circuité pour relier le deuxième ensemble de lignes de signaux au premier connecteur.

63. Système d'interconnexion de signaux selon la revendication 56, caractérisé en ce que : les connecteurs incluent des premier et second connecteurs (44,45), un premier des ensembles de lignes de signaux (60) s'étend jusqu'au premier connecteur, un deuxième des ensembles (61) de lignes de signaux peut être commuté pour s'étendre jusqu'au premier connecteur ou jusqu'au second connecteur.