FR2728391A1 - Procede de fabrication d'un substrat soi et d'un transistor bipolaire l'utilisant - Google Patents

Procede de fabrication d'un substrat soi et d'un transistor bipolaire l'utilisant Download PDF

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Abstract

Procédé de fabrication d'un substrat SOI (silicium sur isolant) comprenant les étapes consistant à former une couche isolante (23a) sur un substrat en silicium monocristallin; former un motif sur la couche isolante pour former une ouverture; faire croître du silicium monocristallin dans l'ouverture pour former des régions active et inactive; polir la région active (31) avec la couche isolante comme repère d'arrêt de polissage pour former une surface aplanie; déposer une couche isolante (23b) sur la surface aplanie; joindre un substrat de jonction (27) à la couche isolante (23b); et polir le substrat en silicium en utilisant la couche isolante (23a) comme repère d'arrêt jusqu'à une surface de la région active. Le procédé selon l'invention permet la réduction sensible d'une capacité de fuite apparaissant entre un substrat SOI et une portion de câblage métallique placée dessus grâce à une couche isolante relativement épaisse entre eux, et l'élimination d'une capacité parasite grâce à une couche isolante intercalée entre un substrat de jonction et une région active devant être utilisée comme collecteur enfoui.

Description

La présente invention concerne la fabrication d'un dispositif à semi-
conducteurs, et plus particulièrement un procédé de fabrication d'un substrat SOI (silicium sur isolant) dans lequel
des régions active et de champ sont isolées électriquement l'une de l'autre en utilisant une crois-
sance épitaxiale sélective et une jonction directe de pastilles, et un procédé de fabrication d'un
transistor bipolaire utilisant le substrat SOI.
Lorsqu'on augmente l'intégration d'un dispositif à semi-conducteurs, un problème délicat survient pour concevoir un dispositif à semi- conducteurs à haute vitesse et haute fréquence, ou un circuit intégré utilisant le dispositif à semi-conducteurs à haute fréquence. Par exemple, comme une capacité de fuite apparaissant entre un substrat et une portion de câblage métallique
formée sur celui-ci sert de capacité parasité la plus dominante dans un tel dispositif à semrni-
conducteurs à haute fréquence, la vitesse de fonctionnement du dispositif est sérieurement
amoindrie du fait de la présence de la capacité de fuite et une atténuation du signal est générée.
La quantité de capacité de fuite est générée en proportion inverse de l'épaisseur d'un isolant entre le substrat et la portion de câblage métallique sur celui-ci. Autrement dit, plus la couche
isolante intercalée est mince, plus la capacité de fuite prend une valeur élevée.
Pour minimiser une telle capacité de fuite, un substrat à haute résistance ayant une résistan-
ce spécifique de plusieurs MQcm, ou un substrat semi-conducteur semiisolant tel qu'un substrat au GaAs, a été utilisé comme substrat d'un dispositif à semi-conducteurs à haute fréquence.
Cependant, comme les substrats susmentionnés sont chers, ils sont utilisés de manière res-
treinte dans de tels dispositifs à semi-conducteurs à haute fréquence. C'est pour cette raison qu'un substrat SOI relativement peu coûteux, qui est composé d'une structure silicium/isolant/
silicium, a été principalement développé dans le dispositif à semiconducteurs à haute fréquen-
ce.
Dans le substrat SOI, une couche isolante enfouie dans celui-ci permet d'abaisser une ca-
pacité de fuite apparaissant entre le substrat et une portion de câblage métallique située sur celui-
ci. Si un tel substrat SOI ayant une couche isolante enfouie est incorporé à un dispositif à semrni-
conducteurs, on peut éviter que la vitesse de fonctionnement du dispositif ne soit diminuée et on
peut limiter l'apparition d'une atténuation du signal, comme cela est bien connu dans l'art.
Les procédés de fabrication d'un substrat SOI selon l'art antérieur sont grossièrement clas-
sés en une injection d'oxygène dans un substrat et une jonction directe de substrat. La première
présente l'avantage que sa séquence est simplifiée, et la dernière possède comme excellent avan-
tage que l'ajustement de l'épaisseur d'une couche d'oxyde enfouie permet d'abaisser encore la capacité de fuite, et en particulier qu'il n'est pas nécessaire de procéder à une isolation séparée
du dispositif au cas o un substrat SOI est incorporé à un circuit intégré.
Les Figures 1A et lB montrent les étapes de la fabrication d'un substrat SOI selon un pro-
cédé de jonction directe de substrat faisant partie des procédés de fabrication de l'art antérieur Se référant à la Figure 11A, on forme d'abord, par photolithographie, un motif sur un substrat 11 en silicium monocristallin pour définir des régions active et inactive (c'est-à-dire de
champ), et on le grave sélectivement pour former la région active 1 lb sur une surface convexe.
Puis une couche isolante 13 est déposée sur toute la surface du substrat 11.
Après formation d'un polysilicium sur la couche isolante 13, un polissage mécanique et chimique est effectué pour former une couche de polysilicium 15 aplanie, comme le montre la
Figure 1A.
Sur la Figure lB, après avoir joint un substrat de jonction 17 à la couche de polysilicium aplanie 15, un polissage du substrat 11 en silicium monocristallin est effectué, à la suite de quoi
un substrat SOI est fabriqué.
Cependant, le procédé de jonction directe pour fabriquer un substrat SOI est compliqué dans sa séquence de fabrication, et il est en particulier nécessaire d'effectuer un aplanissement précis. Si une surface uniformément aplanie ne peut pas être obtenue pendant l'aplanissement, des micro-lacunes sont générées entre la couche de polysilicium 15 et le substrat 17 de jonction 1 5 lorsqu'on joint le substrat 17 de jonction à la couche de polysilicium 15, ce qui conduit à un
baisse de la qualité du produit.
De façon substantielle, il est impossible d'obtenir une surface totalement uniformément aplanie sur la couche de polysilicium 15 selon un procédé d'aplanissement bien connu dans l'art. Cela est dû au fait que des couches formées sous la couche de polysilicium 15 ne sont pas aplanies. En particulier, comme une zone occupée par la région active 1l1 b de la surface convexe
est relativement réduite, l'aplanissement de la couche de polysilicium 15 est encore amoindri.
Dans le procédé de l'art antérieur, la portion de surface convexe sur le substrat en silicium 1 est prévue pour contrôler l'épaisseur de la région active 1 lb en fonction d'une différence de
vitesse de polissage entre le substrat 11 en silicium et la couche isolante 13.
D'autre part, dans le cas o, après dépôt de la couche isolante 13 sans impression du substrat 11 en silicium monocristallin, le substrat de jonction 17 est directement joint au substrat en silicium, la formation de micro-lacunes peut en être quelque peu réduite. Cependant, comme le substrat 11 en silicium doit être poli à une certaine épaisseur sans disposer d'un repère d'arrêt
de polissage, il est difficile de contrôler l'épaisseur de la région active et son uniformité.
De plus, il est également difficile de fabriquer la région active pour qu'elle ait une surface
uniformément aplanie pendant la fabrication d'un substrat SOI capable d'effectuer simultané-
ment une isolation de champ.
Un objectif de la présente invention est de fournir un procédé de fabrication d'un substrat SOI, dans lequel un film mince peut être entièrement aplani sans référence à une densité de motif d'autres films minces, c'est-à-dire à leur uniformité, améliorant de la sorte la fiabilité d'un dispositif à semi-conducteurs muni du substrat SOI et permettant à la région active de celui-ci
d'être facilement contrôlée pour ce qui est de l'ajustement de l'épaisseur de films respectifs.
Un autre objectif de la présente invention est de fournir un procédé de fabrication d'un transistor bipolaire auto-réglé, dans lequel une résistance de fuite apparaissant entre un substrat et une portion de câblage métallique formée au-dessus peut être minimisée en utilisant un
substrat SOI dans lequel des régions active et de champ sont isolées eélectriquement.
Selon l'aspect de la présente invention, le procédé de fabrication d'un dispositif à semi-
conducteurs comprend les étapes consistant à former une première couche isolante sur un sub-
strat en silicium monocristallin; former un motif sur la première couche isolante pour former une ouverture; faire croître du silicium monocristallin dans l'ouverture pour former des régions active et inactive; polir la région active 31 en utilisant la première couche isolante comme repère d'arrêt de polissage pour former une surface aplanie; déposer une deuxième couche isolante sur la surface aplanie; joindre un substrat de jonction à la deuxième couche isolante; et polir le substrat en silicium en utilisant la première couche isolante comme repère d'arrêt jusqu'à une
surface de la région active.
Dans ce procédé, la première couche isolante est composée d'une structure multicouches.
Dans ce procédé, la structure multicouche est formée par l'étape consistant à former l'une
après l'autre une couche d'oxyde de silicium d'environ 500 À d'épaisseur, une couche de poly-
silicium d'environ 0,1 grm et une couche d'oxyde épaisse sur le substrat en silicium.
Selon un autre aspect de la présente invention, le procédé de fabrication d'un dispositif à semi-conducteurs comprend les étapes consistant à former une première couche isolante sur un
substrat en silicium monocristallin; former un motif sur la première couche isolante pour for-
mer une première ouverture; faire croître du silicium monocristallin dans la première ouverture pour former des régions active et intrinsèque; polir la région active 31 avec la première couche isolante comme repère d'arrêt de polissage pour former une surface aplanie; déposer une deuxième couche isolante sur la surface aplanie; joindre un substrat de jonction à la deuxième couche isolante; polir le substrat en silicium jusqu'à une surface de la région active en utilisant la première couche isolante comme repère d'arrêt; injecter une impureté dans la région active pour former une région de collecteur enfoui; déposer une couche d'oxyde à motifs ayant une deuxième ouverture sur la surface aplanie; faire croître une couche de silicium monocristallin dopée avec une impureté dans la deuxième ouverture pour former un collecteur; former une couche de siliciure uniquement sur le collecteur; former une base extrinsèque uniquement sur la
région de champ; déposer une troisième couche isolante ayant une troisième ouverture, la troi-
sième ouverture étant formée sur la couche de siliciure; former une première paroi latérale des
deux côtés de la troisième ouverture; éliminer la couche de siliciure et former une base intrin-
sèque dans une région o la couche de siliciure est éliminée; former une deuxième paroi latérale
sur la première paroi latérale; former un émetteur sur la base intrinsèque dans la troisième ou-
verture; et former des électrodes devant être reliées respectivement à l'émetteur, au collecteur et
à la base.
Dans ce procédé, l'étape d'injection de l'impureté comprend le fait d'injecter l'impureté
avec une concentration de plus de 5x1018 cm'3.
Avec le procédé selon la présente invention, une capacité de fuite apparaissant entre un substrat SOI et une portion de câblage métallique placée dessus peut être sérieusement réduite
grâce à une couche isolante relativement épaisse entre eux, et une capacité parasite peut être éli-
minée grâce à une couche isolante intercalée entre un substrat de jonction et une région active
devant être utilisée comme collecteur enfoui.
La présente invention pourra être mieux comprise et son objectif apparaîtra aux hommes de l'art en se référant aux dessins joints comme suit: Les Figures lA et lB sont des vues en coupe montrant les étapes de fabrication d'un substrat SOI selon un procédé de l'art antérieur;
La Figure 2 est une vue en coupe montrant la configuration d'un substrat SOI qui est fa-
briqué selon le procédé de la présente invention; Les Figures 3A à 3F sont des vues en coupe montrant les étapes de fabrication du substrat SOI de la Figure 2 selon un mode de réalisation de la présente invention; La Figure 4 est une vue en coupe montrant la construction d'un transistor bipolaire utilisant le substrat SOI de la Figure 2; et
Les Figures 5A à 5H sont des vues en coupe montrant les étapes de fabrication du transis-
tor bipolaire de la Figure 4.
Se référant à la Figure 2, le substrat SOI fabriqué selon le procédé de fabrication de la pré-
sente invention possède un substrat de jonction 27, une première couche isolante 23b formée sur le substrat de jonction 27, une deuxième couche isolante 23a formée sur la première couche
isolante 23b et munie d'une ouverture, et une région active 31 en monocristal formée dans l'ou-
verture. Le substrat SOI de la Figure 2 peut être fabriqué sans recourir à un procédé d'isolation séparé. Dans ce qui suit, la procédé de fabrication du substrat SOI de la Figure 2 va être décrit en
détail en se référant aux Figures 3A à 3F.
Comme le montre la Figure 3A, sur un substrat 21 en silicium monocristallin est déposée une couche isolante 23a ayant environ 2 flm d'épaisseur, puis un motif est formé pour y former une ouverture. Une couche de silicium monocristallin 31 plus épaisse que la couche isolante
23a est ensuite formée par croissance sélective dans l'ouverture pour former une région active.
Comme décrit précédemment, le procédé de la présente invention est différent du procédé de l'art antérieur en ce qu'un motif est formé sur un substrat en silicium monocristallin et gravé
sélectivement pour former une région active convexe, comme le montre la Figure 1A.
La couche isolante 23a peut également être constituée d'une structure multicouche de ma-
nière à éviter toute détérioration de la surface pendant la réalisation du motif.
Par exemple, comme le montre la Figure 3A-l, sur le substrat 21 en silicium, une couche 23-1 d'oxyde de silicium (SiO2) d'environ 500 d'épaisseur, une couche 23-2 de polysilicium d'environ 0,1 grm d'épaisseur et une couche 23-3 d'oxyde épaisse sont déposées l'une après l'autre pour former une couche isolante en trois couches. Lorsque la couche isolante en trois couches est utilisée pour définir une région active par formation d'un motif, étant donné qu'il existe une différence de vitesse de gravure entre la couche de polysilicium 23-2 et la couche d'oxyde 23-3, on peut éviter à la surface du substrat en silicium 21 d'être détériorée pendant la réalisation du motif de la couche isolante. Ainsi, une région active présentant une adéquation
excellente avec un substrat en silicium peut être formée par croissance sur le substrat en sili-
cium. De plus, un avantage est que l'épaisseur de la couche active ou de la couche isolante peut
être facilement contrôlée.
Se référant à la Figure 3B, une opération de polissage de la région active 31 est effectuée.
La couche isolante 23a et la région active 31 sont alors uniformément aplanies, car la vitesse de
polissage de la région active 31 est bien plus rapide que celle de la couche isolante 23a.
Ensuite, après avoir déposé une couche isolante 23b sur la surface aplanie, comme le montre la Figure 3C, un substrat de jonction 27 est joint directement à la surface de la couche
isolante 23b, comme le montre la Figure 3D.
D'autre part, pour améliorer l'uniformité de surface, un polissage de surface de la couche isolante 23b peut être effectué séparément avant de joindre le substrat de jonction 27 à la couche 0 isolante 23b. Dans ce cas, une couche isolante est déposée sur le substrat de jonction 27, puis
jointe à la couche isolante aplanie 23b.
Enfin, comme le montrent les Figures 3E et 3F, le substrat 21 en silicium est poli en conti-
nu jusqu'à une surface de la région active 31 en utilisant la couche isolante 23a comme repère d'arrêt de polissage, et le substrat SOI est ainsi fabriqué. Le substrat de jonction 27 est utilisé
comme substrat inférieur du substrat SOI.
Comme décrit précédemment, dans le substrat SOI fabriqué selon le procédé de la présente invention, des régions active et inactive (ou de champ) peuvent être isolées électriquement sans recourir à un procédé d'isolation séparé. De plus, la présence de micro-lacunes peut être limitée car les minces films constituant le substrat SOI sont d'une planéité excellente, de sorte qu'un
dispositif à semi-conducteurs d'excellente fiabilité peut être obtenu.
De plus, comme l'épaisseur des couches isolantes 23a, 23b constituant la région inactive peut être facilement ajustée, une capacité de fuite peut être minimisée entre un substrat SOI et
une portion de câblage métallique placée dessus lorsque le substrat SOI est incorporé à un dis-
positif bipolaire.
Dans ce qui suit, le procédé de fabrication d'un transistor bipolaire utilisant le substrat SOI
de la Figure 2 va être décrit en détail en se référant à la Figure 4 et aux Figures 5A à 5H.
Se référant à la Figure 4, le transistor bipolaire fabriqué selon le procédé de fabrication de la présente invention possède un substrat SOI montré sur la Figure 2, une couche 42 d'oxyde à motifs formée sur une surface du substrat SOI et ayant une ouverture sur une région active, un
collecteur 44 formé dans l'ouverture, une base intrinsèque 52 formée sur le collecteur 44 et for-
mée entre des bases extrinsèques 47, une couche isolante formée sur la base extrinsèque 47, un
émetteur 56 formé sur la base intrinsèque 52 et isolé de la base extrinsèque 47 par une paroi la-
térale, et des électrodes formées dessus. Des éléments de composant ayant des fonctions simi-
laires aux éléments de composant de la Figure 2 sont repérés par les mêmes numéros de réfé-
rence et les descriptions de ceux-ci sont donc omises.
Comme le montre la Figure 5A, une impureté de concentration élevée est d'abord injectée dans la région active pour former une région 31 de collecteur enfoui. La concentration est alors de préférence supérieure à 5x1018 cm-3. Dans ce mode de réalisation, l'injection d'impureté peut être omise. Par exemple, au cas o la couche de silicium monocristallin est formée par croissance épitaxiale dans l'ouverture, comme le montre la Figure 3A, et qu'une impureté y est
injectée en même temps, l'injection d'impureté montrée sur la Figure SA peut être omise.
Sur la Figure 5b, une couche 42 d'oxyde est formée par croissance sur la surface aplanie du substrat SOI par recuit thermique ou un dépôt chimique en phase vapeur On forme ensuite un motif sur la couche d'oxyde 42 pour définir une région de collecteur
et une région de base intrinsèque, et la couche d'oxyde 42 correspondant à la région de collec-
teur est gravée sélectivement. Un collecteur 44 dopé avec une impureté est ensuite formé par
croissance dans la portion gravée sélectivement, et une couche 46 d'oxyde de silicium est for-
mée sur le collecteur 44 par recuit thermique ou CVD (dépôt chimique en phase vapeur), comme le montre la Figure 5C. La couche 46 d'oxyde de silicium a la même épaisseur qu'une
1 0 base.
Se référant à la Figure 5D, après avoir formé l'une après l'autre une base extrinsèque 47,
une couche 48 d'oxyde de silicium et une couche 49 de nitrure au-dessus, elles sont sélective-
ment éliminées en utilisant une couche d'agent photorésistant à motifs (non représentée) comme masque de gravure jusqu'à une surface de la couche 46 d'oxyde de silicium. En conséquence,
une ouverture est formée sur la couche 46 d'oxyde de silicium.
Dans ce mode de réalisation, la base extrinsèque 47 est composée d'un polysilicium et for-
mée par CVD, dépôt sous plasma ou MBE (croissance épitaxiale par faisceau moléculaire).
Si le substrat SOI est incorporé à un transistor bipolaire n-p-n, un verre au borosilicate contenant du bore est utilisé à la place de la couche 48 d'oxyde de silicium, et s'il est incorporé à un transistor bipolaire p-n-p, un verre au phosphosilicate contenant du phosphore est utilisé à la place de la couche 48 d'oxyde de silicium. De plus, dans chaque cas, une double couche composée d'une couche de polysilicium et d'une couche d'un siliciure métallique est utilisée à la
place de la base extrinsèque monocouche 47 composée de polysilicium.
Comme le montre la Figure 5E, après avoir formé une première paroi latérale 50 des deux côtés de l'ouverture, la couche 46 d'oxyde de silicium sur le collecteur 44 est éliminée par une gravure humide bien connue. Puis une base intrinsèque 52 est formée dans une région o
l'oxyde de silicium est éliminé, comme le montre la Figure 5F.
Ensuite, comme le montre la Figure 5G, une deuxième paroi latérale 54 est formée sur la première paroi latérale 50 pour définir une région d'émetteur, puis une couche de polysilicium dopée avec une impureté à haute concentration est déposée au-dessus. De plus, on forme un
motif sur la couche de polysilicium pour former un émetteur 56. La base extrinsèque 47 est iso-
lée par la première paroi latérale 50 en autoréglage, et l'émetteur 56 est isolé par la deuxième
paroi latérale 54 en autoréglage.
Enfin, comme le montre la Figure 5H, après avoir formé une couche de passivation 57 au-
dessus, on effectue une métallisation pour former des électrodes respectives 58. En conséquen-
ce, le procédé de fabrication d'un transistor bipolaire est terminé.
Dans le transistor bipolaire qui est fabriqué selon le procédé de la présente invention, une capacité de fuite apparaissant entre un substrat SOI et une portion de câblage métallique formée dessus peut être sensiblement réduite grâce à une couche isolante relativement épaisse entre eux, et une capacité parasite peut être éliminée grâce à une couche isolante intercalée entre un substrat
de jonction et une région active devant être utilisée comme collecteur enfoui.
Il va de soi que diverses autres modifications apparaîtront et pourront facilement être ap-
portées par les hommes de l'art sans s'écarter du cadre ni de l'esprit de la présente invention.
En conséquence, le cadre des revendications ci-après ne doit pas être considéré comme se limi-
tant à la description exposée ci-dessus, mais les revendications doivent plutôt être considérées
comme englobant toutes les caractéristiques de nouveauté brevetable qui résident dans la pré-
sente invention, y compris toutes les caractéristiques qui seraient traitées comme équivalentes
par les hommes de l'art, à qui s'adresse cette invention.

Claims (5)

REVENDICATIONS
1. Procédé de fabrication d'un dispositif à semi-conducteurs, comprenant les étapes consistant à: former une première couche isolante sur un substrat en silicium monocristallin; former un motif sur la première couche isolante pour former une ouverture; faire croître du silicium monocristallin dans l'ouverture pour former des régions active et inactive;
polir la région active (31) avec la première couche isolante comme repère d'arrêt de polis-
sage pour former une surface aplanie; déposer une deuxième couche isolante sur la surface aplanie; joindre un substrat de jonction à la deuxième couche isolante; et polir le substrat en silicium jusqu'à une surface de la région active en utilisant la première
couche isolante comme repère d'arrêt.
2. Procédé selon la Revendication 1, dans lequel la première couche isolante est composée
d'une structure multicouche.
3. Procédé selon la Revendication 2, dans lequel la structure multicouche est formée par l'étape consistant à former l'une après l'autre une couche d'oxyde de silicium d'environ 500 À d'épaisseur, une couche de polysilicium d'environ 0,1 gm et une couche d'oxyde épaisse sur le
substrat en silicium.
4. Procédé de fabrication d'un dispositif à semi-conducteurs, comprenant les étapes consistant à: former une première couche isolante sur un substrat en silicium monocristallin; former un motif sur la première couche isolante pour former une première ouverture; faire croître du silicium monocristallin dans la première ouverture pour former des régions active et intrinsèque;
polir la région active (31) avec la première couche isolante comme repère d'arrêt de polis-
sage pour former une surface aplanie; déposer une deuxième couche isolante sur la surface aplanie; joindre un substrat de jonction à la deuxième couche isolante; polir le substrat en silicium jusqu'à une surface de la région active en utilisant la première couche isolante comme repère d'arrêt; injecter une impureté dans la région active pour former une région de collecteur enfoui; déposer une couche d'oxyde à motifs ayant une deuxième ouverture sur la surface aplanie;
faire croître une couche de silicium monocristallin dopée avec une impureté dans la deuxiè-
me ouverture pour former un collecteur; former une couche de siliciure uniquement sur le collecteur; former une base extrinsèque uniquement sur la région de champ; déposer une troisième couche isolante ayant une troisième ouverture, la troisième ouverture étant formée sur la couche de siliciure; former une première paroi latérale des deux côtés de la troisième ouverture; éliminer la couche de siliciure et former une base intrinsèque dans une région o la couche de siliciure est eliminée; former une deuxième paroi latérale sur la prernière paroi latérale; former un émetteur sur la base intrinsèque dans la troisième ouverture; et former des électrodes devant être reliées respectivement à l'émetteur, au collecteur et à la base.
5. Procédé selon la Revendication 4, dans lequel l'étape d'injection de l'impureté com-
prend le fait d'injecter l'impureté avec une concentration de plus de 5x1018 cm'3.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2917919B2 (ja) * 1996-06-20 1999-07-12 日本電気株式会社 半導体基板およびその製造方法、並びに半導体素子
JP3075204B2 (ja) * 1997-02-28 2000-08-14 日本電気株式会社 半導体装置の製造方法
FR2812451B1 (fr) 2000-07-28 2003-01-10 St Microelectronics Sa Procede de fabrication d'un ensemble silicium sur isolant a ilots minces semi-conducteurs entoures d'un materiau isolant
US6552374B2 (en) * 2001-01-17 2003-04-22 Asb, Inc. Method of manufacturing bipolar device and structure thereof
DE10124038A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung vergrabener Bereiche
DE10124032B4 (de) * 2001-05-16 2011-02-17 Telefunken Semiconductors Gmbh & Co. Kg Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7635599B2 (en) * 2005-09-29 2009-12-22 Hitachi Global Storage Technologies Netherlands B.V. Three terminal magnetic sensing devices having base lead layers in-plane with collector substrate materials and methods of making the same
CN116403902B (zh) * 2023-06-08 2023-08-18 微龛(广州)半导体有限公司 一种垂直双极性结型晶体管及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2232080A1 (fr) * 1973-06-04 1974-12-27 Gen Electric
EP0418421A1 (fr) * 1989-09-22 1991-03-27 Siemens Aktiengesellschaft Transistor bipolaire ayant une capacité base-collecteur réduite et sa méthode de fabrication
US5234535A (en) * 1992-12-10 1993-08-10 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3929528A (en) * 1973-01-12 1975-12-30 Motorola Inc Fabrication of monocriptalline silicon on insulating substrates utilizing selective etching and deposition techniques
JPS5779634A (en) * 1980-11-06 1982-05-18 Fujitsu Ltd Manufacture of semiconductor device
JPH0642510B2 (ja) * 1983-06-13 1994-06-01 エヌ・シー・アール・インターナショナル・インコーポレイテッド 半導体構造の形成方法
JPS60113435A (ja) * 1983-11-25 1985-06-19 Hitachi Ltd 半導体装置およびその製造方法
JPS6412543A (en) * 1987-07-07 1989-01-17 Toshiba Corp Manufacture of semiconductor device
US5057443A (en) * 1988-06-29 1991-10-15 Texas Instruments Incorporated Method for fabricating a trench bipolar transistor
JPH02214120A (ja) * 1989-02-15 1990-08-27 Fujitsu Ltd 半導体装置の製造方法
US5266517A (en) * 1991-12-17 1993-11-30 Texas Instruments Incorporated Method for forming a sealed interface on a semiconductor device
JPH05251292A (ja) * 1992-03-06 1993-09-28 Nec Corp 半導体装置の製造方法
US5318663A (en) * 1992-12-23 1994-06-07 International Business Machines Corporation Method for thinning SOI films having improved thickness uniformity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2232080A1 (fr) * 1973-06-04 1974-12-27 Gen Electric
EP0418421A1 (fr) * 1989-09-22 1991-03-27 Siemens Aktiengesellschaft Transistor bipolaire ayant une capacité base-collecteur réduite et sa méthode de fabrication
US5234535A (en) * 1992-12-10 1993-08-10 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
"HIGH PERFORMANCE BIPOLAR TRANSISTOR WITH METAL-SILICIDE COLLECTOR.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 33, no. 12, NEW YORK US, pages 333 - 334 *
"METHOD TO FORM VERY THIN SOI FILMS", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 35, no. 2, NEW YORK US, pages 37 - 38 *
"SOI BIPOLAR STRUCTURE AND THE FABRICATION PROCESSES FOR SAME", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 35, no. 6, NEW YORK US, pages 10 - 13 *
M. KOJIMA ET AL.: "HIGH-SPEED SOI BIPOLAR TRANSISTORS USING BONDING AND THINNING TECHNIQUES", IEICE TRANSACTIONS ON ELECTRONICS, vol. E76-C, no. 4, TOKYO JP, pages 572 - 575 *
N. BURGHARTZ ET AL.: "SELECTIVE EPITAXIAL REFIL FOR IN-TRFENCH DEVICE FABRICATION", ELECTRONICS LETTERS, vol. 25, no. 20, 28 September 1989 (1989-09-28), STEVENAGE GB, pages 1337 - 1338 *
T. HAMAGUCHI ET AL.: "DICE LAYER TRANSFER TECHNIQUE USING CHEMI-MECHANICAL POLISHING.", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 23, no. 10, TOKYO JP, pages L-815 - L-817 *
T. HAMAGUSHI ET AL.: "NOVEL LSI/SOI WAFER FABRICATION USING DEVICE LAYER TRANSFER TECHNIQUE", IEDM 1985, NEW-YORK, pages 688 - 691 *
T.Y. HSIEH EZ AL.: "SELECTIVE EPITAXIAL GROWTH WITH OXIDE-POLYCRISTALLINE SILICON-OXIDE MASKS BY RAPID THERMAL PROCESSING CHEMICAL VAPOR DEPOSITION", APPLIED PHYSICS LETTERS, vol. 57, no. 9, 27 August 1990 (1990-08-27), NEW YORK US, pages 872 - 874 *

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FR2728391B1 (fr) 1997-02-07
DE4445344C2 (de) 1996-10-02
GB9425589D0 (en) 1995-02-15
GB2296374A (en) 1996-06-26

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