FR2664429A1 - Procede de realisation d'une configuration d'interconnexion en tungstene. - Google Patents

Procede de realisation d'une configuration d'interconnexion en tungstene. Download PDF

Info

Publication number
FR2664429A1
FR2664429A1 FR9008601A FR9008601A FR2664429A1 FR 2664429 A1 FR2664429 A1 FR 2664429A1 FR 9008601 A FR9008601 A FR 9008601A FR 9008601 A FR9008601 A FR 9008601A FR 2664429 A1 FR2664429 A1 FR 2664429A1
Authority
FR
France
Prior art keywords
tungsten
polysilicon
layer
etching
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9008601A
Other languages
English (en)
Other versions
FR2664429B1 (fr
Inventor
Kim Eui-Song
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of FR2664429A1 publication Critical patent/FR2664429A1/fr
Application granted granted Critical
Publication of FR2664429B1 publication Critical patent/FR2664429B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Les étapes d'un procédé de réalisation d'une configuration d'interconnexion en tungstène sont: former une couche de polysilicium (18) sur une première couche isolante (12) sur un substrat semi-conducteur (11) et des impuretés de dopage; former une couche d'oxyde fortement dopé (19) sur la couche de polysilicium puis former une configuration métallique d'interconnexion; effectuer une croissance sélective de tungstène (15) sur une partie exposée de la couche de polysilicium; dénuder la couche d'oxyde fortement dopé par gravure humide, graver simultanément un résidu de tungstène (20) formé sur la couche d'oxyde; et graver à sec le polysilicium en utilisant le tungstène sur le polysilicium comme masque de gravure, en ne laissant que le polysilicium situé sous le tungstène. Le procédé peut résoudre les problèmes rencontrés dans l'emploi du tungstène pour l'interconnexion et améliorer la vitesse des semi-conducteurs comportant cette interconnexion, en offrant une fiabilité du dispositif à long terme.

Description

2 2664429
La présente invention concerne un procédé de fabrication de dispositifs semi-conducteurs, et plus
particulièrement un procédé de réalisation d'une configuration de couche de tungstène (W> qui est5 utilisée pour une interconnexion métallique.
Sur un substrat semi-conducteur, de nombreux dispositifs sont formés à l'aide de divers processus de fabrication, et des couches métalliques sont utilisées pour relier entre eux ces dispositifs L'interconnexion10 métallique est réalisée par des processus de photomasquage et de gravure métallique, après dépôt de la couche mince métallique d'une épaisseur généralement comprise entre 1,0 et 1,5 pm. Actuellement, on utilise fréquemment comme matière métallique dans le processus de fabrication de semi- conducteur de l'aluminium (Al) contenant du silicium (Si) dans une proportion appropriée Lorsque l'aluminium est utilisé pour l'interconnexion métallique, cependant, la couche d'aluminium est amincie par le phénomène20 d'électromigration et, dans le pire des cas, la couche d'aluminium est déconnectée, ce qui entraîne l'absence de fonctionnement des dispositifs semi- conducteurs. En particulier, lorsque les dispositifs semi- conducteurs sont de plus ou plus fortement intégrés, le
problème tente à se produire plus souvent puisque les couches métalliques d'interconnexion sont plus amincies.
Pour éviter l'amincissement des couches métalliques d'interconnexion en raison du phénomène d'électromigration, on utilise comme matière métallique30 d'interconnexion le tungstène <W) de grand rayon atomique et de masse élevée De plus, la vitesse de fonctionnement des dispositifs semi-conducteurs est accrue en raison de la faible résistivité ohmique du tungstène et ils sont fiables à long terme Cependant,35 comme le procédé classique de formation de la configuration d'interconnexion de tungstène utilise
jusqu'ici le processus de gravure en retrait comme représenté à la Fig 1, la surface des dispositifs semi- conducteurs est rugueuse, ce qui entraîne de nombreuses5 difficultés lors des étapes suivantes.
On va décrire ce processus de façon plus détaillée: une première couche isolante 2 est d'abord formée sur un substrat 1 et dopée Puis, une deuxième couche isolante 3 est déposée par la technologie de dépôt chimique en phase vapeur (ou CVD) et la configuration de dépôt de tungstène 5 est formée par les processus de photomasquage et de gravure Après le dépôt d'une matière adhésive 4 au-dessus de la configuration pour améliorer l'adhésion du tungstène, on procède à la15 croissance du tungstène 5 par une technologie de dépôt chimique sélectif en phase vapeur Puis, pour enlever la partie limitée par le trait pointillé de la Fig 1, le processus de gravure en retrait est effectué, et l'on obtient la structure représentée à la Fig 1.20 Si l'interconnexion de tungstène est formée selon ce procédé, des vides 6 sont produits en raison du recouvrement de degré du tungstène, et la surface de la couche isolante 3 devient très rugueuse pendant le processus de gravure en retrait, et un résidu 7 de25 tungstène reste sur la couche isolante 3 Par conséquent, on est confronté au problème du phénomène de court-circuit entre les lignes d'interconnexion de tungstène provoqué, pendant les processus ultérieurs, par le résidu 7 de tungstène.30 La présente invention a été effectuée en considérant ces difficultés, et elle a pour but de procurer un
procédé de fabrication d'une configuration d'interconnexion de tungstène qui évite les défauts de vides dans l'interconnexion de tungstène et ne laisse35 pas non plus de résidu de tungstène sur une couche isolante.
Un autre but est de procurer un procédé de fabrication d'une configuration d'interconnexion de tungstène, qui
ne détériore pas la rugosité de surface d'une couche isolante à déposer comme couche protectrice après5 formation d'une configuration de tungstène.
Selon la présente invention, il est fourni un procédé de fabrication d'une configuration d'interconnexion en tungstène comprenant les étapes consistant à: (a) former une couche de polysilicium au-dessus d'une première10 couche isolante sur un substrat semi-conducteur et des impuretés de dopage; (b) former une couche d'oxyde fortement dopé audessus de la couche de polysilicium et former ensuite une configuration métallique d'interconnexion; (c) effectuer une croissance sélective15 de tungstène sur une partie exposée de la couche de polysilicium; (d) dénuder la couche d'oxyde fortement
dopé par gravure humide et graver en même temps un résidu du tungstène formé sur la couche d'oxyde; et (e) graver à sec le polysilicium en utilisant le tungstène20 vers le polysilicium comme masque de gravure, en ne laissant que le polysilicium situé sous le tungstène.
Ces buts, particularités et avantages de la présente invention ainsi que d'autres ressortiront davantage à
partir de la description qui suit des modes de25 réalisation préférés, pris en liaison avec les dessins annexés dans lesquels:
la Fig 1 est une vue en coupe transversale de l'état d'interconnexion classique de tungstène.
La Fig 2 est une vue en coupe transversale de l'état
d'interconnexion de tungstène fabriqué selon la présente invention.
Les Fig 3 A à E représentent les diverses étapes du procédé de formation de l'interconnexion de tungstène
selon la présente invention.35 On va maintenant décrire de façon plus détaillée la présente invention en se référant aux dessins annexés.
La Fig 2 représente une vue en coupe transversale de l'état d'interconnexion de tungstène fabriquée selon la présente invention. La couche de polysilicium 18 est formée après formation sur le substrat semi-conducteur 11, d'une première couche isolante 12 Puis, on procède à la croissance sélective du tungstène 15 à utiliser comme couche d'interconnexion, sur la couche de polysilicium 18, et une deuxième couche isolante 13 est ensuite déposée Ces dispositifs semi- conducteurs sont reliés électriquement à l'aide du tungstène 15 Le tungstène 15 est relié électriquement à la couche de polysilicium 18, alors que la couche de polysilicium 18 est reliée, par une zone de contact ménagée dans la première couche15 isolante 12, au substrat semi- conducteur 11 Ici, la zone de contact ménagée dans la première couche isolante 12 n'est pas représentée dans les figures Finalement, la deuxième couche isolante 13, c'est-à-dire la couche
de protection est déposée L'état d'interconnexion de20 tungstène représenté à la Fig 2 est effectué par la séquence des processus représentée à la Fig 3.
Les Fig 3 A à E représentent les diverses étapes du procédé de formation de la configuration
d'interconnexion de tungstène selon la présente25 invention.
De nombreux dispositifs semi-conducteurs sont fabriqués sur le substrat semi-conducteur 11 en répétant
divers processus de fabrication, et le processus d'interconnexion métallique est effectué pour relier30 entre eux ces dispositifs.
Comme représenté à la Fig 3 A, la couche isolante 12 est déposée audessus du substrat semi-conducteur 11 par technologie CVD et la couche de polysilicium 18 d'une épaisseur de 600 A est, de même, déposée par technologie CVD, et le dopage de phosphore est ensuite exécuté par le processus classique Bien qu'elle ne soit pas représentée ici dans la première couche isolante 12, il
est ménagé une zone de contact o n'est pas déposée la première couche isolante Ainsi, le substrat semi- conducteur 11 est relié électriquement à la couche de5 polysilicium dopé 18 à travers la zone de contact.
La zone à recouvrir par le tungstène est formée comme représenté à la Fig 3 B Une couche d'oxyde 19 à concentration de dopage élevée, en vue d'une vitesse élevée de gravure humide, est déposée au-dessus de la couche de polysilicium 18 par technologie CVD A cet instant, du phosphore (P) est injecté dans l'oxyde dans une proportion de 8 à 15 pour cent, ou de l'arsenic (As) est utilisé pour accroître la vitesse de gravure La couche d'oxyde fortement dopé 19 constitue la15 configuration grâce au processus de photomasquage et de gravure A cet instant, dans le cas d'un dopage à phosphore, la couche d'oxyde est formée d'un verre de silicate de phosphore (PSG), ou elle peut également être formée par une couche de verre de silicate d'arsenic20 (ASG) ou de verre déposée par centrifugation (SOG) Dans le processus de gravure, la couche d'oxyde fortement dopé 19 est gravée et la partie exposée de la couche de polysilicium 18 est la zone o doit être effectuée la croissance de tungstène 15.25 Le tungstène est déposé comme représenté à la Fig 3 C. La croissance de la couche de tungstène 15 sur la couche de polysilicium 18 est effectuée par technologie de CVD sélective A 3000 C, WF 6, H 2 et Si H 4 réagissent pour déposer la couche de tungstène 15 sur la couche de30 polysilicium 18, mais, comme la surface de croissance sélective du tungstène est importante, il est produit un résidu de tungstène 20 H 2 sert de catalyseur. Comme représenté à la Fig 3 D, le résidu formé sur la couche d'oxyde est enlevé Cet enlèvement est effectué en utilisant une solution d'agent de gravure d'oxyde tamponné (BOE), la couche d'oxyde 19 et le résidu 20 situé sur la couche d'oxyde 19 sont simultanément enlevés, et seul
reste le tungstène 15 sur la couche de polysilicium 18.
La couche de polysilicium est gravée à sec, comme représenté
à la Fig 3 E, en utilisant le tungstène comme masque de gravure.
Cette gravure à sec est effectuée par le processus de gravure ionique réactive (RIE) et un taux de gravure entre le tungstène et le polysilicium, peut être réglé dans une plage de 1: 1 à 1: 5 par réglage du débit gazeux, de la pression, du temps, etc.
Ainsi, en réglant le rapport de gravure, la partie supé-
rieure de la couche tungstène 15 est faiblement gravée, et la couche de polysilicium est entièrement gravée en ne laissant que le polysilicium situé sous le tungstène, en achevant ainsi la
formation de configuration de l'interconnexion en tungstène.
Ensuite, par formation classique de la couche de protection, les processus d'interconnexion métallique sont complétés comme
représenté à la Fig 2.
Comme indiqué ci-dessus la présente invention peut former une configuration d'interconnexion de tungstène qui évite le défaut provoqué par les vides dans la ligne d'interconnexion de tungstène formée, indépendamment du recouvrement de degré du tungstène, et ne laisse aucun résidu du tungstène par croissance sélective du tungstène en utilisant la formation de configuration de la couche d'oxyde et en enlevant la couche d'oxyde De plus, il n'est pas nécessaire d'utiliser le film adhésif et le processus de gravure en retrait du tungstène de sorte que les processus sont simplifiés et que la rugosité de la couche de protection, déposée après
formation de la configuration de tungstène, n'est pas détériorée.
Par conséquent, la présente invention peut résoudre les difficultés produites lorsque le tungstène est utilisé comme matière métallique d'interconnexion et améliorer la vitesse de
fonctionnement des dispostifs semi-conducteurs comportant l'inter-
connexion en tungstène métallique, en apportant une plus grande
fiabilité du dispositif en fonctionnement à long terme.
L'invention n'est en aucune façon limitée au mode de réalisation décrit ci-dessus Diverses variantes du mode de réalisation décrit ainsi que d'autres modes de réalisation de l'invention apparaîtront à l'homme de l'art en se référant à la
description de l'invention Les revendications annexées ont donc
pour but de couvrir toutes les modifications ou modes de réalisation
situés à l'intérieur du véritable cadre de la présente invention.

Claims (3)

REVENDICATIONS:
1 Procédé pour réaliser une configuration d'interconnexion en tungstène comprenant les étapes consistant à:5 (a) former une couche de polysilicium ( 18) au-dessus d'une première couche isolante ( 12) sur un substrat semi-conducteur ( 11) et des impuretés de dopage; (b) former une couche d'oxyde fortement dopé ( 19) au- dessus de la couche de polysilicium ( 18) et former ensuite une configuration métallique d'interconnexion; (c) effectuer une croissance sélective de tungstène ( 15) sur une partie exposée de la couche de polysilicium
( 18);
(d) dénuder la couche d'oxyde fortement dopé ( 19) par gravure humide et graver en même temps un résidu du tungstène ( 20) formé sur la couche d'oxyde; et (e) graver à sec le polysilicium ( 18) en utilisant le tungstène ( 15) sur le polysilicium comme masque de
gravure, en ne laissant que le polysilicium ( 18) situé20 sous le tungstène ( 15).
2 Procédé selon la revendication 1, dans lequel à l'étape (b) la couche d'oxyde fortement dopée ( 19) peut être une couche d'un verre de silicate de phosphore (PSG), ou d'un verre de silicate d'arsenic (ASG) ou d'un
verre déposé par centrifugation (SOG).
3 Procédé selon la revendication 1, dans lequel sont compris des processus de photomasquage et de gravure lorsque la configuration d'interconnexion est formée à l'étape (b).30 4 Procédé selon la revendication 1, dans lequel H 2 est utilisé comme catalyseur lorsque WF et Si H réagissent l'un avec l'autre à 300 C à l'étape (c). 5 Procédé selon la revendication 1, dans lequel le tungstène ( 15) et le polysilicium ( 18) sont gravés, à l'étape (e) de la gravure à sec, selon un rapport de gravure de 1: 1 à 1: 5 par réglage du débit gazeux, de
la pression, du temps.
FR9008601A 1990-07-02 1990-07-06 Procede de realisation d'une configuration d'interconnexion en tungstene. Expired - Fee Related FR2664429B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/547,518 US5077236A (en) 1990-07-02 1990-07-02 Method of making a pattern of tungsten interconnection

Publications (2)

Publication Number Publication Date
FR2664429A1 true FR2664429A1 (fr) 1992-01-10
FR2664429B1 FR2664429B1 (fr) 1994-02-18

Family

ID=24184964

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9008601A Expired - Fee Related FR2664429B1 (fr) 1990-07-02 1990-07-06 Procede de realisation d'une configuration d'interconnexion en tungstene.

Country Status (4)

Country Link
US (1) US5077236A (fr)
DE (1) DE4021515A1 (fr)
FR (1) FR2664429B1 (fr)
GB (1) GB2245759B (fr)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0478871B1 (fr) * 1990-10-01 2004-04-28 SGS-THOMSON MICROELECTRONICS S.r.l. Formation des prises de contact par dépôt-CVD sur toute une surface et décapage
US5429987A (en) * 1993-01-25 1995-07-04 Sharp Microelectronics Technology, Inc. Method for profile control of selective metallization
US6221562B1 (en) 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
US9758367B2 (en) 2015-12-09 2017-09-12 Analog Devices, Inc. Metallizing MEMS devices
DE102017114085B4 (de) 2016-06-28 2023-05-04 Analog Devices, Inc. Selektive leitfähige Beschichtung für MEMS-Sensoren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0126424A2 (fr) * 1983-05-23 1984-11-28 International Business Machines Corporation Procédé pour la fabrication des structures en polyciures
US4585515A (en) * 1985-03-11 1986-04-29 Rca Corporation Formation of conductive lines

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS548971A (en) * 1977-06-22 1979-01-23 Nec Corp Manufacture of semiconductor device
US4213840A (en) * 1978-11-13 1980-07-22 Avantek, Inc. Low-resistance, fine-line semiconductor device and the method for its manufacture
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
US4362597A (en) * 1981-01-19 1982-12-07 Bell Telephone Laboratories, Incorporated Method of fabricating high-conductivity silicide-on-polysilicon structures for MOS devices
SE453547B (sv) * 1985-03-07 1988-02-08 Stiftelsen Inst Mikrovags Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges
US4631806A (en) * 1985-05-22 1986-12-30 Gte Laboratories Incorporated Method of producing integrated circuit structures
US4630357A (en) * 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
JPS62216224A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
JPS62217614A (ja) * 1986-03-18 1987-09-25 Fujitsu Ltd 半導体装置の製造方法
JPS62279655A (ja) * 1986-05-28 1987-12-04 Mitsubishi Electric Corp 半導体装置の製造方法
JPS6344730A (ja) * 1986-08-12 1988-02-25 Fujitsu Ltd 半導体装置の製造方法
US4778563A (en) * 1987-03-26 1988-10-18 Applied Materials, Inc. Materials and methods for etching tungsten polycides using silicide as a mask
US4902645A (en) * 1987-08-24 1990-02-20 Fujitsu Limited Method of selectively forming a silicon-containing metal layer
US4847111A (en) * 1988-06-30 1989-07-11 Hughes Aircraft Company Plasma-nitridated self-aligned tungsten system for VLSI interconnections
US4859619A (en) * 1988-07-15 1989-08-22 Atmel Corporation EPROM fabrication process forming tub regions for high voltage devices
US4908332A (en) * 1989-05-04 1990-03-13 Industrial Technology Research Institute Process for making metal-polysilicon double-layered gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0126424A2 (fr) * 1983-05-23 1984-11-28 International Business Machines Corporation Procédé pour la fabrication des structures en polyciures
US4585515A (en) * 1985-03-11 1986-04-29 Rca Corporation Formation of conductive lines

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE 1989 CUSTOM INTEGRATED CIRCUITS CONFERENCE mai 1989, pages 1811 - 1818; S.D. MEHTA: "APPLICATIONS OF CVD TUNGSTEN IN VLSI CIRCUITS" *

Also Published As

Publication number Publication date
GB2245759A (en) 1992-01-08
GB2245759B (en) 1995-01-04
FR2664429B1 (fr) 1994-02-18
US5077236A (en) 1991-12-31
DE4021515A1 (de) 1992-01-16
GB9014878D0 (en) 1990-08-22

Similar Documents

Publication Publication Date Title
EP0463956B1 (fr) Procédé de réalisation d&#39;un étage d&#39;un circuit intégré
EP0170544B1 (fr) Procédé d&#39;autopositionnement d&#39;une ligne d&#39;interconnexion sur un trou de contact électrique d&#39;un circuit intégré
US5385868A (en) Upward plug process for metal via holes
EP0325808B1 (fr) Procédé pour établir une structure d&#39;interconnexion électrique sur un dispositif semiconducteur au silicium
US5567647A (en) Method for fabricating a gate electrode structure of compound semiconductor device
FR2774809A1 (fr) Structure de couches barriere comportant deux couches et procede de fabrication
EP0424485A1 (fr) Methode d&#39;interconnexion entierement encastree ayant du titane-tungstene et du tungstene a procede cvd selectif.
KR100331906B1 (ko) 반도체 장치의 제조 방법
EP0119917B1 (fr) Procédé de positionnement d&#39;une ligne d&#39;interconnexion sur un trou de contact électrique d&#39;une circuit intégré
JPH06291084A (ja) 半導体装置及び半導体装置の中にタングステン接点を製造する方法
FR2664429A1 (fr) Procede de realisation d&#39;une configuration d&#39;interconnexion en tungstene.
FR2763424A1 (fr) Processus de damasquinage double
FR2477772A1 (fr) Procede pour faire adherer une couche de passivation sur des zones dorees d&#39;un semi-conducteur
FR2728391A1 (fr) Procede de fabrication d&#39;un substrat soi et d&#39;un transistor bipolaire l&#39;utilisant
KR100256523B1 (ko) 배선층의 형성방법
JP3102555B2 (ja) 半導体装置の製造方法
KR930000309B1 (ko) 반도체 장치의 제조방법
FR2549289A1 (fr) Procede permettant d&#39;appliquer un metal de barrage a la surface d&#39;une pastille semiconductrice de type npn, et dispositif semiconducteur de type npn comportant ce barrage metallique
EP0542647A1 (fr) Procédé de gravure d&#39;un sillon profond
EP1439574B1 (fr) Procédé de formation d&#39;une région localisée d&#39;un matériau difficilement gravable
FR2610142A1 (fr) Procede de formation de trous de passage metallises de hauteurs inegales
JPH11354466A (ja) 接点用開口を有する半導体基板に接点を形成する方法
KR0144021B1 (ko) 텅스텐 접합층을 이용한 콘택홀 매립 방법
KR100227150B1 (ko) 반도체 소자의 금속 배선 형성방법
JPH0499317A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20100331