JPH06291084A - 半導体装置及び半導体装置の中にタングステン接点を製造する方法 - Google Patents
半導体装置及び半導体装置の中にタングステン接点を製造する方法Info
- Publication number
- JPH06291084A JPH06291084A JP5251103A JP25110393A JPH06291084A JP H06291084 A JPH06291084 A JP H06291084A JP 5251103 A JP5251103 A JP 5251103A JP 25110393 A JP25110393 A JP 25110393A JP H06291084 A JPH06291084 A JP H06291084A
- Authority
- JP
- Japan
- Prior art keywords
- tungsten
- layer
- dielectric layer
- contact
- deposition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010937 tungsten Substances 0.000 title claims abstract description 105
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 105
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 104
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000008021 deposition Effects 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000003638 chemical reducing agent Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims description 43
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 28
- 229910000077 silane Inorganic materials 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 129
- 239000000758 substrate Substances 0.000 abstract description 14
- 239000012790 adhesive layer Substances 0.000 abstract description 9
- 230000001939 inductive effect Effects 0.000 abstract 1
- XJKVPKYVPCWHFO-UHFFFAOYSA-N silicon;hydrate Chemical group O.[Si] XJKVPKYVPCWHFO-UHFFFAOYSA-N 0.000 abstract 1
- 238000005137 deposition process Methods 0.000 description 15
- 239000007789 gas Substances 0.000 description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 238000004880 explosion Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
- H01L21/28562—Selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 誘電層４の接点穴の中に配置されたタングス
テン（Ｗ）接点を含み、該層の表面上に延在するＷの積
層と、この層の上に配置されたブランケットＷ層とを含
む半導体装置の製造法。 【構成】 層４と基板２とその内の接点部分１２を露出
するパターン加工されたシリコンウエハ構造で、層４と
接点１２との上にＣＶＤ法でＷ層を堆積する。これは該
構造の近くに導入されたＷ含有成分と還元剤との反応で
行われ、層８を形成する処理條件を制御する第１相とこ
の條件を変えてブランケットＷ層との接着層を成す第２
相のある堆積工程を含む。
テン（Ｗ）接点を含み、該層の表面上に延在するＷの積
層と、この層の上に配置されたブランケットＷ層とを含
む半導体装置の製造法。 【構成】 層４と基板２とその内の接点部分１２を露出
するパターン加工されたシリコンウエハ構造で、層４と
接点１２との上にＣＶＤ法でＷ層を堆積する。これは該
構造の近くに導入されたＷ含有成分と還元剤との反応で
行われ、層８を形成する処理條件を制御する第１相とこ
の條件を変えてブランケットＷ層との接着層を成す第２
相のある堆積工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の中にプラグ
またはバイアダクト状のタングステン接点を製造する方
法および特にＣＶＤタングステン層の蒸着およびエッチ
バックを使用するこの種の方法に関するものである。
またはバイアダクト状のタングステン接点を製造する方
法および特にＣＶＤタングステン層の蒸着およびエッチ
バックを使用するこの種の方法に関するものである。
【０００２】
【従来の技術】半導体処理技術において公知のように、
接点のサイズが約１．５ミクロン以下に縮小されるに従
って、プラグ状またはバイアダクト状の接点を製造する
ためアルミニウムなどの金属を使用する通常の金属化処
理において得られるステップカバリッジが問題となる。
ステップカバリッジの減少は接点の特定の抵抗率を増大
する傾向があり、また接点の信頼度が低下する。またス
テップカバリッジの低下は、従来の接続層における接点
相互の堆積を妨げる傾向がある。接点の形成される誘電
層の厚さを減少させる事によって金属ステップカバリッ
ジを増大させる事ができる。しかしその結果として誘電
層のキャパシタンスとインダクタンスの増大を生じ、こ
れは得られた半導体装置の速度の低下を伴う傾向があ
る。
接点のサイズが約１．５ミクロン以下に縮小されるに従
って、プラグ状またはバイアダクト状の接点を製造する
ためアルミニウムなどの金属を使用する通常の金属化処
理において得られるステップカバリッジが問題となる。
ステップカバリッジの減少は接点の特定の抵抗率を増大
する傾向があり、また接点の信頼度が低下する。またス
テップカバリッジの低下は、従来の接続層における接点
相互の堆積を妨げる傾向がある。接点の形成される誘電
層の厚さを減少させる事によって金属ステップカバリッ
ジを増大させる事ができる。しかしその結果として誘電
層のキャパシタンスとインダクタンスの増大を生じ、こ
れは得られた半導体装置の速度の低下を伴う傾向があ
る。
【０００３】このような通常の金属化処理に伴うステッ
プカバリッジの問題を解決する試みとして、タングステ
ンプラグ技術を使用し、化学気相成長によって接点穴に
タングステンを充填してプラグ状またはバイアダクト状
の接点を形成する方法が公知である。一般に２つのタン
グステン堆積法が使用され、その１つの方法はブランケ
ットタングステン層を堆積し次にエッチバックによって
誘電層の中にタングステンを残す方法であり、他の方法
は誘電層の中に形成された複数の接点穴の中にタングス
テンを選択的に堆積する選択的堆積法である。選択的タ
ングステン堆積法は、相異なる深さの接点穴の充填が困
難である事、得られた接点の比抵抗が比較的高い事、お
よび堆積工程の選択性の破壊である。半導体製造業界
は、プラグ状およびバイアダクト状のタングステン接点
を製造するためにブランケットタングステン堆積とエッ
チバック段階とをますます使用するようになっており、
この方法は選択的タングステン堆積に伴う前記のような
問題点を生じない。
プカバリッジの問題を解決する試みとして、タングステ
ンプラグ技術を使用し、化学気相成長によって接点穴に
タングステンを充填してプラグ状またはバイアダクト状
の接点を形成する方法が公知である。一般に２つのタン
グステン堆積法が使用され、その１つの方法はブランケ
ットタングステン層を堆積し次にエッチバックによって
誘電層の中にタングステンを残す方法であり、他の方法
は誘電層の中に形成された複数の接点穴の中にタングス
テンを選択的に堆積する選択的堆積法である。選択的タ
ングステン堆積法は、相異なる深さの接点穴の充填が困
難である事、得られた接点の比抵抗が比較的高い事、お
よび堆積工程の選択性の破壊である。半導体製造業界
は、プラグ状およびバイアダクト状のタングステン接点
を製造するためにブランケットタングステン堆積とエッ
チバック段階とをますます使用するようになっており、
この方法は選択的タングステン堆積に伴う前記のような
問題点を生じない。
【０００４】半導体工業においては、ブランケットＣＶ
Ｄタングステン層が誘電層に対して確実に付着しない事
が公知である。従って一般的慣行として、誘電層と堆積
されたタングステンとの間に接着層を使用し、この接着
層はさらにタングステンを電気的に接続させるシリコン
基板の露出部分の上に形成される。この接着層は代表的
には薄い非常に接着性の例えば窒化チタンのスパッタリ
ング金属フィルムを含む。この接着層は、シリコンウエ
ーハがＣＶＤタングステン堆積装置の中に転送される前
に堆積される。そこでＣＶＤタングステンブランケット
層が接着層に対して適当に付着する。この接着層は、接
点のサイズを減少させない程度に薄く、しかし誘電層と
その上のタングステン層との間の十分な接着性を生じる
程度に厚く選定される。代表的には、接着層は厚さ５０
０乃至１０００オングストロームである。
Ｄタングステン層が誘電層に対して確実に付着しない事
が公知である。従って一般的慣行として、誘電層と堆積
されたタングステンとの間に接着層を使用し、この接着
層はさらにタングステンを電気的に接続させるシリコン
基板の露出部分の上に形成される。この接着層は代表的
には薄い非常に接着性の例えば窒化チタンのスパッタリ
ング金属フィルムを含む。この接着層は、シリコンウエ
ーハがＣＶＤタングステン堆積装置の中に転送される前
に堆積される。そこでＣＶＤタングステンブランケット
層が接着層に対して適当に付着する。この接着層は、接
点のサイズを減少させない程度に薄く、しかし誘電層と
その上のタングステン層との間の十分な接着性を生じる
程度に厚く選定される。代表的には、接着層は厚さ５０
０乃至１０００オングストロームである。
【０００５】
【発明が解決しようとする課題】接着層が使用される場
合、接点の側壁において接着層のカバリッジが不十分と
なる事が発見された。さらに、接着層がスパッタリング
によって被着される場合、接点穴中のステップカバリッ
ジの問題が生じる。さらに接点のサイズを縮小する事が
望ましい場合、スパッタリング法を使用する際のステッ
プカバリッジの問題の結果として、サイズ縮小が制限さ
れる。接着層がスパッタリング以外の方法によって堆積
される場合、接着層そのものが誘電層に対してよく接着
しない可能性がある。このような問題点の故に、ブラン
ケットＣＶＤタングステン堆積法を使用する際に追加接
着層を必要としない方法が半導体業者および半導体メー
カによって求められている。これは、接着層の堆積に伴
う問題点を解決する事によって半導体装置の製造を非常
に簡単化するであろう。また、現在必要とされている半
導体装置のサイズ縮小が、接着層のスパッタリング技術
のスケール上の限度によって制限されている。
合、接点の側壁において接着層のカバリッジが不十分と
なる事が発見された。さらに、接着層がスパッタリング
によって被着される場合、接点穴中のステップカバリッ
ジの問題が生じる。さらに接点のサイズを縮小する事が
望ましい場合、スパッタリング法を使用する際のステッ
プカバリッジの問題の結果として、サイズ縮小が制限さ
れる。接着層がスパッタリング以外の方法によって堆積
される場合、接着層そのものが誘電層に対してよく接着
しない可能性がある。このような問題点の故に、ブラン
ケットＣＶＤタングステン堆積法を使用する際に追加接
着層を必要としない方法が半導体業者および半導体メー
カによって求められている。これは、接着層の堆積に伴
う問題点を解決する事によって半導体装置の製造を非常
に簡単化するであろう。また、現在必要とされている半
導体装置のサイズ縮小が、接着層のスパッタリング技術
のスケール上の限度によって制限されている。
【０００６】１９９１年１０月８−１０日に Material
Research Society によって開催された会議の "Advanc
ed Metallization for ULSI Applications" という表題
の議事録において公表されたラミほかの論文 "Adhesion
of LPVCD WSix/W Bilayerson Oxide Films" には、Ｃ
ＶＤタングステン金属化のために酸化物上の接着層とし
てＷＳｉｘ ＬＰＣＶＤ下地が使用されたと記載されて
いる。しかしこのようなＷＳｉｘ 接着層は、シランま
たはＤＣＳからのケイ化物堆積に際して常に生じる温度
勾配に対する感度の故に、ＷＳｉｘ／Ｗの二層構造の製
造が容易でない事を示し、種々の問題点がある。
Research Society によって開催された会議の "Advanc
ed Metallization for ULSI Applications" という表題
の議事録において公表されたラミほかの論文 "Adhesion
of LPVCD WSix/W Bilayerson Oxide Films" には、Ｃ
ＶＤタングステン金属化のために酸化物上の接着層とし
てＷＳｉｘ ＬＰＣＶＤ下地が使用されたと記載されて
いる。しかしこのようなＷＳｉｘ 接着層は、シランま
たはＤＣＳからのケイ化物堆積に際して常に生じる温度
勾配に対する感度の故に、ＷＳｉｘ／Ｗの二層構造の製
造が容易でない事を示し、種々の問題点がある。
【０００７】本発明の課題は、このような先行技術の問
題点を少なくとも部分的に解決しようとするにある。
題点を少なくとも部分的に解決しようとするにある。
【０００８】
【課題を解決するための手段】従って本発明は、半導体
装置の中にタングステン接点を製造する方法において、
（ａ）誘電層と、半導体物質または導電物質から選ばれ
た下地層とを含み、前記誘電層は下地層の接点部分を露
出するようにパタン加工されたシリコンウエーハ構造を
準備する段階と、（ｂ）前記誘電層と接点部分との上に
化学気相成長法によってタングステン層を堆積する段階
であって、前記堆積は、シリコンウエーハ構造の近くに
導入されたタングステン含有成分と還元剤との反応によ
って実施され、また前記堆積段階は、誘電層の上にタン
グステンの種層を形成するように処理条件を制御する第
１相と、前記第１相から処理条件を変更して前記種層の
上にブランケットタングステン層を形成し前記種層が前
記誘電層とブランケットタングステン層との間の接着層
を成す第２相とを有する堆積段階とを含む方法を提供す
る。
装置の中にタングステン接点を製造する方法において、
（ａ）誘電層と、半導体物質または導電物質から選ばれ
た下地層とを含み、前記誘電層は下地層の接点部分を露
出するようにパタン加工されたシリコンウエーハ構造を
準備する段階と、（ｂ）前記誘電層と接点部分との上に
化学気相成長法によってタングステン層を堆積する段階
であって、前記堆積は、シリコンウエーハ構造の近くに
導入されたタングステン含有成分と還元剤との反応によ
って実施され、また前記堆積段階は、誘電層の上にタン
グステンの種層を形成するように処理条件を制御する第
１相と、前記第１相から処理条件を変更して前記種層の
上にブランケットタングステン層を形成し前記種層が前
記誘電層とブランケットタングステン層との間の接着層
を成す第２相とを有する堆積段階とを含む方法を提供す
る。
【０００９】また本発明は、誘電層の接点穴の中に配置
されたタングステン接点を含み、前記タングステン接点
は前記誘電層の表面上に延在するタングステンの種層
と、前記種層の上に配置されたブランケットタングステ
ン層とを含む半導体装置を提供する。
されたタングステン接点を含み、前記タングステン接点
は前記誘電層の表面上に延在するタングステンの種層
と、前記種層の上に配置されたブランケットタングステ
ン層とを含む半導体装置を提供する。
【００１０】
【実施例】図１乃至図４には、本発明の実施態様による
誘電層中のプラグまたはバイアダクト形のタングステン
接点の製造工程の各段階を示す。図１に図示のように、
最初にシリコン基板２を準備する。この基板は公知のよ
うにドーピングされまたはドーピングされていない区域
を備える事ができる。このシリコン基板２の上に誘電層
４が堆積され、この誘電層４はその中に接点穴６を有す
るようにパタン加工され、得られた構造を図２に示す。
誘電層４は代表的には二酸化ケイ素から成り、前記の接
点穴６は、公知のように誘電層の形成前または形成後に
形成される注入区域の上方に配置する事ができる。代表
的には、誘電層４は４０００乃至１２０００オングスト
ロームの厚さを有する。図２は本発明の方法の出発構造
であって、その接点穴６の中にタングステン接点が形成
される。図３に図示のようにしてタングステンを堆積さ
せる前に、シリコン基板２についても誘電層４について
も特定の前処理段階は実施されない。
誘電層中のプラグまたはバイアダクト形のタングステン
接点の製造工程の各段階を示す。図１に図示のように、
最初にシリコン基板２を準備する。この基板は公知のよ
うにドーピングされまたはドーピングされていない区域
を備える事ができる。このシリコン基板２の上に誘電層
４が堆積され、この誘電層４はその中に接点穴６を有す
るようにパタン加工され、得られた構造を図２に示す。
誘電層４は代表的には二酸化ケイ素から成り、前記の接
点穴６は、公知のように誘電層の形成前または形成後に
形成される注入区域の上方に配置する事ができる。代表
的には、誘電層４は４０００乃至１２０００オングスト
ロームの厚さを有する。図２は本発明の方法の出発構造
であって、その接点穴６の中にタングステン接点が形成
される。図３に図示のようにしてタングステンを堆積さ
せる前に、シリコン基板２についても誘電層４について
も特定の前処理段階は実施されない。
【００１１】図３について述べれば、タングステンは誘
電層４とケイ素基板２の上に２段階化学気相成長法によ
って堆積させられてタングステン層８を形成し、このタ
ングステン層は誘電層４に沿って延在すると共に、接点
穴６の中に下降してこの接点穴を完全に充填する。
電層４とケイ素基板２の上に２段階化学気相成長法によ
って堆積させられてタングステン層８を形成し、このタ
ングステン層は誘電層４に沿って延在すると共に、接点
穴６の中に下降してこの接点穴を完全に充填する。
【００１２】これらの両方の段階は公知構造の通常のＣ
ＶＤタングステン堆積装置において実施される。これら
の２段階は、それぞれの段階における特定の処理条件
と、それぞれの段階において堆積装置の中に導入される
各成分のガス分圧の差異とによって相違している。第１
段階において、タングステン含有化合物はケイ素によっ
て還元されるのでタングステンが任意の露出ケイ素面に
堆積されるが、誘電層の表面には堆積されない。第２段
階においては、誘電層上のタングステンの堆積について
２つの堆積相がある。第１相において、タングステン種
層が誘電層の上に形成され、第２堆積相においてブラン
ケットＣＶＤタングステン層が前記の種層の上に堆積さ
れる。また第２段階においてタングステンは第１段階に
際して堆積したタングステンの上に堆積される。
ＶＤタングステン堆積装置において実施される。これら
の２段階は、それぞれの段階における特定の処理条件
と、それぞれの段階において堆積装置の中に導入される
各成分のガス分圧の差異とによって相違している。第１
段階において、タングステン含有化合物はケイ素によっ
て還元されるのでタングステンが任意の露出ケイ素面に
堆積されるが、誘電層の表面には堆積されない。第２段
階においては、誘電層上のタングステンの堆積について
２つの堆積相がある。第１相において、タングステン種
層が誘電層の上に形成され、第２堆積相においてブラン
ケットＣＶＤタングステン層が前記の種層の上に堆積さ
れる。また第２段階においてタングステンは第１段階に
際して堆積したタングステンの上に堆積される。
【００１３】第１段階において、図２に示す構造の接点
穴６を有するシリコンウエーハは、接点穴６の中にプラ
グまたはバイアダクトの形のタングステン接点を形成す
るため、ＣＶＤタングステン堆積装置の中に導入され
る。ウエーハは２００乃至３００℃の温度に加熱され、
適当なタングステン含有ガス、一般に六フッ化タングス
テンガスＷＦ6 が堆積チャンバの中に導入される。好ま
しくは１乃至２ミリトールの動的分圧と、代表的には５
乃至１４ｓｃｃｍ（標準ｃｍ3 ／分）の流量とを有する
ＷＦ6 ガスが導入される。ＷＦ6 ガスはこのように１乃
至６０秒、好ましくは１０乃至６０秒の期間導入され
る。
穴６を有するシリコンウエーハは、接点穴６の中にプラ
グまたはバイアダクトの形のタングステン接点を形成す
るため、ＣＶＤタングステン堆積装置の中に導入され
る。ウエーハは２００乃至３００℃の温度に加熱され、
適当なタングステン含有ガス、一般に六フッ化タングス
テンガスＷＦ6 が堆積チャンバの中に導入される。好ま
しくは１乃至２ミリトールの動的分圧と、代表的には５
乃至１４ｓｃｃｍ（標準ｃｍ3 ／分）の流量とを有する
ＷＦ6 ガスが導入される。ＷＦ6 ガスはこのように１乃
至６０秒、好ましくは１０乃至６０秒の期間導入され
る。
【００１４】タングステン堆積工程の第２段階において
ウエーハ温度とＷＦ6 流は第１段階について述べた範囲
内に保持される。さらに、堆積チャンバの中に水素ガス
を好ましくは０乃至１００ミリトールの動的分圧で、代
表的には０乃至１０００ｓｃｃｍの流量で導入する事が
できる。さらにこの第２段階において、適当な還元剤、
一般にシランガスＳｉＨ4 が堆積チャンバの中に導入さ
れる。シランは通常、金属タングステンの堆積のために
ＷＦ6 を還元する目的で使用される。シランは、シラン
流の初期爆発を生じて次に平衡レベルまで還元されるよ
うに、慎重に制御された動的分圧と流れ条件のもとに導
入される。代表的シラン処理流を図５に示す。この図５
は、堆積工程の第２段階におけるシラン分圧と時間との
相関関係を示す。
ウエーハ温度とＷＦ6 流は第１段階について述べた範囲
内に保持される。さらに、堆積チャンバの中に水素ガス
を好ましくは０乃至１００ミリトールの動的分圧で、代
表的には０乃至１０００ｓｃｃｍの流量で導入する事が
できる。さらにこの第２段階において、適当な還元剤、
一般にシランガスＳｉＨ4 が堆積チャンバの中に導入さ
れる。シランは通常、金属タングステンの堆積のために
ＷＦ6 を還元する目的で使用される。シランは、シラン
流の初期爆発を生じて次に平衡レベルまで還元されるよ
うに、慎重に制御された動的分圧と流れ条件のもとに導
入される。代表的シラン処理流を図５に示す。この図５
は、堆積工程の第２段階におけるシラン分圧と時間との
相関関係を示す。
【００１５】図５から明らかなように、シラン分圧（ｐ
ｐ）はゼロからピーク値まで急速に増大し、その後急速
に平衡値まで低下する。シランの動的分圧のピーク値は
代表的には１０乃至１００ミリトールであり、シランの
平衡分圧は代表的には１乃至２ミリトールである。シラ
ンピークにおいてシラン／ＷＦ6 分圧比は高く、好まし
くは１０：１乃至１００：１の範囲内にある。平衡領域
においてシラン分圧は好ましくはＷＦ6 の分圧以下であ
って、代表的にはシラン／ＷＦ6 分圧比は約０．５−
０．７である。シラン流量は代表的には５乃至１０ｓｃ
ｃｍの値に保持される。図５のシランピークは、シラン
分圧の初期爆発を示し、堆積工程の第２段階において約
１秒以内に発生する。シランピークの半高の幅は代表的
には約１／２秒である。第２堆積段階における六フッ化
タングステンと水素のガス分圧は制御的に減衰される。
言い替えればこれらの分圧は特定の極大値までスムース
に増大して、この極大値が平衡値として保持されるよう
に制御される。これらの値は堆積工程の第２段階におい
て高率のタングステン堆積条件を成すように選ばれる。
タングステンＣＶＤ層の所望の厚さに基づいて選定され
る第２段階の所望の時間後に、六フッ化タングステン、
水素およびシランガス流が終了される。得られたシリコ
ンウエーハ構造を図３に図示し、この図３は誘電層４
と、接点穴６の底部に配置されたシリコン基板２の露出
部分１０との上に配置されたＣＶＤタングステン層８を
示す。従ってＣＶＤタングステン層８は接点穴６を完全
に充填すると共に、誘電層４の表面全体に延在する。好
ましくはタングステン層８は誘電層４上において、接点
直径の約０．５倍乃至１．５倍に相当する厚さを有す
る。接点直径は一般に０．４乃至１．５ミクロン、代表
的には０．５乃至１．０ミクロンである。
ｐ）はゼロからピーク値まで急速に増大し、その後急速
に平衡値まで低下する。シランの動的分圧のピーク値は
代表的には１０乃至１００ミリトールであり、シランの
平衡分圧は代表的には１乃至２ミリトールである。シラ
ンピークにおいてシラン／ＷＦ6 分圧比は高く、好まし
くは１０：１乃至１００：１の範囲内にある。平衡領域
においてシラン分圧は好ましくはＷＦ6 の分圧以下であ
って、代表的にはシラン／ＷＦ6 分圧比は約０．５−
０．７である。シラン流量は代表的には５乃至１０ｓｃ
ｃｍの値に保持される。図５のシランピークは、シラン
分圧の初期爆発を示し、堆積工程の第２段階において約
１秒以内に発生する。シランピークの半高の幅は代表的
には約１／２秒である。第２堆積段階における六フッ化
タングステンと水素のガス分圧は制御的に減衰される。
言い替えればこれらの分圧は特定の極大値までスムース
に増大して、この極大値が平衡値として保持されるよう
に制御される。これらの値は堆積工程の第２段階におい
て高率のタングステン堆積条件を成すように選ばれる。
タングステンＣＶＤ層の所望の厚さに基づいて選定され
る第２段階の所望の時間後に、六フッ化タングステン、
水素およびシランガス流が終了される。得られたシリコ
ンウエーハ構造を図３に図示し、この図３は誘電層４
と、接点穴６の底部に配置されたシリコン基板２の露出
部分１０との上に配置されたＣＶＤタングステン層８を
示す。従ってＣＶＤタングステン層８は接点穴６を完全
に充填すると共に、誘電層４の表面全体に延在する。好
ましくはタングステン層８は誘電層４上において、接点
直径の約０．５倍乃至１．５倍に相当する厚さを有す
る。接点直径は一般に０．４乃至１．５ミクロン、代表
的には０．５乃至１．０ミクロンである。
【００１６】次に図３に図示の構造に対して通常のタン
グステンエッチバック処理を実施する。このエッチバッ
ク処理において、タングステン層８は誘電層４までエッ
チングされ、図４に示す構造を残し、この構造において
タングステン接点１２が誘電層４の接点穴６の中に配置
されてシリコン基板２と接触する。次に例えばアルミニ
ウムの通常の接続層をタングステン接点１２の上に形成
する事ができる。
グステンエッチバック処理を実施する。このエッチバッ
ク処理において、タングステン層８は誘電層４までエッ
チングされ、図４に示す構造を残し、この構造において
タングステン接点１２が誘電層４の接点穴６の中に配置
されてシリコン基板２と接触する。次に例えばアルミニ
ウムの通常の接続層をタングステン接点１２の上に形成
する事ができる。
【００１７】本発明のタングステン堆積法においては、
タングステンの核生成条件と堆積条件が慎重に制御され
る。堆積工程の第１段階および第２段階の条件は、誘電
層４の表面とシリコン基板２の露出面との上にブランケ
ットＣＶＤタングステンの種層を形成し、この種層は高
度に平滑で反射性であってウエーハ構造の初期面に対応
する。この種層は高いステップカバリッジと、低応力
と、低抵抗率とを有する。代表的には、得られたタング
ステン接点の抵抗は約７２０ミリオームであり、種層は
１５００オングストロームまでの厚さを有する。好まし
い種層の厚さは１００乃至１０００オングストロームの
範囲内にあるが、このような厚さは測定によって特定す
る事が困難であると思われる。この種層は小粒径を有
し、誘電層に対して高度に接着性である。
タングステンの核生成条件と堆積条件が慎重に制御され
る。堆積工程の第１段階および第２段階の条件は、誘電
層４の表面とシリコン基板２の露出面との上にブランケ
ットＣＶＤタングステンの種層を形成し、この種層は高
度に平滑で反射性であってウエーハ構造の初期面に対応
する。この種層は高いステップカバリッジと、低応力
と、低抵抗率とを有する。代表的には、得られたタング
ステン接点の抵抗は約７２０ミリオームであり、種層は
１５００オングストロームまでの厚さを有する。好まし
い種層の厚さは１００乃至１０００オングストロームの
範囲内にあるが、このような厚さは測定によって特定す
る事が困難であると思われる。この種層は小粒径を有
し、誘電層に対して高度に接着性である。
【００１８】ブランケットＣＶＤタングステンの種層
は、堆積工程の第２段階の初期におけるシラン分圧の爆
発に際して最初に形成される。理論に拘束されるつもり
はないが、六フッ化タングステンが熱いウエーハ上に導
入される堆積工程の初期段階において、六フッ化タング
ステン分子が種層の表面上に物理的に吸着されるものと
思われる。まだガス中にシランが導入されていないので
誘電層の近傍に還元剤が存在しないから、タングステン
は誘電層の表面上に化学堆積される事なく、誘電層表面
に対する六フッ化タングステン分子の物理的吸着によ
り、この誘電層表面が予備的に準備される。接点穴の底
部の露出シリコン面においては、六フッ化タングステン
がシリコンによって還元されて薄いタングステン層を形
成するが、このタングステン層は接点穴６の底部に限定
される。堆積工程の第２段階において、シランの初期爆
発が誘電層上にタングステン層を迅速に形成させて、ブ
ランケットＣＶＤタングステンの初種層を形成し、この
種層が次に誘電層と堆積工程第２段階の平衡相において
堆積されるブランケットＣＶＤタングステンとの間の接
着層として作用する。六フッ化タングステン分子は誘電
層の表面上に物理的に吸着されたのであるから、シラン
の急速爆発が誘電層の表面全体に種層の均一核生成を可
能とする核生成条件を生じるものと思われる。このよう
な先行技術と相違して誘電層に対して強く均一に固着し
たタングステンの初期種層の形成現象は、完全には説明
されていないが本発明の出願人によって発見された。種
層は本質的にタングステンから成ると思われるが、この
種層は偶発的不純物を含有する可能性があり、この明細
書において用語「タングステン種層」はその意味で理解
されるものとする。この種層が形成された後に、その上
に通常のブランケットＣＶＤタングステンが高速で堆積
されて、図３に示す最終タングステン層８を形成する。
は、堆積工程の第２段階の初期におけるシラン分圧の爆
発に際して最初に形成される。理論に拘束されるつもり
はないが、六フッ化タングステンが熱いウエーハ上に導
入される堆積工程の初期段階において、六フッ化タング
ステン分子が種層の表面上に物理的に吸着されるものと
思われる。まだガス中にシランが導入されていないので
誘電層の近傍に還元剤が存在しないから、タングステン
は誘電層の表面上に化学堆積される事なく、誘電層表面
に対する六フッ化タングステン分子の物理的吸着によ
り、この誘電層表面が予備的に準備される。接点穴の底
部の露出シリコン面においては、六フッ化タングステン
がシリコンによって還元されて薄いタングステン層を形
成するが、このタングステン層は接点穴６の底部に限定
される。堆積工程の第２段階において、シランの初期爆
発が誘電層上にタングステン層を迅速に形成させて、ブ
ランケットＣＶＤタングステンの初種層を形成し、この
種層が次に誘電層と堆積工程第２段階の平衡相において
堆積されるブランケットＣＶＤタングステンとの間の接
着層として作用する。六フッ化タングステン分子は誘電
層の表面上に物理的に吸着されたのであるから、シラン
の急速爆発が誘電層の表面全体に種層の均一核生成を可
能とする核生成条件を生じるものと思われる。このよう
な先行技術と相違して誘電層に対して強く均一に固着し
たタングステンの初期種層の形成現象は、完全には説明
されていないが本発明の出願人によって発見された。種
層は本質的にタングステンから成ると思われるが、この
種層は偶発的不純物を含有する可能性があり、この明細
書において用語「タングステン種層」はその意味で理解
されるものとする。この種層が形成された後に、その上
に通常のブランケットＣＶＤタングステンが高速で堆積
されて、図３に示す最終タングステン層８を形成する。
【００１９】本発明のタングステン堆積工程において、
ウエーハ温度は一般に通常のタングステンＣＶＤ堆積工
程に使用される温度より低く、また六フッ化タングステ
ンおよびシランの分圧は通常工程よりも低い。タングス
テン堆積段階において、ウエーハ上の温度を実質的に均
一に保持するため水素ガスが使用される。さらに水素ガ
スはシランと六フッ化タングステンガスを希釈して、反
応を減速して長時間安定状態の反応を生じる。水素ガス
はタングステン堆積工程において緩和剤または緩衝剤と
して作用する。
ウエーハ温度は一般に通常のタングステンＣＶＤ堆積工
程に使用される温度より低く、また六フッ化タングステ
ンおよびシランの分圧は通常工程よりも低い。タングス
テン堆積段階において、ウエーハ上の温度を実質的に均
一に保持するため水素ガスが使用される。さらに水素ガ
スはシランと六フッ化タングステンガスを希釈して、反
応を減速して長時間安定状態の反応を生じる。水素ガス
はタングステン堆積工程において緩和剤または緩衝剤と
して作用する。
【００２０】出願人は本発明の堆積工程が高抵抗率タン
グステン接点に関する先行技術の問題点を解決する事を
発見した。これは、最初に接点穴６の中に形成される種
層がシリコン基板と優れた電気接触を成すので、得られ
た接点が低い抵抗率を有するからである。さらに本発明
によって形成されるタングステン接点のサイズが先行技
術に比べて縮小される。接点穴の中に誘電層の表面全体
に接着層をスパッタリングする先行技術においては、こ
れは固有のステップカバリッジ限界を生じる。本発明の
好ましい実施態様による２段階ＣＶＤタングステン堆積
工程はスパッタリング接着層を必要としないので小さな
接点穴を使用しても均一なタングステン接点厚さを得る
事が可能である。代表的には、スパッタリング接着層を
使用する場合、接点サイズは０．７ミクロンとする事が
できるが、本発明の方法によれば、接点サイズは０．４
ミクロンまで減少させられ、さらに所望の接点抵抗率パ
ラメータから許されればこれより小さくする事ができ
る。
グステン接点に関する先行技術の問題点を解決する事を
発見した。これは、最初に接点穴６の中に形成される種
層がシリコン基板と優れた電気接触を成すので、得られ
た接点が低い抵抗率を有するからである。さらに本発明
によって形成されるタングステン接点のサイズが先行技
術に比べて縮小される。接点穴の中に誘電層の表面全体
に接着層をスパッタリングする先行技術においては、こ
れは固有のステップカバリッジ限界を生じる。本発明の
好ましい実施態様による２段階ＣＶＤタングステン堆積
工程はスパッタリング接着層を必要としないので小さな
接点穴を使用しても均一なタングステン接点厚さを得る
事が可能である。代表的には、スパッタリング接着層を
使用する場合、接点サイズは０．７ミクロンとする事が
できるが、本発明の方法によれば、接点サイズは０．４
ミクロンまで減少させられ、さらに所望の接点抵抗率パ
ラメータから許されればこれより小さくする事ができ
る。
【００２１】本発明はその主旨の最大範囲内において、
シリコンなどの半導体物質または接続層などの導電物質
からなる下地層の上にタングステン接点を製造する方法
を含む。前記の接続層は、下方のアルミニウム接続層に
対するキャップ層として作用する物質層とする事がで
き、前記キャップ層がその上にタングステン堆積を可能
とする。前記キャップ層は代表的にはタングステン層、
チタン層または窒化チタン層を含む。
シリコンなどの半導体物質または接続層などの導電物質
からなる下地層の上にタングステン接点を製造する方法
を含む。前記の接続層は、下方のアルミニウム接続層に
対するキャップ層として作用する物質層とする事がで
き、前記キャップ層がその上にタングステン堆積を可能
とする。前記キャップ層は代表的にはタングステン層、
チタン層または窒化チタン層を含む。
【図１】本発明によって誘電層を堆積する前のシリコン
ウエーハ構造の断面図。
ウエーハ構造の断面図。
【図２】誘電層がシリコンウエーハ構造上に蒸着された
後の構造の断面図。
後の構造の断面図。
【図３】図２の構造上に２段階堆積法によってタングス
テン層が堆積された後の構造の断面図。
テン層が堆積された後の構造の断面図。
【図４】タングステン層のエッチバック後の図３のシリ
コンウエーハ構造の断面図。
コンウエーハ構造の断面図。
【図５】タングステン堆積工程の第２段階に際してのシ
ランの動的分圧と時間との相関関係を示すグラフ。
ランの動的分圧と時間との相関関係を示すグラフ。
２ 基板 ４ 誘電層 ６ 接点穴 ８ タングステン層 １０ 基板の露出部分 １２ 接点
フロントページの続き (72)発明者 ハワード、チャールズ、ニコルズ イギリス国ウェールズ、カーディフ、ペニ ラン、ウエストビル、ロード、47
Claims (10)
- 【請求項１】半導体装置の中にタングステン接点を製造
する方法において、 （ａ）誘電層と、半導体物質または導電物質から選ばれ
た下地層とを含み、前記誘電層は下地層の接点部分を露
出するようにパタン加工されたシリコンウエーハ構造を
準備する段階と、 （ｂ）前記誘電層と接点部分との上に化学気相成長法に
よってタングステン層を堆積する段階であって、前記堆
積は、シリコンウエーハ構造の近くに導入されたタング
ステン含有成分と還元剤との反応によって実施され、ま
た前記堆積段階は、誘電層の上にタングステンの種層を
形成するように処理条件を制御する第１相と、前記第１
相から処理条件を変更して前記種層の上にブランケット
タングステン層を形成し前記種層が前記誘電層とブラン
ケットタングステン層との間の接着層を成す第２相とを
有する堆積段階とを含む方法。 - 【請求項２】前記第１相において還元剤の分圧は比較的
高く、前記第２相において還元剤の分圧が比較的低い事
を特徴とする請求項１に記載の方法。 - 【請求項３】前記堆積段階（ｂ）の前に、実質的に還元
剤の不存在において、シリコンウエーハ構造の近くにタ
ングステン含有成分を導入する事を特徴とする請求項１
または２に記載の方法。 - 【請求項４】前記タングステン含有成分は六フッ化タン
グステンを含む事を特徴とする請求項１乃至３のいずれ
かに記載の方法。 - 【請求項５】前記還元剤はシランを含む事を特徴とする
請求項１乃至４のいずれかに記載の方法。 - 【請求項６】堆積段階の前記第１相において還元剤の分
圧が１０乃至１００ミリトールに増大される事を特徴と
する請求項１乃至５のいずれかに記載の方法。 - 【請求項７】堆積段階の第２相において、還元剤の分圧
が１乃至２ミリトールの平衡分圧まで低下される事を特
徴とする請求項６に記載の方法。 - 【請求項８】前記堆積段階において、タングステン含有
成分の分圧は１乃至２ミリトールである事を特徴とする
請求項１乃至７のいずれかに記載の方法。 - 【請求項９】堆積段階に際してウエーハ温度は２００乃
至３００℃の範囲内である事を特徴とする請求項１乃至
８のいずれかに記載の方法。 - 【請求項１０】誘電層の接点穴の中に配置されたタング
ステン接点を含み、前記タングステン接点は前記誘電層
の表面上に延在するタングステンの種層と、前記種層の
上に配置されたブランケットタングステン層とを含む事
を特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9219281.4 | 1992-09-11 | ||
| GB929219281A GB9219281D0 (en) | 1992-09-11 | 1992-09-11 | Manufacture of semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291084A true JPH06291084A (ja) | 1994-10-18 |
Family
ID=10721785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251103A Pending JPH06291084A (ja) | 1992-09-11 | 1993-09-13 | 半導体装置及び半導体装置の中にタングステン接点を製造する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5874360A (ja) |
| EP (1) | EP0587401A3 (ja) |
| JP (1) | JPH06291084A (ja) |
| GB (1) | GB9219281D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003520445A (ja) * | 2000-01-21 | 2003-07-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | タングステンゲート電極の方法および素子 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489552A (en) * | 1994-12-30 | 1996-02-06 | At&T Corp. | Multiple layer tungsten deposition process |
| JP2800788B2 (ja) * | 1996-06-27 | 1998-09-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6297152B1 (en) * | 1996-12-12 | 2001-10-02 | Applied Materials, Inc. | CVD process for DCS-based tungsten silicide |
| US6271129B1 (en) * | 1997-12-03 | 2001-08-07 | Applied Materials, Inc. | Method for forming a gap filling refractory metal layer having reduced stress |
| US6133143A (en) * | 1999-06-28 | 2000-10-17 | United Semiconductor Corp. | Method of manufacturing interconnect |
| US6277744B1 (en) * | 2000-01-21 | 2001-08-21 | Advanced Micro Devices, Inc. | Two-level silane nucleation for blanket tungsten deposition |
| US6274472B1 (en) | 2000-01-21 | 2001-08-14 | Advanced Micro Devices, Inc. | Tungsten interconnect method |
| US6358844B1 (en) * | 2000-06-01 | 2002-03-19 | Taiwan Semiconductor Manufacturing, Company, Ltd | Tungsten deposition process with dual-step nucleation |
| US20040074438A1 (en) * | 2002-10-22 | 2004-04-22 | Taiwan Semiconductor Manufacturing Company | Novel method to reduce resistivity of atomic layer tungsten chemical vapor depositon |
| US9758367B2 (en) | 2015-12-09 | 2017-09-12 | Analog Devices, Inc. | Metallizing MEMS devices |
| DE102017114085B4 (de) | 2016-06-28 | 2023-05-04 | Analog Devices, Inc. | Selektive leitfähige Beschichtung für MEMS-Sensoren |
| KR20180068595A (ko) * | 2016-12-14 | 2018-06-22 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1540544A (fr) * | 1966-09-21 | 1968-09-27 | Rca Corp | Procédé de dépôt d'un métal réfractaire sur un substrat |
| JPS5334484A (en) * | 1976-09-10 | 1978-03-31 | Toshiba Corp | Forming method for multi layer wiring |
| US4404235A (en) * | 1981-02-23 | 1983-09-13 | Rca Corporation | Method for improving adhesion of metal film on a dielectric surface |
| US4405235A (en) * | 1981-03-19 | 1983-09-20 | Rossiter Val J | Liquid cell for spectroscopic analysis |
| JPS60138940A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2581666B2 (ja) * | 1985-09-06 | 1997-02-12 | 株式会社日立製作所 | 配線構造体の製造方法 |
| US4617087A (en) * | 1985-09-27 | 1986-10-14 | International Business Machines Corporation | Method for differential selective deposition of metal for fabricating metal contacts in integrated semiconductor circuits |
| JPS62216224A (ja) * | 1986-03-17 | 1987-09-22 | Fujitsu Ltd | タングステンの選択成長方法 |
| ATE87396T1 (de) * | 1986-07-29 | 1993-04-15 | Digital Equipment Corp | Verfahren zum herstellen von leiterbahnen beim cvd-metall. |
| US4824521A (en) * | 1987-04-01 | 1989-04-25 | Fairchild Semiconductor Corporation | Planarization of metal pillars on uneven substrates |
| US4902645A (en) * | 1987-08-24 | 1990-02-20 | Fujitsu Limited | Method of selectively forming a silicon-containing metal layer |
| JPH0719841B2 (ja) * | 1987-10-02 | 1995-03-06 | 株式会社東芝 | 半導体装置 |
| US4777061A (en) * | 1987-12-14 | 1988-10-11 | Spectrum Cvd, Inc. | Blanket tungsten deposition for dielectric |
| US4985990A (en) * | 1988-12-14 | 1991-01-22 | International Business Machines Corporation | Method of forming conductors within an insulating substrate |
| US4917759A (en) * | 1989-04-17 | 1990-04-17 | Motorola, Inc. | Method for forming self-aligned vias in multi-level metal integrated circuits |
| KR920005701B1 (ko) * | 1989-07-20 | 1992-07-13 | 현대전자산업 주식회사 | 반도체 집적회로 내의 소자 연결용 금속배선층 및 그 제조방법 |
| US5240505A (en) * | 1989-08-03 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method of an apparatus for forming thin film for semiconductor device |
| US5028565A (en) * | 1989-08-25 | 1991-07-02 | Applied Materials, Inc. | Process for CVD deposition of tungsten layer on semiconductor wafer |
| KR930000309B1 (ko) * | 1989-11-22 | 1993-01-15 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US5270254A (en) * | 1991-03-27 | 1993-12-14 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit metallization with zero contact enclosure requirements and method of making the same |
| JPH05152292A (ja) * | 1991-11-30 | 1993-06-18 | Sony Corp | 配線形成方法 |
| US5227336A (en) * | 1991-12-27 | 1993-07-13 | Small Power Communication Systems Research Laboratories Co., Ltd. | Tungsten chemical vapor deposition method |
| CA2067565C (en) * | 1992-04-29 | 1999-02-16 | Ismail T. Emesh | Deposition of tungsten |
| US5795824A (en) * | 1997-08-28 | 1998-08-18 | Novellus Systems, Inc. | Method for nucleation of CVD tungsten films |
-
1992
- 1992-09-11 GB GB929219281A patent/GB9219281D0/en active Pending
-
1993
- 1993-09-07 EP EP93307036A patent/EP0587401A3/en not_active Withdrawn
- 1993-09-13 JP JP5251103A patent/JPH06291084A/ja active Pending
-
1995
- 1995-04-24 US US08/427,458 patent/US5874360A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003520445A (ja) * | 2000-01-21 | 2003-07-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | タングステンゲート電極の方法および素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5874360A (en) | 1999-02-23 |
| EP0587401A3 (en) | 1996-03-06 |
| EP0587401A2 (en) | 1994-03-16 |
| GB9219281D0 (en) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5527739A (en) | Process for fabricating a semiconductor device having an improved metal interconnect structure | |
| US4732801A (en) | Graded oxide/nitride via structure and method of fabrication therefor | |
| US5227335A (en) | Tungsten metallization | |
| US5960320A (en) | Metal wiring layer forming method for semiconductor device | |
| JP3100575B2 (ja) | 半導体の開口に選択的に金属を蒸着する方法 | |
| JPH06291084A (ja) | 半導体装置及び半導体装置の中にタングステン接点を製造する方法 | |
| US5731225A (en) | Method for fabricating semiconductor device having buried contact structure | |
| US5587339A (en) | Method of forming contacts in vias formed over interconnect layers | |
| JP4799715B2 (ja) | 多層メタリゼーション用低温アルミニウムリフロー | |
| US6022800A (en) | Method of forming barrier layer for tungsten plugs in interlayer dielectrics | |
| EP0817258A2 (en) | Method for manufacturing an interconnection structure in a semiconductor device | |
| US5380680A (en) | Method for forming a metal contact of a semiconductor device | |
| JP2004000006U6 (ja) | 半導体装置 | |
| JPH08195384A (ja) | 半導体装置の製造方法 | |
| JPS62206852A (ja) | 半導体装置の製造方法 | |
| KR100364260B1 (ko) | 반도체 집적 회로의 제조 방법 | |
| US6174795B1 (en) | Method for preventing tungsten contact plug loss after a backside pressure fault | |
| US6274509B1 (en) | Global planarization method for inter-layer-dielectric and inter-metal dielectric | |
| JPH09283463A (ja) | バリヤメタル層及びその形成方法 | |
| US20040224501A1 (en) | Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena | |
| US5324536A (en) | Method of forming a multilayered structure | |
| JP3335417B2 (ja) | タングステン薄膜の形成方法 | |
| KR100324020B1 (ko) | 반도체소자의금속배선형성방법 | |
| JP2782912B2 (ja) | 半導体装置の製造方法 | |
| JP2911171B2 (ja) | 半導体素子のコンタクトプラグの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |