FR2525413A1 - Generateur d'impulsions de cadencement et memoire dynamique utilisant ce generateur - Google Patents

Abstract

GENERATEUR D'IMPULSIONS DE CADENCEMENT ET MEMOIRE DYNAMIQUE UTILISANT CE GENERATEUR. CE GENERATEUR COMPORTE UN TRANSISTOR IGFET Q APPLIQUANT UNE IMPULSION D'ENTREE A UN PREMIER NOEUD N1, UN CONDENSATEUR AUTO-ELEVATEUR C BRANCHE ENTRE CE NOEUD ET UN SECOND NOEUD, ET UN ETAGE D'ATTAQUE Q, Q, Q A Q RECEPTIF A UNE TENSION APPARAISSANT SUR LE PREMIER NOEUD POUR PRODUIRE SUR LE SECOND NOEUD UNE TENSION DE SORTIE AMENEE AU NIVEAU BAS LORSQUE LA TENSION D'ENTREE EST INFERIEURE A UNE VALEUR DONNEE, ET AMENEE AU NIVEAU HAUT LORSQUE LA TENSION D'ENTREE EST SUPERIEURE A CETTE VALEUR, CE QUI FOURNIT UN SIGNAL A NIVEAU RELEVE SUR LE PREMIER NOEUD N1. APPLICATION NOTAMMENT AUX MEMOIRES DYNAMIQUES A ACCES DIRECT A TRANSISTORS IGFET.

Description

La présente invention concerne un générateur d'impulsions de cadéncement,

qui est constitué par des transistors à effet de champ à grille isolée (qui seront désignés ci-après sous le terme abrégé de transistors "IGFET" ou "MOSFET"), et une mémoire dynamique utilisant

un tel générateur d'impulsionsde cadencement.

Antérieurement à la présente invention, il

avait été conçu un générateur d'impulsions de cadence-

ment tel que représenté sur la figure 1 annexée à la

présente demande.

Ce générateur d'impulsiorsde càdencement est

constitué de la manière indiquée ci-après.

Un transistor MOSFET Q 1 est un élément qui constitue un circuit autoélevateur ou un circuit de chargement en association avec un transistor MOSFET Q 2 et un condensateur auto-élevateur CB, et qui possède une grille qui est alimentée par une impulsion d'entrée 0 IN par l'intermédiaire d'un transistor MOSFET Q 5 formant porte de transmission Le condensateur auto-élevateur C est branché entre la grille et la source du transistor MOSFET Ql' Le transistor MOSFET Q 2 est branché entre la source du transistor MOSFET Q 1 et le point, relié à la masse, du générateur d'impulsionsde cadencement Les transistors MOSFET de sortie Q 3 et Q 4 sont des éléments qui constituent un circuit push-pull ou circuit de sortie symétrique Les transistors MOSFET de sortie Q 3 et Q 4

sont branchés en série entre une borne d'une source d'ali-

mentation en énergie Voe et le point relié à la masse, et dont les grilles respectives sont raccordées en commun aux grilles des transistors MOSFET Q 1 et Q 2 ' Les fonctionnements des transistors MOSFET Q 2 ' Q 4 et Q 5 sont commandés par un circuit de retardement ou ligne à retard, qui est constituée par des transistors MOSFET Qll

à Q 15 ' de manière maintenir la durée de charge du condensa-

teur auto-élévateur CB Le transistor MOSFET Q 12 ' qui est situé du côté de la borne de la source d'alimentation en énergie et dont la grille est alimentée par l'impulsion IN' et le transistor MOSFET 3, qui est situé du côté de la borne et dont la grille est reliée à la masse et est aliuentée par une impulsion de prècharge (ou de remise à l'état initial) O

sont branchés en série entre la borne de la source d'ali-

mentation en énergie et la borne reliée à la masse Le transistor MOSFET Q 15, qui est situé du côté-de la borne reliée à la masse et dont la grille estalimentée par un signal présent au noeud N 2 des transistors:MOSFET Q 12 et Q 13 branchés en série, et le transistors Q 14 ' situé du côté de la borne de la source d'alimentation énergie et dont la grille est alimentée par l'impulsion de précharge

9, sont branchés réciproquement en série Un signal de re-

tard devant être produit au noeud commun N 3 des transistors MOSFET Q 14 et Q 15 branchés en série est transmis d'une part aux grilles des transistors MOSFET Q 2 et Q 4 et d'autre part à la grille du transistor MOSFET Q 5 par l'intermédiaire du

transistor MOSFET de coupure Ql, dont la grille est alimen-

tée par la tension V de la source d'alimentation en éner-

cc gie. Dans le générateur d'impulsiorsde cadencement

ainsi constitué, la durée de retard (c'est-à-dire la du-

rée de charge du condensateur CB) est fixée selon une re-

lation bi-univoque par les transistors MOSFET Q 12 ' Q 15 et ainsi de suite, ce qui présente l'inconvénient indiqué ci-après.

Tout d'abord, dans le cas o la vitesse de mon-

tée de la tension de charge aux bornes du condensateur au-

to-élevateur CB devant être chargé par l'intermédiaire du

transistor MOSFET Q 51 est aussi élevée que cela est indi-

qué par une courbe A représenté sur la figure 2 annexée à la présente demande, la consommation de courant-est accrue et le niveau bas d'une impulsion de sortie 00 UT est décalé vers des valeurs supérieures de sorte que la

limite de niveau bas ne peut pas être maintenue Au con-

traire, dans le cas o la montée de la tension de charge

au niveau d'un noeud N 1 est aussi faible que cela est in-

diqué au niveau d'une courbe B sur la même figure, la mon-

tée de l'impulsion de sortie O UT est également retardée. De façon plus spécifique les noeuds N 2 et N 3, qui ont été respectivement préchargés au niveau bas et au niveau haut par l'intermédiaire des transistors MOSFET

Q 13 et Q 14, dont les grilles sont alimentées par l'impul-

sion de précharje y, sont amenées respectivement à un ni-

veau haut et à un niveau bas en réponse au fait que l'im-

pulsion de sortie 0 IN passe au niveau haut La durée de retard s'étendant à partir de l'instant o l'impulsion d'entrée 0 IN passe au niveau haut, jusqu'à l'instant o le noeud N 3 est amené au niveau bas, est déterminée par la résistance à l'état passant du transistor MOSFET Q 12 '

par une capacité telle que la capacité parasite non repré-

sentée accouplée au noeud N 2, par la résistance à l'état passant du transistor Q 15, par une capacité telle que la capacité parasite non représentée accouplée au noeud N 3,

et ainsi de suite.

Dans le cas o la vitesse de montée de l'impul-

sion d'entrée 0 IN est élevée, la tension de charge du noeud N 1 augmente à une vitesse élevée Au contraire le noeud N 3 est amené à prendre le niveau bas au bout d'une

durée de retard prédéterminée il en résulte que l'in-

tervalle de temps s'étendant entre l'instant o le noeud

N est amené à un niveau suffisamment haut, jusqu'à l'ins-

tant auquél le noeud N 3 est amené au niveau bas, est allon-

gé il en résulte que les intervalles de temps requis pour rendre simultanément conducteursles transistors MOSFET Q 1

et Q 2 et pour rendre simultanément conducteursles transis-

tors MOSFET Q 3 et Q 4 sont respectivement allongés, et les

courants traversant devant s'écouler à travers les tran-

sistors MOSFET Q 1 et Q 2 et les transistors MOSFET Q 3 et Q 4 sont accrus D'autre part, étant donné que le transistor MOSFET Q 3 de sortie est rendu suffisamment conducteur à

un instant excessivement précoce en réponse à la présen-

ce du potentiel sur le noeud Ni, le niveau de l'impulsion de sortie O OUT est-légèrement accru avant qu'il soit modi- fié en étant amené au niveau haut En d'autr Estermes, le

niveau lors de l'impulsion de sortie O OUT est amené à une va-

leur indésirable.

Au contraire, dans le cas o la vitesse de montée

de la tension de charge sur un noeud N est faible en répon-

se au fait que la vitesse de montée de l'impulsion d'entrée OIN est faible, le noeud i N 3 est amené à prendre le niveau

bas avant que la tension de charge au noeud N 1 soit ameneeà a-

voir le niveau suffisamment élevé Le transistor MOSFET

Q 5 servant à appliquer la tension de charge au condensa-

teur auto-élévateur CB est rendu non conducteur en répon-

se au fait que le noeud N 3 est amené au niveau bas Il en

résulte que la tension de charge du condensateur auto-élé-

vateur CB n'est pas' amenée à prendre le niveau suffisamment haut Etant donné que la tension de charge du condensateur

auto-élévateur CB prend un niveau insuffisant, le transis-

tor MOSFET Q 3 de sortie n'est pas rendu suffisamment con-

ducteur Par conséquent la vitesse de montée de l'impul-

sion de sortie 0 OUT est abaissée.

Le fonctionnement indésirable similaire du généra-

teur d'impulsior de cadencement est obtenu même si la vites-

se de montée de l'impulsion d'entrée 0 IN est constante, étant donné que la vitesse de montée et la durée de-retard

au niveau du noeud N font l'objet d'une dispersion en ré-

ponse à la dispersion des caractéristiques des transistors

MOSFET Q 5, Q 12 et Q 15.

En second lieu, dans le cas o la durée de retard s'étendant entre l'impulsion d'entrée 0 IN et l'impulsion de sortie 0 OUT doit être réglée à une valeur élevée, il est extrêmement difficile de rendre identiques la durée de charge sur le noeud N et la durée de retard sur le noeud N 3, étant donné que ces durées sont fortement influencées

par la dispersion des caractéristiques des éléments.

En troisième lieu, dans le cas o la vitesse de montée de l'impulsion d'entrée 0 IN est modifiée, il se produit un accroissement de la consommation du courant

dû à la première raison citée, à la réduction de la limi-

te de niveau bas et à la réduction de la capacité de com-

mande de la charge non représentée, par l'impulsion de sortie, de sorte que l'on ne peut pas s'attendre à des

fonctionnements stables souhaités.

C'est pourquoi un but de la présente invention est de fournir un générateur d'impulsions de cadencement, dont l'état de fonctionnement soit libéré des influences de la dispersion et de la fluctuation de la montée d'une

impulsion d'entrée.

Un autre but de la présente invention consiste à

fournir un générateur d'impulsions de cadencement qui per-

met de délivrer une impulsion de sortie réglée de manière à présenter une durée de retard supérieure à l'impulsion d'entrée.

Un autre but de la présente invention est de four-

nir un générateur d'impulsion de cadencement ayant une fai-

ble consommation d'énergie.

Un autre but de la présente invention est de four-

nir un générateur d'impulsions de cadencement qui permet de

fournir un signal à un niveau correct.

Un autre but de la présente invention est de four-

nir un générateur d'impulsions de cadencement qui soit ap-

proprié pour une mémoire dynamique MOS à accès direct.

Ce problème est résolu selon l'invention à l'ai-

de d'un générateur d'impulsions de cadencement du type in-

diqué plus haut, caractérisé en ce qu'il comporte un pre-

mier noeud, un premier transistor IGFET servant à appli-

quer une impulsion d'entrée audit premier noeud, un conden-

sateur auto-élévateur branché entre ledit premier noeud et un second noeud, et un étage d'attaque rendu réceptif à une tension apparaissant au niveau du premier noeud en tant que tension d'entrée de cet étage en vue de produire au niveau dudit second noeud une tension de sortie telle qu'elle possède un niveau bas lorsque ladite tension d' entrée est inférieure à une valeur devant être détectée, et un niveau haut lorsque ladite tension d'entrée est

supérieure à ladite valeur, ce qui a pour effet qu'un si-

gnal possédant un niveau relevé est produit au niveau du

premier noeud.

Selon une autre caractéristique de l'invention, ledit étage d'attaque comporte un détecteur de tension servant à produire la tension de sortie apparaissant au

niveau du premier noeud et un circuit de commande du con-

densateur auto-élévateur, qui est rendu réceptif à un si-

gnal qui est produit par ledit détecteur de tension, en

vue de délivrer une tension de sortie devant être appli-

quée audit second noeud.

D'autres caractéristiques et avantages de la

présente invention ressortiront de la description donnée

ci-après prise en référence aux dessins annexes, sur les-

quels: La figure 1, dont il a déjà été fait mention,

est un schéma montrant un générateur d'impulsions de ca-

dencement, qui a été conçu avant la présente invention; la figure 2, dont il a déjà été fait mention,

est un chronogramme illustrant le fonctionnement du gé-

nérateur d'impulsions de cadencement de la figure 1;

la figure 3 est un schéma montrant un généra-

teur d'impulsions de cadencement selon une forme de réa-

lisation de la présente invention;

la figure 4 est un chronogramme servant à expli-

quer les fonctionnements du générateur d'impulsions de ca-

dencement de la figure 3;

la figure 5 est un schéma-bloc montrant une mé-

moire D-RAM qui est équipée du générateur d'impulsions de cadencement selon la présente invention;

les figures 6 et 7 sont des chronogrammes illus-

trant les fonctionnementsde la mémoire D-RAM de la figure ; la figure 8 est un schéma montrant une partie

essentielle de la mémoire D-RAM, à laquelle est appli-

quée la présente invention; et

la figure 9 est un chronogramme servant à ex-

pliquer les fonctionnements du circuit de la figure 8.

Ci-après on va décrire la présente invention de

façon détaillée en liaison avec sa forme de réalisation.

Sur la figure 3, on a représenté le schéma de

la forme de la réalisation de la présente invention.

Dans cette forme de réalisation, un détecteur de tension, qui est constitué par des transistors MOSFET Q 6 à Q 10, de la manière indiquée ci-après, est raccordé au circuit de sortie auto-élévateur qui est représenté sur la figure l et qui est constitué par les transistors MOSFET Q 1 à Q 5 et par le condensateur auto-élévateur CB' Le détecteur de tension de la forme de réalisation de la figure 3 est constitué par des transistors MOSFET Q 6 à Q 10

et est utilisé à la place du circuit de retard représen-

té sur la figure 1 Dans le circuit auto-éIévateur de sor-

tie, les transistors MOSFET Q 1 et Q 2 constituent essentiel-

lement le circuit de commande du condensateur auto-éleva-

teur Dans le générateur d'impulsions de cadencement re-

présenté sur la figure 3, le détecteur de tension et le circuit de commande du condensateur auto-élévateur peuvent

être constitués de manière à former essentiellement un éta-

ge d'attaque.

Dans le détecteur de tension, le transistor MOS-

FET Q 7, qui est situé du côté du potentiel relié à la mas-

se, est branché en série avec le transistor MOSFET Q 6, qui est situé du côté de la borne de la source d'alimentation en énergie et dont la grille est alimentée par la tension de grille appliquée au transistor MOSFET Qi' En d'autres

termes, le transistor MOSFET Q 7 est branché entre la sour-

ce du transistor MOSFET Q 6 et le point, relié à la masse,

du détecteur de tension La grille et le drain du transis-

tor MOSFET Q 9, quiest situé du côté du potentiel relié à

la masse, sont interconnectés selon des connexions croi-

sées avec la grille et le drain du transistor MOSFET Q 7.

Le transistor MOSFET Q 8 ' situé du côté de la borne de la source d'alimentation en énergie, est branché en série

avec les transistors MOSFET Q 9 et sa grille est alimen-

tée par l'impulsion de préchage O En parallèle avec le

transistor MOSFET Q 7 se trouve branché le transistor MOS-

FET Q 10 dont la grille est alimentée par l'impulsion de précharge A Le signal de sortie du drain du transistor

MOSFET Q 9 est envoyé d'une part auxgrilles des transis-

tors MOSFET Q 2 et Q 4 et d'autre part à la grille du tran-

sistor MOSFET Q 5 par l'intermédiaire du transistor MOSFET

de coupure Qll, dont la grille est alimentée par la ten-

sion VCC de la source d'alimentation en énergie.

Les transistors MOSFET, que l'on vient de décri-

rç, sont agencés de manière à être du type à canal N, sans

que l'invention y soit particulièrement limitée Les tran-

sistors MOSFET et le condensateur auto-élévateur CB, comme représenté, sont réalisés sur un substrat semiconducteur

conformément à la technique bien connue des circuits inté-

grés 14 MOS, le substrat sertconducteirétant réalisé avec du si-

licium monocristallin de type N le condensateur auto-élé-

vateur CB est constitué par le condensateur MOS qui est agen-

cé de manière posséder une constitution similaire à celle du transistor MOSFET, sans toutefois y être spécialement

limité L'électrode de grille du condensateur CB est ac-

couplée au noeud N 1 et ses électrodes de source et de drain sont raccordées au noeud commun de l'électrode de source du

transistor Q 1 et à l'électrode de drain du transistor MOS-

FET Q 2.

On va décrire les fonctionnements du générateur

selon la forme de réalisation en référence au chronogram-

me de la figure 4.

L'impulsion de préchage O et l'impulsion d'en-

trée O IN devant être appliqueeau générateur représenté sur la figure 3 sont envoyées à partir d'un circuit approprié

non représenté.

L'impulsion de précharge e est préréglée à un niveauhaut très voisin de la tension Vcc de la source d' alimentation en énergie, comme représenté à la figure 4, et tombe à un niveau bas égal approximativement à zéro

volt avant que l'impulsion d'entrée O IN devant être rac-

cqrdée soit reçue, c'est-à-dire avant que l'impulsion d'

entrée O IN soit amenée au niveau haut En outre, l'impul-

IN

sion de précharge O est relevée au niveau haut en synchro-

nisme avec le fait que l'impulsion d'entrée O IN est rame-

née au niveau bas, sans que cela soit particulièrement

limitatif.

Lorsque l'impulsion de précharge O est au ni-

veau haut, les transistors MOSFET Q 8 et Q 10 sont rendus par conséquent conducteur Lorsque les transistors MOSFET Q 8 et Q 10 deviennent conducteurs, le transistor MOSFET Q 7 est rendu conducteur, tandis que le transistor MOSFET Q 9 est rendu non conducteur ou est placé à l'état bloqué A cet instant, étant donné que le transistor MOSFET Q 9 est

non conducteur alors que le transistor MOSFET Q 8 est con-

ducteur, les grilles des transistors MOSFET Q 2 ' Q 4 et Q 5

sont préchargées au niveau haut, qui est approximative-

ment égal à la tension de la source d'alimentation en

énergie Vcc VTH (VTH étant la tension de seuil du tran-

sistor MOSFET) par l'intermédiaire du transistor MOSFET Q 8 ' Par conséquent ces transistors MOSFET Q 2 ' Q 4 et Q 5 sont rendus conducteurs Le niveau présent sur le noeud N 1 est réduit au même niveau que celui de l'impulsion d' entrée 01 N c'est-à-dire le niveau bas étant donné que le transistor MOSFET Q 5 est conducteur Les transistors MOSFET Q 6 ' Q 5 et Q 3, dont les grilles respectives sont accouplées au noeud N 1 sont rendus non conducteurs étant donné que le noeud N 1 se trouve au niveau bas L'impulsion de sortie O OUT envoyée à partir du noeud commun de la source du transistor MOSFET Q 3 de sortie et du drain du transistor MOSFET Q 4 de sortie se situe au niveau bas

étant donné que le transistor MOSFET Q 4 est non conduc-

teur Dans cet état, au moins un des transistors MOSFET appariés, qui sont branchés en série entre la borne de la source d'alimentation en énergie et la borne reliée à la masse, tels que les transistors MOSFET Q 3 et Q 4, est maintenu dans son état non conducteur Par conséquent la

consommation en courant du générateur d'impulsions de ca-

dencement dans cet état est essentiellement réduite à zéro.

Par ailleurs, l'opération de précharge se termi-

ne en raison du fait que l'impulsion de précharge 7 est modifiée en étant amenée au niveau bas Après cela, si l'impulsion d'entrée 0 IN augmente en passant au niveau haut, le condensateur auto-élévateur Cv est chargé par l'intermédiaire du transistor MOSFET Q 5 Le potentiel présent au niveau du noeud N 1 est accru conformément à

la charge du condensateur auto-élévateur TB' Ici, le tran-

sistor MOSFET Q 5, qui a été rendu conducteur par la pré-

charge, constitue un condensateur MOS qui agit essentiel-

lement en tant que condensateur auto-élévateur L'élec-

trode de grille du transistor MOSFET Q 5 est censk consti-

tuer une électrode du condensateur MOS, tandis que le ca-

nal induit au-dessous de l'électrode de grille du transis-

tor MOSFET Q 5 est censé constituer l'autre électrode du

condensateur MOS Ce condensateur MOS, qui est essentiel-

lement constitué par le transistor MOSFET Q 5, se charge lors de la précharge, c'est-à-dire lorsque l'impulsion il de précharge e est amenée au niveau haut La tension au niveau du canal du transistor MOSFET Q 5 conducteur est accrue conformément à la montée mentionnée précédemment

d'impulsion d'entrée 0 IN au niveau haut Pendant la pé-

riode de précharge, le condensateur MOS situé entre 1 ' électrode de grille et le canal du transistor MOSFET Q 5 a été chargé de telle sorte que la tension de grille du transistor MOSFET Q 5 est accrue en réponse à la montéede la tension d'impulsion d'entrée 01 N* En d'autres termes le potentiel de grille du transistor MOSFET Q 5, qui a

été relevé en étant amené au niveau haut par la préchar-

ge, est accru en supplément, sous l'effet de ce qu'on

appelle "l'effet auto-élévateur",à un niveau élevé dépas-

sant le niveau de la tension de la source d'alimentation en énergie Le transistor MOSFET Q, commence à présenter

la caractéristique à l'état passant satisfaisante lors-

que le potentiel de grille est suffisamment accru Il en résulte que l'impulsion d'entrée O IN est transmise au

noeud N 1 sans que sbn niveau soit sensiblement réduit.

Aussitôt après que l'impulsion d'entrée O IN est relevée en étant amenée au niveau haut, le noeud N 3 est encore

au niveau haut L'électrode du transistor MOSFET de cou-

pure Q 11, qui est accouplé à la grille du transistor MOSFET Q 5, agit en tant qu'electrode de drain dans le

cas o elle est alimentée par la tension auto-éléva-

trice par l'intermédiaire du transistor MOSFET Q 5 A cet

instant, la tension devant être appliquée entre l'élec-

trode de grille du transistor MOSFET de coupure Q 1 l et

l'électrode agissant essentiellement en tant qu'électro-

de source (c'est-à-dire l'électrode accouplée au noeud N 3) est suffisamment basse, étant donné que le noeud N 3

est amené à avoir le niveau haut Par conséquent le tran-

sistor MOSFET de coupure Qil est rendu automatiquement

non conducteur conformément au fait que la tension auto-

élévatrice produite par le transistor MOSFET Q 5 augmente en passant à un niveau supérieur à la tension de la source

d'alimentation en énergie Par conséquent la tension auto-

élévatrice est empêchée de toute chute.

Le transistor MOSFET Q 6 qui a été rendu non conducteur pendant la période de précharge, est rendu

conducteur de sorte que sa conductance est accrue con-

formément à la montée du potentiel au niveau du noeud Ni Le potentiel au niveau du noeud N 2 augmente, comme cela est représenté sur la figure 4, conformément au rapport des conductances des transistors MOSFET Q 6 et

Q 7 qui sont maintenant conducteurs.

* Si la tension présente sur le noeud N 2 dépasse

la tension de seuil VTH du transistor MOSFET Q 9 conformé-

ment à la montée du potentiel sur le noeud N 1, le transis-

tor MOSFET Q 9 est par conséquent commuté de sontétat non conducteur à son état conducteur A cet instant, l'état

conducteur des transistors MOSFET Q 7 et Q 9 est brusque-

ment inversé par suite de l'action de la réaction posi-

tive qui se produit en passant par les transistors MOS-

FET Q 7 et Q 9, 'qui sont raccordés selon des connexions croisées De façon plus spécifique, le transistor MOSFET Q 9 est commuté de l'état "bloqué" à l'état "passant", tandis que le transistor MOSFET Q 7 est commuté de l'état

passant" à l'état "bloqué".

Le noeud N 3 est amené du niveau de précharge,

c'est-à-dire du niveau haut, au niveau bas en conséquen-

ce du fait que le transistor MOSFET Q 9 est rendu conduc-

teur Lestransistors MOSFET Q 2 et Q 4 sont rendus non con-

ducteur en raison du fait que le noeud N 3 est amené au

niveau bas Le transistor MOSFET de coupure Q 11 est ren-

du conducteur lorsque le noeud N 3 est amené au niveau

bas, étant donné que la tension devant être appliquée en-

tre la grille de ce transistor et l'électrode agissant

essentiellement en tant qu'électrode de source est rele-

vée de façon correspondante Le transistor MOSFET Q 5 est rendu non conducteur étant donné que son potentiel de grille est chargé au niveau bas par l'intermédiaire du

transistor MOSFET de coupure Q à l'état conducteur.

Le noeud commun des transistors MOSFET Q 1 et Q 2 est relevé au niveau haut en raison du fait que le transistor MOSFET Q 3 est rendu non conducteur Etant

donné que le condensateur auto-élévateur CB est pré-

chargé, le potentiel présent sur les grilles,reliées en commundes transistors MOSFET Q 1 et Q 3 c'est-à-dire le potentiel présent sur le noeud N 1 est relevé en étant

amené à un niveau supérieur à la tension Vcc de la sour-

ce d'alimentation en énergie, conformément à l'accroisse-

ment du potentiel au niveau haut sur le noeud commun Le transistor MOSFET Q 5 est rendu non conducteur lorsque la tension sur le noeud N 1 est accrue Par conséquent la charge servant à maintenir la tension autoélevée du noeud -N 1 ne peut pas faire l'objet de fuites vers le côté de 1 ' impulsion d'entrée 0 IN par l'intermédiaire du transistor

MOSFET Q 5.

Le transistor MOSFET de sortie Q 3 prend une ré-

sistance à l'état passant suffisamment faible lorsque le

potentiel du noeud N 1 est suffisamment augmenté par l'opé-

ration d'auto-élévation Il en résulte que l'impulsion de sortie 0 OUT augmente à une vitesse élevée pour passer au

niveau haut même si le condensateur de charge non repré-

senté est accouplé au noeud commun des transistors MOSFET

Q 3 et Q 4, c'est-à-dire à la borne de sortie.

Dans la forme de réalisation considérée, la

tension de décalage de niveau, dont le niveau est déca-

lé à une valeur conformément au rapport des conductances des transistors MOSFET Q 6 et Q 7 par rapport à la tension de charge appliquée au condensateur auto-élévateur CBE est

produite sur le noeud commun de ces transistors MOSFET.

La valeur de cette tension de décalage de niveau est com-

parée par les transistors MOSFET Q 9 Dans ce cas la ten-

sion de seuil du transistor MOSFET Q 9 est censée être

la tension de référence pour la comparaison de tension.

Ce potentiel présent sur le noeud N est accru à une valeur prédéterminée, comme cela a été décrit précédemment, les états"passant" et "bloqué" des transistors MOSFET Q 7

et Q 9 sont inversés de façon correspondante de façon brus-

que Par conséquent la tension auto-élévatrice fournie par le condensateur auto-élévateur CB est appliquée au noeud N 1

Cette valeur de la tension de charge du conden-

sateur auto-élévateur CBI qui doit être détectée, peut être réglée à une valeur appropriée grâce à un réglage convenable des constantes de sortie, qui sont déterminées par ces transistors MOSFET Il en résulte que, conformément

à la présente forme de réalisation, le condensateur auto-

élévateur CB est validé pour commencer l'opération d'auto-

élévation et ce avec le cadencement le plus approprié qui

a été celui de la charge jusqu'à la tension de charge cor-

recte Même si la vitesse de charge du condensateur auto-

élévateur CB fl ictue par suite de fluctuations telles que des variationsde la vitesse de changement de l'impulsion

d'entrée 0 IN' les transistors MOSFET Q 2 et Q 4 sont commu-

tés de leur état conducteur à leur état non conducteur se-

lon le cadencement approprié accompagnant ces fluctuations.

Il en résulte qu'il n'existe aucune perte de courant plus

importante que cela n'est nécessaire En outre il est pos-

sible d'accroître la limite de niveau bas et de garantir

la capacité de commande suffisante.

La production de l'impulsion de sortie QOUT au

bout d'une durée importante de retard par rapport à l'im-

pulsion d'entrée O IN peut être obtenue d'une manière re-

marquablement aisée par réduction de la conductance du transistor MOSFET Q 5 ou par retard de l'impulsion d'entrée

0 IN elle-même.

Conformément à la présente forme de réalisation, I étant donné que le cadencement de fonctionnement du circuit auto-élévateur est commandé par le résultat du contrôle de

la tension de charge aux bornes du condensateur auto-éléva-

teur C, les influences dues aux dispersions des éléments sont réduites remarquablement au point que l'on peut obte-

nir un degré important de liberté dans la conception.

Le générateur d'impulsions de cadencement selon

cette forme de réalisation peut être utilisé comme généra-

teur d'impulsions de cadencement d'une mémoire dynamique

de type RAM (qui sera désignée ci-après sous le sigle abré-

gé de mémoire "D-RAM"), comme cela sera décrit ci-après, sans que l'invention y soit de toute façon spécialement limitée.

Le schéma-bloc de la mémoire D-RAM est représen-

té sur la figure 5 Sur cette figure, chacun des blocs de circuit entourés par des pointillés est réalisé sous la forme d'un circuit intégré (qui sera désigné ci-après sous

le terme abrégé de circuit "IC") sur un substrat semicon-

ducteur (bien que celui-ci ne soit pas représenté) Chaque circuit du cirçuit intégré IC est constitué par un circuit dynamique Le circuit intégré IC comporte un système de multiplexage d'adresses de manière que le nombre de ses bornes extérieures soit réduit Le circuit IC est rendu

actif par suite de l'application, à sa borne de la sour-

ce d'alimentation en énergie et à sa borne reliée à la mas-

se, de la tension Vcc de la source d'alimentation en éner-

gie, qui est produite par l'unité formant sources d'ali-

mentation en énergie non représentée, et par un potentiel de masse VSS Les bornes extérieures du circuit IC sont alimentées par le signal RAS d'échantillonnage d'adresses de lignes, le signal CAS d'échantillonnage d'adresses de colonnes, le signal WE de validation d'enregistrement, les signaux d'adresses de lignes A 0 à Ai, les signaux d' adresses de colonnes Ai+l à A, et le signal d'entrée de données Din, qui sont produits par une unité électronique

telle que l'unité centrale de traitement CPU non représen-

tée La borne extérieure du circuit IC produit un signal

de données Dout qui doit être envoyé à une unité électroni-

que telle que l'unité CPU.

Dans le circuit intégré IC, le bloc entouré par une ligne en trait mixte est le générateur d'impulsionsde

cadencement qui est constitué par un circuit servant à pro-

duire un signal pour la commande des opérations des circuits

respectifs de la mémoire D-RAM.

Les figures 6 et 7 sont des chronogrammes illus-

trant les opérations du cycle de lecture et du cycle d'en-

registrement de la mémoire D-RAM représentée sur la figure 5. Ci-après, on va décrire la sortie de la mémoire D-RAM de cette forme de réalisation, en se référant au

schéma-bloc de la figure 5-et aux chronogrammes des figu-

res 6 et 7.

Tout d'abord, les niveaux des signaux d'adresses

de lignes respectifs A à Ai sont réglés à des valeurs per-

mettant de sélectionner l'adresse de ligne d'une cellule de mémoire désirée située à l'intérieur d'un réseau de mémoire (qui sera désigné ciaprès de façon abrégée sous le terme

de réseau "M-ARY") Ensuite le signal RS est amené au ni-

veau bas Le générateur d'impulsions de cadencement (qui sera désigné ciaprès sous le terme abrégé de générateur "TGB") délivre un signal de commande OAR en réponse à la chute du signal RAS Lorsque le signal O AR a été délivré, un tampon d'adresses de lignes (qui sera désigné ci-après sous le terme abrégé de tampon "ADB"), maintenu paravance

à l'état préchargé, est amené dans l'état de fonctionnement.

Il en résulte que les signaux d'adresses de ligne Ao à Ai sont envoyés au tampon ADB et y sont bloqués En réponse

auxsignaux d'adresses de ligne A à Ai, le tampon ADB dé-

livre des signaux d'adresses internes a, -à aait apos-

sédant des niveaux vrais et faux Ici la raison pour la-

quelle le signal RAS est retardé par rapport aux signaux d'adresses de ligne A à Aiest d'alimenter de fiable le tampon ADB avec les signaux d'adresses de ligne A à Ai

servant d'adresses de lignes dans le réseau de mémoire.

Lors de la production du signal O AR, les signaux d'adresses internes a 0, a O à ai, a produits par le tampon ADB sont transmis à un circuit formant décodeur de lignes

et de colonnes et étage d'attaque (circuit qui sera dési-

gné ci-après sous le terme abrégé de circuit"RC-DCR") Le circuit RC-DCR décode les signaux d'adresses internes ao, a à ai, ai Parmi les signaux décodés du circuit RC-DCR, seul un signal devant être choisi est laissé au niveau haut, tandis que les autres signaux ne devant pas être

choisis sont amenés au niveau bas.

Ultérieurement un signal 0 X qui est retardé pen-

dant un intervalle de temps prédéterminé par rapport au signal 0 AR' est délivré par le générateur TGB Lors de la délivrance du signal O X, les signaux décodés formés

par le circuit RC-DCR sont transmis aux lignes de transmis-

sion d'adresses,de lignes du réseau de mémoire M-ARY Ici

la raison pour laquelle le signal O X est retardé par rap-

port au signal 0 AR' est de faire fonctionner le circuit RC-DCR unefois que le fonctionnement du tampon ADB s'est

terminé De cette manière l'adresse de ligne dans le ré-

seau de mémoire M-ARY est positionnée C'est-à-dire qu'une ligne de transmission d'adresses de lignes dans le réseau M-ARY est sélectionnée à un niveau haut parmi les 2 i+î signaux de

sortie du circuit RC-DCR.

Ensuite les signaux de données correspondant à l'information " 1 " ou " O " lue hors des cellules de mémoire respectives, qui sont raccordées à la ligne de transmission d'adresses de ligne à signal sélectionné dans le réseau M-ARY, sont amplifiés par l'amplificateur de lecture ou de détection (qui sera désigné ci-après sous le terme abrégé de "SA") L'opération d'amplification effectuée par l'amplificateur SA commence lors de la production du signal 0 PA' Selon un cadencementapproprié repéré en E sur

la figure 6, les niveaux respectifs des signaux d'adres-

ses de colonnes ai+i à a sont réglés à des niveaux per-

mettant de sélectionner une adresse de colonne de la cel-

lule de mémoire désirée Ensuite, lorsque le signal CAS a été amené au niveau bas de manière qu'un signal O AC soit délivré par le tampon TGB, les signaux d'adresses de colonnes Ai+l à Aj sont appliqués au tampon ADB et

y sont verrouillés Ici la raison pour laquelle le si-

gnal CAS est retardé par rapport aux signaux d'adresses de colonne Ai+ 1 à A est d'alimenter de façon fiable le

tampon ADB avec les signaux d'adresses de colonnes ser-

van d'adresses de colonnes dans le réseau de mémoire.

Lors de la délivrance du signal OAC' le tam-

pon ADB transmet des signaux d'adresses internes ai+l, ai.+ à a à a correspondant aux signaux d'adresses de colonnes, au circuit RC-DCR Ce circuit RC-DCR produit

un nombre de 2 j+i signaux décodés lors d'une opération.

Parmi les signaux décodés, un signal correspondant à la combinaison des signaux d'adresses internes est amené au niveau haut Ensuite un signal 0 y retardé par rapport au signal O AC est appliqué au circuit RC-DCR Lors de la

production du signal O y les signaux décodés sont déli-

vrés par le circuit RC-DCR et sont transmis à un commu-

tateur de colonnes (qui sera désigné ci-après sous le ter-

me abrégé de commutateur "C-SW") De cette manière l'adres-

se de colonne située dans le réseau M-ARY est positionnée.

C'est-à-dire que l'une des lignes de transmission de bits dans le réseau M-ARY est sélectionnée par le commutateur C-SW. Une adresse de mémoire dans le réseau M-ARY est positionnée par un tel réglage de l'adresse de ligne et

de l'adresse de colonne.

Ci-après on va expliciter les opérations de lec-

ture et d'enregistrement pour l'adresse positionnée.

Un mode de lecture est spécifié par le niveau haut du-signal WE Ce signal WE est amené au niveau haut avant que le signal CAS soit amené au niveaubas Les pré-

paratifs pour la mise en oeuvre de cette opération de lec-

ture consistent à amener le signal WE au niveau haut Par conséquent, lorsque le signal DE a été amené par avance au niveau haut, l'opération de lecture est prête à être

effectuée avant qu'une adresse du réseau M-ARY soit posi-

tionnée en amenant le signal CAS au nivea bas Par consé-

quent l'intervalle de temps prévu pour le démarrage de

l'opération de lecture peut être raccourcie.

Lorsqu'un signal Op, qui est un signal du grou-

pe CAS, a été délivré par le générateur DGB, un amplifica-

teur de sortie (bien que non représenté), qui est contenu dans le tampon de sortie des données (qui sera désignée ci-après sous le terme abrégé de tampon "DOB") est activé

en réponse L'information lue hors de l'adresse position-

née, à savoir L'information délivrée par l'intermédiaire du commutateur CSW, est amplifiée par l'amplificateur de sortie activé L'information amplifiée est délivrée par l'intermédiaire du tampon DOB à la borne de sortie des

données Par conséquent l'opération de lecture est réali-

sée Lorsque le signal CAS prend le niveau haut, l'opéra-

tion de lecture est terminée.

Un mode d'enregistrement est spécifié par le ni-

veau bas du signal WE Un signal O RW' est amené au niveau

haut par le signal WE situé au niveau bas et par le si-

gnal CAS situé au niveau bas Le signal 0 RW est appliqué au tampon d'entrée de données,(qui sera désigné ci-après sous le terme abrégé de tampon "DIB") Ce tampon DIB est

activé par le signal 0 RW situé au niveau haut, puis re-

transmet les données d'enregistrement depuis la borne des données d'entr& (Din) au commutateur C-SW Les données d'enregistrement sont transmises à l'adresse positionnée du réseau M-ARY par l'intermédiaire du commutateur C-SW Il en

résulte que l'opération d'enregistrement est effectuée.

Lors de l'opération d'enregistrement, le tampon DOB est désactivé en étant alimenté par le signal inverse du signal O RW' à savoir le signal 0 RW possédant le niveau

bas Par conséquent les données lors de l'opération d'en-

registrement ne peuvent pas faire l'objet d'une lecture.

Les impulsions d'horloge respectives O X' O Y et ainsi de suite sont formées sur la base des signaux d' échantillonnage d'adresses (par exemple le signal RAS et

le signal CAS) dans le générateur TGB qui reçoit ces si-

gnaux d'adresses comme cela a été indiqué précédemment.

L'impulsion d'horloge 0 RW est formée à partir du signal WE et du signal de sortie à partir du générateur TGB dans

le générateur d'impulsions-d'horloge de lecture/d'enregis-

trement R/W-SG.

La figure 8 représente un schéma montrant une

partie essentielle de la mémoire D-RAM à laquelle la pré-

sente invention est appliquée.

Le circuit, qui est représenté sur la figure 8

est constitué par un transistor IGFET à canal N (le si-

gle IGFET étant l'abréviation anglaise de "transistor à effet de champ à grille isolée") qui est constitué par un transistor MOSFET à canal N. Réalisation de la cellule de mémoire M CEL La cellule M-CEL à 1 bit est constituéapar un

condensateur C-S de stockage de l'information et un tran-

sistor MOSFET Qm de sélection d'adresses et mémorise l'in-

formation " 1 " ou " O " selon que le condensateur CS possède

une charge ou non.

Quantité du signal lu L'opération de lecture de l'information est effectuée en plaçant à l'état conducteur le transistor MOSFET OM de manière à raccorder le condensateur Cs à une

2525413-

ligne commune de transmission de données de colonnes DL

et par détection ultérieure de la manière dont le poten-

tiel de la ligne de transmission DL a varié en fonction de la quantité de la charge stockée dans le condensateur CS On suppose que le potentiel chargé par avance dans une

capacité parasite C O est égale à la tension Vcc de la sour-

ce d'alimentation en énergie, et que le potentie I (VDL) de la ligne de transmission de données DL, qui est déterminé pendant l'opération d'adressage, est laissé au niveau du potentiel Vcc dans le cas o l'information stockée dans

le condensateur CS est égale à " 1 " (c'est-à-dire le po-

tentiel de la tension Vcc) Dans le cas o le potentiel aux bornes du condensateur Cs est égal à " O " (c'est-à-dire 0 V) le potentiel (VDL) NO, , présent dans la ligne DL de transmission de données est exprimé par {C O Vc-Cs (Vw-Vth)} /CO Ici la référence VW désigne la tension de grille du

transistor MOSFET QM' et la référence Vth désigne la ten-

sion de seuil du transistor MOSFET QM En outre la varia-

tion de potentiel, qui sera impartie à la ligne DL de transmission de données de manière qu'elle corresponde au " 1 " ou au " O " logique, c'est-à-dire la quantité de

AVS devant être détectée, est exprimée sous la forme sui-

vante: A Vs = (V Ds),"li (VDL)I " O "i = (VW Vth) -CS/CO Si l'on a Vw = VCC, la quantité de signal A Vs est exprimée par l'équation suivante: AVS= (Vcc Vth) CS/CO Dans le cas o une matrice de mémoire possédant une haute densité d'intégration et une capacité élevée et dans laquelle les cellules de mémoire sont réduites à une très petite taille et sont raccordées à une ligne commune de transmission de données, on a l'inégalité

CS<"C O C'est-à-dire que le rapport Cs/CO prend une va-

leur extrêmement faible Par conséquent la quantité de

signal AVS devient un signal possédant un niveau extrê-

ment faible.

Signal de référence pour la lecture On utilise une cellule fictive D-CEL en tant que moyen servant à fournir une référence lorsqu'un tel petit signal doit être détecté La cellule D-CEL est constituée dans les mêmesconditions de réalisation et avec les mêmes

constantes d'agencement que les conditions et les constan-

tes respectives de la cellule M-CEL, hormis en ce qu'un condensateur Cds possède une capacité égale environ à la

moitié de la capacité du second condensateur Cs Le con-

densateur Cds est chargé au potentiel de la masse (tandis

que l'autre l'électrode est fixée à Vcc) par suite de l'ac-

tion d'un transistor MOSFET QD 2 avant l'accès à la mémoire D-RAM Par conséquent la variation de signal AVR, qui est

impartie à la ligne DL de transmission de données des colon-

nes par suite de l'action de la mémoire D-CEL lorsque l Von effectue un accès à la mémoire D-RAM, est exprimée de la

même manière que (A Vs) de la cellule de mémoire par l'équa-

tion suivante (dans laquelle la référence VDW désigne la

tension de grille dans le transistor MOSFET QD 1 et la ré-

férence Vth' désigne la tension de seuil du transistor

MOSFET QD 1)

AVR = (V Dw Vth) Cds/C O Si l'on a VDW = VCC, la valeur du signal AVR est exprimée par l'équation suivante: AVR = (Vcc-Vth) Cds/C O Etant donné que le condensateur Cds est réglé de manière à posséder une capacité égale à environ la moitié de la capacité du condensateur Cs, la valeur du

signal LVR devient égale à environ la moitié de la quan-

tité de signal Vs Par conséquent on peut réaliser une discrimination ou distinction entre les informations " 1 " ou " O " en fonction du fait que la variation de potentiel devant être impartie à la ligne DL de transmission de

donnée par la cellule de mémoire est supérieure ou infé-

rieure à la valeur (AVR) de la cellule fictive.

Agencement des circuits respectifs Un amplificateur de lecture ou de détection SA 1 accroit une différence des variations de potentiel, qui

apparaît pendant l'opération d'adressage et ce en l'éten-

daxrt à la période de détection qui est déterminée par un signal de cadencement C'est-à-dire le signal de commande de l'amplificateur de détection) (cette opération sera décrite ultérieurement) L'amplificateur de détection SA 1 possède des noeuds d'entrée et de sortie qui sont accouplés à deux lignes de, transmission de données complémentaires DL 1 et DL l disposés en parallèle Les nombres des cellules de mémoire devant être accouplées aux lignes de

transmission de données DL 1-1 et DL 11 l sont rendus iden-

tiques de manière à accroître la précision de détection

des données, et une cellule fictive est accouplée à cha-

cune des lignes de transmission de données DL 1 1 et DL 11 Chaque cellule de mémoire est branchée entre une ligne de transmission de mots WL et l'une des lignes de transmission de données complémentaires Lorsque la cellule de mémoire

accouplée à l'une des lignes de transmission de données com-

plémentaires DL 1 et DL 11 est sélectionnée, l'une des deux lignes de transmission de mots fictives DWL 1 et DWL 1-2 est sélectionnée de sorte que la cellule fictive accouplée à l'autre ligne de transmission de données peut

être sélectionnée.

Une capacité de couplage indésirable, telle que la capacité parasite non représentée, existe au niveau de l'intersection entre chaque ligne de transmission de mots et chaque ligne de transmission de données Il enrésulte que, si le potentiel d'une ligne de transmission de mots

est modifié, la variation de potentiel qui est censé cons-

tituer des bruits est appliquée à chaque ligne de transmis-

sion de données par l'intermédiaire de la capacité de cou-

plage indésirable Dans le cas du réseau de mémoire du ty-

pe à lignes de transmission de bits repliées, comme repré-

senté sur la figure 8, chaque ligne de transmission de mots WL intersecte l'un quelconque des couples de lignes de transmission de données Il en résulte que les bruits possédant un niveau sensiblement égal à celui des bruits qui seront transmis à une ligne de transmission de données par la variation de potentiel de la ligne de transmission

de mots WL, sont également transmis à la ligne de transmis-

sion de données, qui est accouplée à la première ligne de transmission de données Etant donné que l'amplificateur différentiel de détection est essentiellement insensible aux bruits en mode commun, le petit signal qui est envoyé

aux lignes de transmission de données accouplées, est cor-

rectement amplifié indépendamment de la présence des bruits.

Fonctionnement de l'amplificateur de détection Cet amplificateur de détection SA 1 est équipé d'un couple de transistors MOSFET Q 58 et Q 59, accouplés selon un couplage croisé, de sorte qu'il amplifie de façon

différentielle le petit signal par suite des fonctionne-

ments en réaction positive de ces transistors MOSFET Ces opérations de réaction sont déclenchées en même temps que le démarrage de la conduction ou de l'état passant d'un transistor MOSFET Q 510 par le signal de cadencement (c'

* est-à-dire le signal de commande de l'amplificateur de dé-

tection) O PA Il résulte des opérations de l'amplificateur

de détection SA 1, que le potentiel (VH) de la ligne de trans-

mission de données, qui a été positionné au niveau haut sur la base de la différence de potentiel appliqué par avance pendant l'opération d'adressage aux lignes de transmission de données appariées, chute à une faible vitesse de variation, tandis que le potentiel bas (VL)

des lignes de transmission de données chute à une vites-

se de variation élevée Par conséquent les potentiels des lignes appariées de transmission de données chutent alors que leur différence augmente Lorsque le potentiel bas (V L) des lignes de transmission de données atteint la tension de seuil Vth des transistors MOSFET accouplés selon un couplage croisé, le fonctionnement en réaction positive se termine essentiellement Le potentiel haut VH des lignes de transmission de données subsiste à une valeur qui est inférieure à Vc et supérieure à yth Le potentiel bas DL des lignes de transmission de données atteint finalement la valeur O V. Lors de l'opération d'adressage l'information,

c'est-à-dire l'information mémorisée de la cellule de mé-

moire, qui a été une fois perdueest restaurée (ou réenre-

gistrée) comme conséquence du fait qu'elle est enregistrée

telle quel 1 e'daîs la' Cellule de mémoire dans laquelle le poten-

tiel VH ou VL fourni par cette opération de détecticnast sélectionnée. Compensation du niveau logique " 1 " Si le potentiel haut VH chute de plus d'une valeur prédéterminée par rapport au niveau VCC, il se produit une opération erronée lors de laquelle le potentiel VH est lu en tant

que "O' logique après les répétitions de lecture et de réen-

registrement Il est prévu un circuit de régénération ou de restauration actif AR servant à empêcher un fonctionnement erroné Ce circuit AR 1 a pour rôle d'élever uniquement le

potentiel haut VH pour l'amener au potentiel VCC sans in-

fluer d'une manière quelconque sur le potentiel bas VL Les références C Bil et CB 12 désignent des éléments du type MIS à capacité variable, dont les capacités électrostatiques sont modifiées en fonction de la tension appliquée à une borne située sur le côté gauche du dessin Ces éléments à capacité variable doivent être considérés comme réalisant de façon théorique des condensateurs pour une tension élevée par rapport à la tension de seuil Vth' mais non

pour une basse tension.

Lorsque les transistors MOSFET Q 54 et Q 55 sont

rendus conducteurs par un signal de cadencement (c'est-à-

dire un signal de commande de régénération active) 0 rg'

l'élément à capacité variable CB faisant partie de la li-

gne de transmission de données au potentiel VH est chargé.

Lorsque le signal de cadencement (c'est-à-dire un signal de commande de régénération active) O rs prend le niveau haut, le potentiel de grille d'un transistor MOSFET Q 56 ou Q 57 faisant partie de cette ligne de transmission de

données devient suffisamment supérieur à V C Il en ré-

sulte que le transistor MOSFET Q 56 ou Q 57 possède une con-

ductance suffisamment élevée et que le potentiel VH régé-

nère le niveau CV Afin de réduire les pertes d'énergie au niveau des transistors MOSFET Q 56 et Q 57 dans ce cas,

les tensions respectives de seuil Vth sont conçues de ma-

nière à être inférieures à celles du transistor MOSFET non

affecté d'un astérisque, sans que l'invention y soit spé-

cialement limitée.

On va expliquer les opérations séquentielles du circuit à transistors de la mémoire D-RAM, que l'on vient de décrire, en se référant au chronogramme de la

figure 9.

OPERATION DE LECTURE

Période de précharge

Si le signal O PC est amené à un niveau haut dépas-

sant le niveau VCC, les transistors MOSFET Q 52 et Q 3 sont, de façon correspondante, rendus conducteuisde sorte que la capacité parasite CO des lignes de transmission de données complémentaires accouplées DL 1 et DL_ 1 est préchargée au niveau VCC Etant donné qu'un transistor MOSFET Q Si est simultanément rendu conducteur à cet instant, les lignes de transmission de données complémentaires DL 1 i 1 et DL 1 sont court- circuitées, même s'il apparaît un déséquilibre lors de la précharge effectuée par les transistors MOSFET Q 52 et Q 53 ' desorte que ces éléments sont placés dans les mêmes conditions de potentiel Les transistors MOSFET Q 51 Q 53 sont constitués de telle manière qu'ils possedent des tensions de seuil inférieures à celles du transistor MOSFET non affecté d'un astérisque, de sorte qu'il ne peut se produite aucune chute ou perte de tension entre

leurs sources et drains respectifs.

Le transistor MOSFET QD 2 situé dans chaque cel-

lule fictive est rendu conducteur à cet instant par un signal de cadencement (c'est-à-dire un signal de commande de décharge) O dc Il en résulte que la cellule fictive D-CEL est ramenée de façon similaire dans un état initial prédétermine. Période d'adressage de lignes Les signaux d'adresses de lignes A à Ai, qui

sont délivrés par un tampon d'adresses ADB selon le ca-

dencement du signal de cadencement (c'est-à-dire le si-

gnal de commande du tampon d'adresses) O AR' sont décodés par le décodeur RC-DCR et sont envoyés à la cellule de mémoire M-CEL et à la cellule fictive D-CEL en même temps

que se produit la montée du signal O X de commande des li-

gnes de transmission de mots.

Il en résulte qu'une différence de tension égale

à AVS/2 est établie entre les lignes de données complémen-

tairesaccouplées D Li_l et DL,_,, comme cela a été décrit

précédemment, sur la base du contenu mémorisé dans la cel-

lule de mémoire.

Détection

Lorsque le transistor MOSFET Qs O o commence à de-

venir conducteur sous l'effet du signal de cadencement (c'est-à-dire le signal de commande l'amplificateur de

détection) O PA' l'amplificateur de détection SA 1 commen-

ce à déclencher le fonctionnement en réaction positive et à amplifier le signal détecté de valeur LVS/2# qui a été envoyé pendant l'opération d'adressage aux lignes de transmission de données complémentaires DL 1 1 et DL 11

Une fois que l'opération d'amplification s'est essentiel-

lement terminée, le signal de cadencement (c'est-à-dire

le signal de commande de régénération active) O rs est dé-

livré Lorsque ce signal de cadencement 0 rs est délivré, le circuit de régénération active R 51 est actionné de façon synchrone de telle sorte que le niveau logique 'V 1 de l'une des lignes de transmission de données supplémentaires DL 11 et DL 1 1 régénère le niveau VCC' Opération de sortie des données Les signaux d'adresses de colonnes Ai+l et Aif

qui ont été délivrés par le tampon d'adresses ADB en syn-

chronisme avec le signal de cadencement (c'est-à-dire le signal de commande de tampon d'adresses O AC, sont décodés

par le décodeur RC-DCR Ensuite les signaux décodés prove-

nant du circuit RC-DCR sont envoyés au commutateur de colon-

nes C-SW 1 lorsque le signal de cadencement (c'est-à-dire le

signal de commande du commutateur de colonne) 0 y est déli-

vré Il résulte qoel'information mémorisée dans la cellu- le de mémoire M-CEL associée à l'adresse de colonne sélec-

tionnée est transmise par l'intermédiaire du commutateur de colonnes C-SW 1 aux lignes communes de transmission de

données CDL 1 et CDL 1.

Ensuite un circuit constituant un amplificateur

principal/un tampon de sortie des données OA & DOB est ac-

tionné comme conséquence du fait que le signal de cadence-

ment (c'est-à-dire le signal de commande du tampon de sor-

tie des données et de l'amplificateur principal) O OP est délivré Par conséquent l'information mémorisée lue hors de la cellule de mémoire est délivréeà la borne de sortie DOUT de la microplaquette Le circuit OA & DOB est rendu

inopérant pendant l'opération d'enregistrement par le si-

gnal de cadencement (c'est-à-dire le signal de commande du tampon de sortie des données) O RW

OPERATION D'ENREGISTREMENT

Période d'adressage de lignes Les opérations de précharge, d'adressage et de

détection sont absolument identiques à celles de l'opéra-

tion de lecture mentionnée précédemment Tout d'abord, 1 ' information mémorisée de la cellule de mémoire, qui devrait être intrinsèquement mémorisée, est lue dans les lignes de transmission de données complémentaires accouplées DL 11

et D L l indépendamment de la valeur logique de l'informa-

tion d'enregistrement d'entrée D L'information lue à cet IN' instant est ignorée par l'opération d'enregistrement qui

sera décrite plus loin Ceci par conséquent peut être ob-

tenu par le fait que la sélection de l'adresse de ligne est effectuée essentiellement par les opérations que l'

on vient de décrire.

Période d'enregistrement Lorsque le signal de cadencement (c'est-à-dire le signal de commande du commutateur de colonnes) O y est produit tout comme dans le cas de l'opération de lecture, les lignes de transmission de données accouplées DL 1 et DL,_,, qui sont associées à la colonne sélectionnée en

synchronisme avec cette délivrance de signal, sont accou-

plées aux lignes communes de transmission de données CDL 1

et CDL 1 par l'intermédiaire du commutateur de colonnes C-SW,.

Ensuite, lorsque le signal de cadencement (c'est-

à-dire le signal de commande du tampon d'entrée des données)

0 RW est produit, des signaux d'entrée d'enregistrement com-

plémentaires din et C, qui sont envoyés par le tampon

DIB d'entrée des données en synchronisme avec la délivran-

ce de ce signal, sont enregistrées dans la cellule de mé-

moire M-CEL par l'intermédiaire du commutateur de colonnes C-SW A cet instant, l'amplificateur de détection SA 1

fonctionne également, mais l'impédance de sortie du tam-

pon DIB d'entrée des données est faible Par conséquent l'information devant apparaître dans les lignes de trans- mission de données de colonnes accouplées DL: l et DL l

est déterminée par l'information de l'entrée Din.

OPERATION DE REGENERATION

Cette opération de régénération est effectuée par extraction de l'information, qui est mémorisée dans la cellule de mémoire M-CEL, mais qui est perdue, en direction de la ligne commune de transmission de données

de colonnes DL et par un nouvel enregistrement de l'in-

formation lue, dans la cellule de mémoire M-CEL après qu' elle ait été amendeà un niveau qui a été régénéré par 1 '

amplificateur de détection AS et par le circuit de régé-

nération active AR Par conséquent l'opération de rafral-

chissement ou de régénération est similaire à l'opération intervenant pendant la période d'adressage de lignes et

de détection, qui a été décrite en liaison avec l'opéra-

tion de lecture Dans ce cas cependant, l'actionnement du commutateur de colonnes C-SW 1 n'est pas nécessaire C'est pourquoi l'opération de régénération est effectué en même temps pour toutes les colonnes et dans l'ordre des lignes respectives, tandis que le commutateur de colonnes C-SW

est maintenu dans son état non-actif.

Conformément à la présente invention, les généra-

teurs d'impulsions de cadencement possédant une constitution telle que représentée sur la figure 3, sont utilisés dans

le générateur TGB représenté sur la figure 5 de telle sor-

te que les signaux de cadencement 0 AR' O X O PA' O y et ainsi

de suite de la mémoire D-RAM peuvent être produits.

Par exemple un générateur d'impulsions de caden-

cement non représenté (qui sera désigné ci-après sous le

terme abrégé de générateur " O Aj-G El;"), qui est rendue ac-

tive de manière à produire le signal de cadencement 0 AR pourla commande du tampon d'adresses ADB, est réalisé

avec une construction similaire à celle du circuit repré-

senté sur la figure 3 L'impulsion de précharge et l'im-

pulsion d'entrée, qui est requise par le générateur O Ap-GEN,

sont délivrées par un tampon d'entrée approprié non repré-

senté, qui est disposé dans le générateur TGB et qui doit être alimenté par le signal RAS par l'intermédiaire d'une borne extérieure L'impulsion de précharge requise par

le générateur O AR-GEN est en phase avec le signal RAS, tan-

dis que l'impulsion d'entrée est en opposition de phase avec le signal RAS Il en résulte que le générateur O AR -Gi N est maintenu dans son état de précharge lorsque le signal RAS n'est pas délivré ou placé au niveau haut, mais est rendu inopérant lorsque le signal RAS est amené au niveau bas Dans ce cas la période ou la durée de retard requise

entre l'instant auquel le signal RAS est délivré et l'ins-

tant auquel le signal de cadencement O AR est délivré, est réglée à une valeur appropriée par un réglage adéquat des caractéristiques de conductance du transistor MOSFET situé dans le générateur O AR-GEN' qui correspond au transistor MOSFET Q 5 représenté sur la figure 3 En d'autres termes,

la-durée de retard requise est réglée à la valeur appro-

priée grâce à un réglage adéquat de la taille (par exem-

ple du rapport W/L de la largeur à la longueur du canal) du transistor MOSFET correspondant au transistor MOSFET Q 5. De façon analogue, le générateur d'impulsions non représenté (qui sera désigné ci-après sous le sigle abrégé de générateur "O X-Gai), qui est rendu actif en

vue de produire le signal de cadencement O X pour la com-

mande du décodeur RC-DCR, est réalisé avec une constitu-

tion similaire à celle du circuit représenté sur la figu-

re 3 Le générateur O X-GEN doit être alimenté par l'im-

pulsion de précharge et par l'impulsion d'entrée, qui sont identiques à celles envoyées au générateur O AR-GEIZ, sans que cela soit spécialement limitatif La durée de retard devant être réglée par le générateur O x-GEN est réglée au moyen d'un réglage adéquat des caractéristiques de conductance du transistor MOSFET qui correspond au transistor MOSFET Q 5 du circuit de la figure 3, de la même manière que celui-du générateur O AR-G Ei Z. Par exemple, dans le cas o l'on peut régler une durée de retard relativement longue entre l'instant o le-signal de cadencement O AR est délivré et l'instant

auquel le signal de cadencement O X est délivré, c'est-à-

dire dans le cas o la durée de retard devant être réglée est supérieure à la durée de retard minimum qui peut être essentiellement régléepar le générateur O x-GEN, le signal de cadencement O AR peut être appliqué en tant que

signal d'entrée au générateur O GEN.

Par conséquent on peut obtenir la production

de différents signaux de cadencement, possédant des ca-

dencements différents, en disposant en parallèle plusieurs circuits possédant une constitution semblable à celle du circuit représenté sur la figure 3 et/ou en branchant ces

circuits en série La valeur de la durée de retard four-

nie par le générateur d'impulsions de cadencement repré-

senté sur la figure 3, peut être aisément déterminée con-

formément aux caractéristiques de conductance du transis-

tor MOSFET Q 5 et par les moyens de détection de tension constitués par les transistors MOSFET Q 6 à Q 9 Il est

possible de modifier la valeur de la durée de retard ai-

sément en modifiant simplement la caractéristique de con-

ductance du transistor MOSFET Q 5 par exemple Il en résul-

te que l'agencement de la mémoire D-RAM est facilité si l'on utilise des générateurs d'impulsions de cadencement

représentés sur la figure 3, Au contraire la durée de re-

tard du circuit représenté sur la figure 1 est influence

comme cela ressort de la description précédente, pas seu-

lement par le transistor MOSFET Q 5, mais également par les transistors MOSFET Q 12 ' Q 15 et ainsi de suite Ceci rend

difficile de concevoir les transistors MOSFET pourune mo-

dification de la durée de retard Par conséquent la con-

ception de la mémoire D-RAM est complétée si l'on utili- se le générateur d'impulsions de cadencement représenté

sur la figure 1.

Dans la mémoire D-RAM,il est nécessaire que certains signaux de cadencement possèdent des cadencements particulièrement précis Parmi ces signaux, le signal de

cadencement 0 PA doit avoir une croissance qui est de fa-

çon précise en synchronisme avec le cadencement de fin

de sélection de cellule de mémoire Si le signal de ca-

dencement 0 PA est produit à un instant excessivement pré-

coce, d'une manière plus spécifique l'amplificateur de détection SA 1 commence par-conséquent son amplification

nonobstant le fait que les lignes de transmission de don-

nées accouplées ne sont pas alimentées par le signal L Vs

possédant un niveau suffisant Il en résulte que l'ampli-

ficateur de détection SA 1 est susceptible d'avoir alors un fonctionnement erroné Si l'instant de sortie du signal de cadencement 0 PA est réglé à une valeur suffisamment tardive au contraire, on peut obvier au fonctionnement erroné de l'amplificateur de détection SA 1 Dans ce cas

cependant, la durée d'accès à la mémoire D-RAM est limi-

tée par le démarrage tardif du fonctionnement de l'ampli-

ficateur de détection SA 1 Afin d'empêcher le fonctionne-

ment erroné du circuit et de raccourcir le temps d'accès,

il est par conséquent nécessaire de régler de façon pré-

cise le signal de cadencement 0 PA' comme cela a été décrit précédemment.

En outre l'instant de cadencement de sortie cor-

rect du signal de cadencement 0 PA est également influen-

cé par les variations des caractéristiques du circuit,

qui sont provoquéespar la dispersion des états de fabri-

cation et par les variations de la température de fonction-

nement du circuit intégré MOSIC.

Par exemple les lignes de transmission de mots WL 1 et WL 1-2 représentées sur le schéma de la figure 8 sont constituées par une couche de matériau possédant un point de fusion élevé, comme par exemple une couche de

polysilicium conducteur ou une couche de siliciure de mo-

lybdène, qui est formée en même temps que la grille du transistor MOSFET Qm de commutation Une de ces lignes de

transmission de mots possède une résistance non négligea-

ble en soi En outre à chacune des lignes de transmission

de mots est accouplé un condensateur parasite qui est cons-

titué par la capacité dé grille du transistor MOSFET OM de

commutation Par conséquent chacune des lignes de transmis-

sion de mot constitue essentiellement un circuit à constan-

te de distribution En d'autres termes, chaque ligne de transmission de mots possède une caractéristique de retard non négligeable Parmi les deux bornes de chaque ligne

de transmission de 'mots s'étendant sur le substrat semi-

conducteur, parexemple la bande devant être alimentée par le signal de sortie du décodeur RC-DCR sera désignée comme étant la 'borne proche de la ligne de transmission de mots",tandis que la borne éloignée du décodeur RC-DCR

sera désignée sous le terme de "borne distante de la li-

gne de transmission de mots".

L'intervalle de temps s'étendant entre l'instant o le signal décodé est appliqué à la borne proche de la ligne de transmission de mots devant être sélectionnée, et l'instant auquel le potentiel sur la borne éloignée

de cette ligne de transmission de mots'augmente en pas-

sant à un niveau supérieur à la valeur désirable, est influencé par les caractéristiques de retard de cette

ligne de transmission de mots Si le signal de cadence-

ment O PA est produit à un instant relativement précoce, il devient impossible de lire normalement l'information de cellule de mémoire, qui est disposée au voisinage de

la borne éloignée de la ligne de transmission de mots.

Afin de rendre possible la lecture normale des données indépendamment des caractéristiques de retard de chaque ligne de transmission de mots, qui sont provoquées par la dispersion de la fabrication du circuit intégré et par les variations de la température de fonctionnement, on détecte les caractéristiques de retard d'une ligne

appropriée L'instant de la délivrance du signal de ca-

dencement 0 PA servant à commander l'amplificateur de

détection SA 1 est modifié en fonction de la valeur détectée.

Une forme de réalisation permettant ces opéra-

tions est réalisée de la manière indiquée ci-après De façon spécifique, le signal présent sur la borne éloignée des lignes de transmission de mots fictive appariées,

auxquelles la cellule fictive est accouplée, comme repré-

sentésur la figure 8, est agencé de manière à constituer l'impulsion d'entrée qui doit être envoyée au générateur d'impulsionsnon représenté O Ap-GEN réalisé de manière à

avoir une construction semblable à celle du circuit re-

présenté sur la figure 3 Dans ce cas, afin d'empêcher un court-circuitage des bornes distantes des lignes de transmission de mots fictives appariées et de permettre

au générateur d'impulsions,pp-GEN de répondre à la va-

riation de potentiel sur la borne distante de chaque li-

gne de transmission de mots fictive, il est prévu un gé-

nérateur de tension approprié Bien que cela ne soit pas représenté, ce générateur de tension peut être constitué par un couple de transistors MOSFET d'entrée, dont les sources sont raccordées en commun à un-noeud de sortie, dont les grilles sont accouplées aux bornes distantes des lignes de transmission de mots fictivesrespectivement

correspondantes et dont les drains sont raccordés en com-

mun à une borne d'une source d'alimentation en énergie,

et par un transistor MOSFET de préchage dont la voie drain-

source est montée entre le noeud de sortie et un point re-

lié à la masse, et dont la grille est alimentée par un si-

gnal de précharge qui est en phase avec le signal RAS.

Le signal de sortie du générateur de tension ainsi consti-

tué est envoyé en tant qu'impulsion d'entrée au générateur d'impulsions 0 p A-GEN de signal de sortie de ce générateur

d'impulsion O p A-GEN est utilisé en tant que signal de ca-

dencement 0 PA'

Cette réalisation utilise la caractéristique se-

lon laquelle on donne aux lignes de transmission de mots fictives appariées la même constitution qu'à chaque ligne

de transmission de mots du réseau de mémoire M-ARY repré-

senté sur la figure 8, de sorte que ces lignes possèdent essentiellement les mêmes caractéristiques de retard que

celles de chaque ligne de transmission de mots Comme con-

séquence du fait que le niveau de fonctionnement de l'impul-

sion d'entrée délivréepar le générateur d' impulsionz A-GEN est réglé correctement, le signal de cadencement O PA peut être délivré simultanément lorsque les potentiels sur les bornes distantessdes lignes fictives de transmission de mots

sont accrus en étant "amenés à une valeur correcte La simula-

tion des caractéristiquesde retard de chacune des transmis-

sions de mots peut être obtenue en prévoyant ou en utilisant une ligne de transmission de mots fictive supplémentaire qui est indépendante les lignes de transmission de mots fictives appariées Dans ce cas la ligne de transmission de mots supplémentaire est maintenue au niveau sélectionné même lorsque l'une ou l'autre des lignes de transmission de mots fictives appariées est sélectionnéeen réponse au même signal que le signal de cadencement O X par exemple Dans le cas o la ligne de transmission de mots fictives additionnelle

est prévue, sa borne distante peut être accouplée directe-

ment à l'entrée du générateur d'impulsions O p AGEN.

Conformément à la construction que l'on vient de décrire, le fonctionnement erroné peut être empêché

étant donné que le signal de cadencement O PA peut être dé-

livré de façon fiable en synchronisme avec l'instant de cadencement de fin de sélection de la cellule de mémoire,

qui est situé sur le côté de la borne distante de la li-

gne de transmission de mots En outre on peut réaliser la

mémoire D-RAM présentant une vitesse élevée de fonctionne-

ment étant donné qu'une marge de temps supérieure à celle nécessaire n'a pas besoin d'être prévue pour la montée du siggnal-de cadencement Op A En outre ce signal de cade nement 1 O p A peut être délivré conformément aux variations et à la

dispersion des opérations de sélection des lignes de trans-

mission de mots.

La présente invention n'est pas censée être li-

mitée aux formes de réalisation qui ont été décrites pré-

*cédemment.

Les transistors MOSFET suivants peuvent être

ajoutés au circuit représenté sur la figure 3.

Afin de réduire le temps d'accès à la mémoire D-RAM par exemple, il est souhaitable que les générateurs d'impulsions de cadencement soient ramenés dans leurs

états de précharge en un intervalle de temps relative-

ment court lorsque le signal RAS dt le signal CAS ne sont pas envoyés à la mémoire D-RAM Dans le circuit représenté sur la figure 3, l'intervalle de temps ou la période ou durée s'étendant entre l'instant o la précharge est commencée, et l'instant o le noeud N 1 prend le niveau de précharge suffisant, (c'est-à-dire le niveau bas) est relativement étendue ou allonge De façon plus spécifique, étant donné que la précharge du noeud N 1 est effectuée par l'intermédiaire du transistor Q 5, elle n'est pas déclenchécetant que le transistor MOSFET Q 5 est maintenu dans son état conducteur, même si l'impulsion OPN chute au niveau bas en même temps que se produit la délivrance de l'impulsion de précharge r Le cadencement du déclenchement à l'état passant du transistor MOSFET Q 5 est retardé, par rapport à l'impulsion de précharge 0, d' une durée de retard qui est déterminée par le transistor MOSFET de précharge MOSFET Q 8 et par le transistor MOSFET

de coupure Qll' La vitesse de précharge du noeud N 1 lors-

que le transistor MOSFET Q 5 est à l'état passant, est li-

mitée par les caractéristiques de conductance de ce tran-

sistor MOSFET Q 5.

Afin que le transistor MOSFET Q 5 puisse être amre-

né de son,tat non conducteur A son &tat conducteur p un 14 intervalle de temps aussi court que possible une fois que l'impulsion de précharge O a été délivrée, il peut par

conséquent être prévu un premier transistor MOSFET possé-

dant une voie drain-source branché entre la borne de la

source d'alimentation en énergie VCC et la borne du tran-

sistor MOSFET Q 5, et dont la grille est alimentée par l'im-

pulsion de précharge O -

Afin de permettre au noeud N 1 de régénérer direc-

tement son état de précharge, il peut être en outre prévu

un second conducteur MOSFET qui possède une voie drain-

source branchée entre le noeud N 1 et le point relié à la masse du circuit, et dont la grille est alimentée par une impulsion de précharge l Si cela est nécessaire, on peut

en outre prévoir un troisième transistor MOSFET qui possè-

de une voie drain-source branchée entre le noeud N 1 et le drain du second transistor MOSFET, et dont la grille est alimentée par la tension de la source d'alimentation en énergie. Il est possible de prévoir soit les deux, soit

l'un des deux des premier et second transistors MOSFET.

Afin de permettre à l'impulsion de sortie O OUT

de régénérer de façon plus directe son niveau de préchar-

ge, il peut être en outre prévu un quatrième transistor

MOSFET possédant une voie drain-source branchée en paral-

lèle avec la voie drain-source du transistor MOSFET de

sortie Q 4, et dont la grille est alimentée par l'impul-

sion de précharge 0.

Dans le cas o l'on prévoit, le premier, le se-

cond et le quatrième transistor MOSFET,la vitesse de pré-

charge du générateur d'impulsions de cadencement se trou-

ve accrue de façon supplémentaire. D'autre part les moyens de détection de tension pour le démarrage de l'opération d'auto-élévation peuvent être modifisen étant réalisées sous différentes formes

incluant des moyens qui permettent d'utiliser un compara-

teur de tension utilisant des transistors MOSFET diffé-

rentielset autres.

Claims (8)

REVENDICATIONS

1 Générateur d'impulsions de cadencement, carac-

térisé en ce qu'il comporte un premier noeud (N 1), un pre-

mier transistor IGFET (Qs) servant à appliquer une impulsion d'entree:au premier noeud (Nl),un condensateur auto-élé- vateur (CB) branché entre ledit premier noeud (N 1) et un second noeud, et un étage d'attaque (Q 1 l Q 2,Q 6-Q 10) rendu réceptif à une tension apparaissant sur ledit premier noeud (NI 1) en tant que tension d'entrée de cet étage de manière

à produire au niveau dudit second noeud une tension de sor-

tie telle qu'elle possède un niveau bas lorsque ladite ten-

sion d'entrée est inférieure à une valeur devant être détec-

tée,et un niveau haut lorsque ladite tension d'entrée est

supérieure à ladite valeur, ce qui a pour effet qu'un si-

gnal possédant un niveau relevé est produit sur ledit pre-

mier noeud (N 1).

2 Générateur d'impulsions de cadencement selon la revendication 1, caractérisé en ce que ledit étage d' attaque (Q 1,Q 2,Q 6-Q 10) comporte un détecteur de tension

(Q 6-Q 10) servant à produire la tension de sortie apparais-

sant sur ledit premier noeud (N 1), et un circuit (Q 1,Q 2) de commande du condensateur auto-élévateur (CB), qui est

rendu réceptif à un signal qui est produit par ledit détec-

teur de tension, de manière à produire une tension de sor-

tie devant être appliquéeaudit second noeud.

3 Générateur d'impulsions de cadencement selon la revendication 2, caractérisé en ce que le détecteur de tension (Q 6-Q 10) est rendu opérant de manière à produire un signal tel qu'il puisse prendre un niveau haut lorsqu'

une tension de sortie appliquée à ce détecteur est inférieu-

re à la valeur devant être détectée, et un niveau bas lors-

que ladite tension d'entrée est supérieure à cette valeur,

et que le circuit (Q 1,Q 2) de commande du condensateur auto-

élévateur (CB) est rendu opérant de manière à produire un signal qui est en opposition de phase avec le signal qui

est détecté et envoyé par ledit détecteur de tension.

4 Générateur d'impulsions de cadencement selon

la revendication 3, caractérisé en ce que le premier tran-

sistor IGFET (Q 5) comporte une voie drain-source branchée entre un noeud qui est alimenté par ladite impulsion d' entrée ( O IN), et ledit premier noeud (Nl), et une grille

alimentée par le signal de sortie dudit détecteur de ten-

sion (Q 6-Qlo).

Générateur d'impulsions de cadencement selon la revendication 4, caractérisé en ce qu'il comporte en outre un second transistor IGFET (Qll) possédant une voie

drain-source branchée entre la borne de sortie dudit dé-

tecteur de tension (Q 6-Qo 10) et la grille dudit premier transistor IGFET (Q 5), et une grille alimentée par une

tension de référence (Vc C).

6 Générateur d'impulsions de cadencement selon la revendication 3, caractérisé en ce que le détecteur de tension (Q 6-Q 10) comporte un troisième et un quatrième transistors IGFET (Q 7,Q 9) dont les drains et les grilles

sont accouplés entre eux selon un couplage croisé, un cin-

quième transistor IGFET (Q 6) possédant une voie drain-sour-

ce branchée entre une borne (Vcc> d'une source d'alimenta-

tion en énergie et le drain dudit troisième transistor IGFET (Q 5), et une grille accouplée audit premier noeud (Nl) et un élément de précharge (Q 8) branché entre la borne (Vcc) de la source d'alimentation en énergie et

le drain dudit quatrième transistor IGFET (Q 9).

7 Générateur d'impulsions de cadencement selon la revendication 6, caractérisé en ce que ledit élément de charge (Q 8) est constitué par un sixième transistor IGFET

comportant une voie drain-source branchée entre ladite bor-

ne (Vcc) de la source d'alimentation en énergie et le drain dudit quatrième transistor IGFET (Q 9), et une grille devant être alimentée par un signal d'impulsion (e), ce qui a pour effet que le détecteur de tension (Q 6-Qo 10) est actionné de

façon dynamique.

8 Générateur d'impulsions selon la revendication 7, caractérisé en ce qu'il comporte en outre un septième transistor IGFET (Q 10) comportant une voie drain-source branchée en parallèle avec la voie drain-source dudit troi-

sième transistor IGFET (Q 7), et une grille devant être ali-

mentée par ledit signal impulsionnel ( 0).

9 Générateur d'impulsions de cadencement selon la revendication 3, caractérisé en ce que ledit circuit (Q 1,Q 2) de commandé du condensateur auto-élévateur (C) comporte un second transistor IGFET (Q 2) possédant une voie drain-source branchée entre le second noeud et le point, relié à la masse, dudit circuit de commande, et une grille

devant être alimentée par le signal de sortie dudit détec-

teur de tension (Q 6-Qlo), et un élément de charge (Q 1) branché entre la borne (Vcc) de la source d'alimentation

en énergie et ledit second noeud.

Générateur d'impulsions de cadencement selon la revendication 9, caractérisé en ce que ledit élément de charge (Q 1) est constitué par un troisième transistor IGFET possédant une voie drain-source branchée entre la borne (Vcc) de la source d'alimentation en énergie et ledit second noeud, et une grille raccordée audit premier noeud (Nl). il Générateur d'impulsions de cadencement selon la revendication 3, caractérisé en ce qu'il comporte en outre un circuit de sortie (Q 3,Q 4) comportant un premier transistor de sortie IGFET (Q 4) possédant une grille

devant être alimentée par le signal de sortie dudit détec-

teur de tension (Q 6-Q 1 O), un drain et une source, et un

second transistor IGFET (Q 3) comportant une grille accou-

plée au premier noeud (Nl) un drain et une source.