EP2394275B1 - Elektrisches vielschichtbauelement - Google Patents
Elektrisches vielschichtbauelement Download PDFInfo
- Publication number
- EP2394275B1 EP2394275B1 EP10701703.0A EP10701703A EP2394275B1 EP 2394275 B1 EP2394275 B1 EP 2394275B1 EP 10701703 A EP10701703 A EP 10701703A EP 2394275 B1 EP2394275 B1 EP 2394275B1
- Authority
- EP
- European Patent Office
- Prior art keywords
- electrical component
- component according
- layer
- dielectric layer
- multilayer electrical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
- H01C7/102—Varistor boundary, e.g. surface layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
- H01C7/12—Overvoltage protection resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/18—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals
Definitions
- DE 10 2004 058 410 A1 is an electrical multilayer component with ESD protection element known.
- DE 10 2004 010001 A1 an electrical component which has a stack of ceramic layers which form a base body and electrode layers arranged therebetween, which form a capacitor. A phase shifter is applied to a ceramic layer.
- the electrode layers are electrically conductively connected by means of through-contacts running in the interior of the main body with contact surfaces.
- the invention is defined by the features of claim 1.
- the object of the present invention is to specify a multilayer electrical component comprising an ESD protection device with a low breakdown voltage and a low ESD clamping voltage.
- an electrical multilayer component having a base body with at least two outer electrodes.
- the electrical multilayer component has at least one first and at least one second inner electrode, which are electrically conductively connected to one outer electrode each are.
- the inner electrode is connected directly or via plated-through holes in the multilayer component with the outer electrode.
- the electrical multilayer component has at least one ceramic varistor layer.
- the ceramic varistor layer comprises at least the first inner electrode.
- the first inner electrode is preferably largely surrounded by the ceramic varistor layer, wherein the first inner electrode is freely contactable at least in the region of the contact to the outer electrode.
- the first inner electrode is applied directly to the varistor layer.
- the multilayer electrical component comprises at least one dielectric layer.
- the dielectric layer is arranged at least between a varistor layer and at least one further layer.
- the further layer comprises the second inner electrode.
- the second inner electrode is largely enclosed by the further layer, wherein the second inner electrode is freely contactable at least in the region of the contact with its outer electrode.
- the second inner electrode is preferably applied directly to the further layer.
- the dielectric layer has at least one opening.
- the opening may be formed as a breakthrough, as a recess or as a cavity.
- the opening in the dielectric layer is filled with a semiconducting material or a metal. Preferably, the opening is completely filled. In a further embodiment, however, single or multiple closed or open cavities are present in the filling of the opening.
- the semiconductive material with which one or more openings in the dielectric layer are filled comprises a varistor ceramic.
- the varistor ceramic, with which the opening in the dielectric layer is filled, is preferably identical to the varistor ceramic of the further varistor layer.
- the varistor ceramic in the opening of the dielectric layer is different from the ceramic of the varistor layer.
- the semiconducting material comprises a resistance material.
- the metal with which one or more openings of a dielectric layer are filled comprises a metal, which preferably comprises silver, palladium, platinum, silver palladium or other suitable metals.
- openings in the dielectric layer may be filled with different materials.
- all openings of a dielectric layer are filled with the same material.
- the main body of the electrical multilayer component comprises cover packages, which terminate the basic body of the multilayer component in the thickness direction upwards and downwards.
- the cover packages each comprise at least one dielectric layer.
- the cover packages of the multilayer electrical component and the dielectric layers having at least one opening may comprise the same material. In a further embodiment, it is also possible for the cover packages and the dielectric layer to comprise different materials.
- the dielectric layer zirconia (ZrO 2 ) or a zirconia-glass composite
- the dielectric layers may also comprise other suitable materials.
- the electrical multilayer component has one or more plated-through holes, so-called vias, with which individual or all internal electrodes of the electrical multilayer component are connected to the external contacts.
- the external contacts of the electrical multilayer component are formed as an array (row or matrix arrangement).
- LGA Land Grid Array
- BGA Ball Grid Array
- the internal electrodes of the electrical multilayer component are preferably connected to the external contacts via plated-through holes.
- the dielectric layer which comprises at least one opening, is designed such that it forms an ESD discharge gap together with at least two adjacent varistor layers and two overlapping internal electrodes.
- the opening in the dielectric layer is filled with a semiconducting material or a metal, in particular by a method of printing on the dielectric layer, in such a way that a so-called catch pad known per se is formed.
- a via can be arranged thereon, whereby a free-standing electrode structure is formed over the dielectric layer.
- the electrical multilayer component has the function of a varistor with integrated ESD protection component.
- the varistor preferably has a capacity of less than 1 pF.
- the ESD protection component of the multilayer electrical component is preferably designed such that it has an ESD breakdown voltage of less than 20 V at 1 mA current.
- the ESD protection component of the electrical multilayer component preferably has an ESD clamping voltage of less than 500 V.
- An electrical multilayer component as described above has a reduction in the total capacitance of the component, especially as a result of the arrangement of the small capacitance of the dielectric layer connected in series with the varistor capacitance.
- the clamping voltage of the electrical multilayer component is only slightly increased by the dielectric layer compared to conventional multilayer components.
- the specified clamping voltage of the ESD protection component is essentially dependent on the distance between the inner electrode layers.
- the total capacitance of the electrical multilayer component is significantly reduced, as a result of which the current-carrying capacity and pulse stability of the component are further increased.
- FIG. 1 a first embodiment of a multilayer electrical component is shown, which comprises a base body 1. On the side surfaces of the base body 1 are Outer electrodes 2, 2 'are arranged, which are conductively connected to the inside of the main body 1 lying inside electrodes 3, 4.
- the main body 1 has a varistor layer 5, which comprises a first inner electrode 3.
- the first inner electrode 3 is largely enclosed by the varistor layer 5.
- the electrical multilayer component has a further layer 7, which in the illustrated embodiment is designed as a further varistor layer.
- the further layer 7 comprises a second inner electrode 4, which is largely enclosed by the further layer 7.
- a dielectric layer 6 is arranged, which has an opening 8.
- the opening 8 is filled with a semiconductive material or a metal.
- the main body 1 of the electrical multilayer component is terminated in the thickness direction by cover packages 9, 9 ', the cover packages 9, 9' preferably each comprising at least one dielectric layer.
- FIG. 2 shows a further embodiment of the electrical multilayer component.
- the structure of the electric multilayer component is almost identical to the structure in FIG FIG. 1 wherein the first inner electrode 3 is applied on a surface of the varistor layer 5 and the second inner electrode 4 is applied on a surface of the further layer 7.
- the first inner electrode is arranged between the varistor layer 5 and the cover package 9.
- the second inner electrode 4 is arranged between the further layer 7 and the further second cover package 9 '.
- FIG. 3 shows a further embodiment of the electrical multilayer component.
- the electrical multilayer component has a main body 1 in which a varistor layer 5 is arranged, on which a first inner electrode 3 is arranged. In the thickness direction, the first inner electrode 3 and the varistor layer 5 are closed by a first cover package 9 upwards.
- a dielectric layer 6 is arranged below the varistor layer 5, which has openings 8. The openings 8 are filled with a semiconducting material or metal.
- second internal electrodes 4 are arranged on the underside of the dielectric layer 6.
- the first inner electrode 3 and the second inner electrodes 4 are connected via vias 10 with external contacts 2.
- the vias 10 can, for example, as in the FIG.
- the main body 1 of the electrical multilayer component is closed in the thickness direction down by a second cover package 9 '.
- FIG. 4 a further embodiment of the electrical multilayer component is shown, which corresponds to the embodiment in FIG. 3 is similar, wherein the dielectric layer 6 has the two openings 8.
- the dielectric layer 6 is arranged in the thickness direction between two layers 5, 7.
- the two layers 5, 7 are designed as varistor ceramic.
- the external contacts 2, 2 'of the electrical multilayer component are designed as land grid arrays in the illustrated embodiment.
- the vias can, for example, as in the FIG. 4 be shown cylindrical or frusto-conical, the vias can, for example, in the direction of the external contacts 2, 2 'or taper towards the internal electrodes 3, 4 out.
- FIG. 5 shows a further embodiment of the multilayer electrical component, the embodiment of FIG. 1 similar.
- the dielectric layer 6 in the FIG. 5 has two openings 8, which are filled with a semiconducting material or with a metal.
- FIG. 6 shows a further embodiment of the electrical multilayer component, wherein the electrical multilayer component comprises three parallel ESD protection elements.
- the ESD protection elements are each in the FIG. 2 already described in detail.
- Each of the ESD protection elements comprises a first varistor layer 5 and a further layer 7.
- the further layer 7 is designed as a further varistor layer in the illustrated embodiment.
- a dielectric layer 6 is arranged, which has an opening 8.
- the opening 8 is filled with a semiconductive material or with metal.
- the ESD protection elements each have a first inner electrode 3 and a second inner electrode 4, wherein the inner electrodes 3, 4 are applied to the varistor layer 5 or to the further layer 7.
- FIG. 7 shows a further embodiment of the electrical multilayer component.
- the electrical multilayer component has a base body 1 with cover packages 9, 9 ', the cover packages 9, 9' preferably comprising at least one dielectric layer. Between the cover packages 9, 9 ', a varistor layer 5 and a further layer 7 are arranged, wherein the further layer 7 is designed as a varistor layer. Between the varistor layer 5 and the further layer 7, three dielectric intermediate layers 6 are arranged, which are separated from one another by intermediate layers of a varistor ceramic are spaced in the thickness direction.
- the dielectric layers 6 each have an opening 8.
- the openings 8 of the dielectric layers 6 are each filled with a semiconductive material or the opening 8 'with a metal.
- the electrical multilayer component has internal electrodes 3, 4 which are connected to external contacts 2, 2 '.
- the first inner electrode 3 is arranged between the varistor layer 5 and the cover package 9.
- the second inner electrode 4 is arranged between the further layer 7 and the second cover package 9 '.
- FIG. 8 shows an embodiment in which similar to the embodiments of the FIGS. 3 and 4 a base body 1, a varistor layer 5, a first inner electrode 3, a first cover package 9, a dielectric layer 6 with openings 8, a second cover package 9 ', vias 10 and external contacts 2, 2' are present.
- the openings 8 are filled with a semiconducting material or metal, so that catch pads 11 are formed, which spread on a surface of the dielectric layer 6 laterally to the openings 8.
- the catch pads 11 are in the embodiment of the FIG. 8 on the side facing away from the varistor layer 5 side of the dielectric layer 6.
- the catch pads 11 may be prepared, for example, that the openings are filled by a method of printing with the semiconducting material or metal, so that a proportion of the fillings material used forms the top-side catch pads 11.
- the catch pads 11 can be like in the FIG. 8 shown provided with the associated vias 10 and so are electrically connected to the external contacts 2 '.
- the catch pads 11 may act as second internal electrodes. It may additionally second Internal electrodes are provided in electrically conductive connection with the catch pads 11.
- typical dimensions are a thickness of the dielectric layer 6 of 10 ⁇ m to 30 ⁇ m, a diameter of the openings 8 of 20 ⁇ m to 30 ⁇ m, a diameter of the catch pads 11 of about 100 ⁇ m, a thickness of the catch pads of FIG ⁇ m to 5 ⁇ m and a height of a vias 10 plus catch pad 11 of about 50 ⁇ m.
- the vias 10 may be cylindrical or conical.
- FIG. 9 shows a further embodiment, in which similar to the embodiment according to FIG. 8 a base body 1, a varistor layer 5, a first inner electrode 3, a first cover package 9, a dielectric layer 6 with openings 8, a second cover package 9 ', vias 10 and external contacts 2, 2' are present.
- the openings 8 are filled with a semiconducting material or metal, so that catch pads 11 are formed, which spread on a surface of the dielectric layer 6 laterally to the openings 8.
- the catch pads 11 are in the embodiment of the FIG. 9
- Second inner electrodes 4 are arranged on the side facing away from the varistor layer 5 side of the dielectric layer 6 and electrically connected via vias 10 with external contacts 2 '.
- the dimensions, in particular the openings 8 and the catch pads 11, the above to the embodiment of the FIG. 8 corresponding dimensions.
- the electrical multilayer component comprises a plurality of ESD protection devices connected in series or in parallel, which are protected by at least a dielectric layer having one or more openings and at least one adjacent varistor layer are formed.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Thermistors And Varistors (AREA)
- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
Description
- Aus der Druckschrift
DE 10 2004 058 410 A1 ist ein elektrisches Vielschichtbauelement mit ESD-Schutzelement bekannt. InDE 10 2004 010001 A1 ist ein elektrisches Bauelement beschrieben, das einen Stapel aus keramischen Schichten, die einen Grundkörper bilden, und dazwischen angeordnete Elektrodenschichten, die einen Kondensator bilden, aufweist. Ein Phasenschieber ist auf einer keramischen Schicht aufgebracht. Die Elektrodenschichten sind mittels im Innern des Grundkörpers verlaufenden Durchkontaktierungen mit Kontaktflächen elektrisch leitend verbunden. - Die Erfindung ist durch die Merkmale des Anspruchs 1 definiert.
- Aufgabe der vorliegenden Erfindung ist es, ein elektrisches Vielschichtbauelement anzugeben, das ein ESD-Schutzbauelement mit einer niedrigen Durchbruchspannung und einer niedrigen ESD-Klemmspannung umfasst.
- Diese Aufgabe wird durch ein elektrisches Vielschichtbauelement nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen des elektrischen Vielschichtbauelements sind Gegenstand der abhängigen Ansprüche.
- Es wird ein elektrisches Vielschichtbauelement angegeben, das einen Grundkörper mit wenigstens zwei Außenelektroden aufweist. Das elektrische Vielschichtbauelement weist wenigstens eine erste und wenigstens eine zweite Innenelektrode auf, die elektrisch leitend mit je einer Außenelektrode verbunden sind. Die Innenelektrode ist direkt oder über Durchkontaktierungen im Vielschichtbauelement mit der Außenelektrode verbunden.
- Das elektrische Vielschichtbauelement weist wenigstens eine keramische Varistorschicht auf. Die keramische Varistorschicht umfasst wenigstens die erste Innenelektrode. Die erste Innenelektrode ist vorzugsweise größtenteils von der keramischen Varistorschicht umschlossen, wobei die erste Innenelektrode wenigstens im Bereich des Kontakts zu deren Außenelektrode frei kontaktierbar ist. In einer weiteren Ausführungsform ist die erste Innenelektrode direkt auf der Varistorschicht aufgebracht.
- Das elektrische Vielschichtbauelement umfasst wenigstens eine dielektrische Schicht. Die dielektrische Schicht ist wenigstens zwischen einer Varistorschicht und wenigstens einer weiteren Schicht angeordnet.
- Vorzugsweise umfasst die weitere Schicht die zweite Innenelektrode. In einer Ausführungsform ist die zweite Innenelektrode von der weiteren Schicht größtenteils umschlossen, wobei die zweite Innenelektrode wenigstens im Bereich des Kontakts zu deren Außenelektrode frei kontaktierbar ist. In einer weiteren Ausführungsform ist die zweite Innenelektrode vorzugsweise direkt auf der weiteren Schicht aufgebracht.
- Die dielektrische Schicht weist wenigstens eine Öffnung auf. Die Öffnung kann als Durchbruch, als Aussparung beziehungsweise als eine Kavität ausgebildet sein. Die Öffnung in der dielektrischen Schicht ist mit einem halbleitenden Material oder einem Metall gefüllt. Vorzugsweise ist die Öffnung vollständig gefüllt. In einer weiteren Ausführungsform sind jedoch auch einzelne oder mehrere geschlossene oder offene Kavitäten in der Füllung der Öffnung vorhanden.
- In einer Ausführungsform umfasst das halbleitende Material, mit dem eine oder mehrere Öffnungen in der dielektrischen Schicht gefüllt sind, eine Varistorkeramik. Die Varistorkeramik, mit der die Öffnung in der dielektrischen Schicht gefüllt ist, ist vorzugsweise identisch mit der Varistorkeramik der weiteren Varistorschicht.
- In einer weiteren Ausführungsform ist die Varistorkeramik in der Öffnung der dielektrischen Schicht unterschiedlich zu der Keramik der Varistorschicht.
- In einer weiteren Ausführungsform umfasst das halbleitende Material ein Widerstandsmaterial.
- In einer Ausführungsform umfasst das Metall, mit dem eine oder mehrere Öffnungen einer dielektrischen Schicht gefüllt sind, ein Metall, das vorzugsweise Silber, Palladium, Platin, Silberpalladium oder weitere geeignete Metalle umfasst.
- In einer Ausführungsform können Öffnungen in der dielektrischen Schicht mit unterschiedlichen Materialien gefüllt sein. Vorzugsweise sind alle Öffnungen einer dielektrischen Schicht mit dem gleichen Material gefüllt.
- In einer Ausführungsform umfasst der Grundkörper des elektrischen Vielschichtbauelements Deckpakete, die den Grundkörper des Vielschichtbauelements in Dickenrichtung nach oben und unten abschließen. Die Deckpakete umfassen jeweils wenigstens eine dielektrische Schicht.
- In einer Ausführungsform können die Deckpakete des elektrischen Vielschichtbauelements und die dielektrischen Schichten, die wenigstens eine Öffnung aufweisen, das gleiche Material umfassen. In einer weiteren Ausführungsform ist es auch möglich, dass die Deckpakete und die dielektrische Schicht unterschiedliche Materialien umfassen.
- Vorzugsweise wird für die dielektrische Schicht ein Zirkoniumoxid (ZrO2) beziehungsweise ein Zirkoniumoxid-Glas-Komposit, ein Aluminiumoxid (AlOx) beziehungsweise ein Aluminiumoxid-Glas-Komposit, ein Manganoxid (MnO) beziehungsweise ein Manganoxid-Glas verwendet. Die dielektrischen Schichten können jedoch auch weitere geeignete Materialien umfassen.
- In einer Ausführungsform weist das elektrische Vielschichtbauelement einzelne oder mehrere Durchkontaktierungen, so genannte Vias auf, mit denen einzelne oder alle Innenelektroden des elektrischen Vielschichtbauelements mit den Außenkontakten verbunden sind.
- In einer Ausführungsform sind die Außenkontakte des elektrischen Vielschichtbauelements als Array (Reihen- oder Matrixanordnung) ausgebildet. Hierbei sind besonders Land-Grid-Array (LGA) oder Ball-Grid-Array (BGA) geeignet.
- Bei der Kontaktierung des elektrischen Vielschichtbauelements über Arrays (LGA, BGA) sind die Innenelektroden des elektrischen Vielschichtbauelements vorzugsweise über Durchkontaktierungen mit den Außenkontakten verbunden.
- In einer Ausführungsform des elektrischen Vielschichtbauelements ist die dielektrische Schicht, die wenigstens eine Öffnung umfasst, derart ausgebildet, dass sie zusammen mit wenigstens zwei benachbarten Varistorschichten und zwei überlappenden Innenelektroden eine ESD-Entladungsstrecke bildet.
- In einer weiteren Ausführungsform ist die Öffnung in der dielektrischen Schicht mit einem halbleitenden Material oder einem Metall, insbesondere durch ein Verfahren einer Bedruckung der dielektrischen Schicht, derart gefüllt, dass ein an sich bekanntes so genanntes Catch-Pad gebildet ist.
- Darauf kann eine Durchkontaktierung (Via) angeordnet sein, womit über der dielektrischen Schicht eine freistehende Elektrodenstruktur gebildet wird.
- In einer bevorzugten Ausführungsform weist das elektrische Vielschichtbauelement die Funktion eines Varistors mit integriertem ESD-Schutzbauelement auf.
- Der Varistor weist vorzugsweise eine Kapazität von weniger als 1 pF auf.
- Das ESD-Schutzbauelement des elektrischen Vielschichtbauelements ist vorzugsweise derart ausgebildet, dass es bei 1 mA Strom eine ESD-Durchbruchspannung von weniger als 20 V aufweist.
- Bei einem ESD-Puls mit einer Spannung von 8 kV, der an dem elektrischen Vielschichtbauelement angelegt wird, weist das ESD-Schutzbauelement des elektrischen Vielschichtbauelements vorzugsweise eine ESD-Klemmspannung von weniger als 500 V auf.
- Ein wie zuvor beschriebenes elektrisches Vielschichtbauelement weist speziell durch die Anordnung der seriell zu der Varistorkapazität geschalteten kleinen Kapazität der dielektrischen Schicht eine Reduktion der Gesamtkapazität des Bauteils auf. Die Klemmspannung des elektrischen Vielschichtbauelements ist durch die dielektrische Schicht gegenüber herkömmlichen Vielschichtbauelementen nur gering erhöht.
- Die angegebene Klemmspannung des ESD-Schutzbauelements ist im Wesentlichen vom Abstand der Innenelektrodenschichten abhängig.
- Durch ein wie zuvor beschriebenes Design des elektrischen Vielschichtbauelements wird bei einer sehr kleinen Kapazität somit eine geringe Klemmspannung erreicht.
- Durch die zusätzliche Dielektrikumsschicht zwischen der Varistorschicht wird die Gesamtkapazität des elektrischen Vielschichtbauelements deutlich reduziert, wodurch die Stromtragfähigkeit und Pulsfestigkeit des Bauelements weiter erhöht ist.
- Die oben beschriebenen Gegenstände werden anhand der folgenden Figuren und Ausführungsbeispiele näher erläutert. Die nachfolgend beschriebenen Zeichnungen sind nicht als maßstabsgetreu aufzufassen. Vielmehr können die Darstellungen im Einzelnen vergrößert, verkleinert oder auch verzerrt dargestellt sein. Elemente, die einander gleichen oder die die gleiche Funktion übernehmen, sind mit den gleichen Bezugszeichen bezeichnet.
- Es zeigen:
- Figur 1
- einen schematischen Aufbau eines ersten Ausführungsbeispiels des elektrischen Vielschichtbauelements,
- Figur 2
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements,
- Figur 3
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, wobei die Außenkontakte als Ball-Grid-Array ausgeführt sind,
- Figur 4
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, wobei die Außenkontakte als Land-Grid-Arrays ausgeführt sind,
- Figur 5
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, wobei die dielektrische Schicht zwei Öffnungen aufweist,
- Figur 6
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, das mehrere parallel geschaltete ESD-Bereiche in einem Vielschichtbauelement zeigt,
- Figur 7
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, bei dem zwischen zwei Elektroden mehrere dielektrische Schichten mit Durchbrüchen angeordnet sind.
- Figur 8
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, bei der auf der von der Varistorschicht abgewandten Seite der dielektrischen Schicht ein Catch-Pad auf der Füllung der Öffnung vorhanden ist.
- Figur 9
- eine weitere Ausführungsform des elektrischen Vielschichtbauelements, bei der auf der der Varistorschicht zugewandten Seite der dielektrischen Schicht ein Catch-Pad auf der Füllung der Öffnung vorhanden ist.
- In
Figur 1 ist eine erste Ausführungsform eines elektrischen Vielschichtbauelements gezeigt, das einen Grundkörper 1 umfasst. An den Seitenflächen des Grundkörpers 1 sind Außenelektroden 2, 2' angeordnet, die mit den im Inneren des Grundkörpers 1 liegenden Innenelektroden 3, 4 leitend verbunden sind. Der Grundkörper 1 weist eine Varistorschicht 5 auf, die eine erste Innenelektrode 3 umfasst. Die erste Innenelektrode 3 ist größtenteils von der Varistorschicht 5 umschlossen. Das elektrische Vielschichtbauelement weist eine weitere Schicht 7 auf, die in der dargestellten Ausführungsform als eine weitere Varistorschicht ausgeführt ist. Die weitere Schicht 7 umfasst eine zweite Innenelektrode 4, die von der weiteren Schicht 7 größtenteils umschlossen ist. - Zwischen der Varistorschicht 5 und der weiteren Schicht 7 ist eine dielektrische Schicht 6 angeordnet, die eine Öffnung 8 aufweist. Die Öffnung 8 ist mit einem halbleitenden Material oder einem Metall gefüllt. Der Grundkörper 1 des elektrischen Vielschichtbauelements ist in Dickenrichtung von Deckpaketen 9, 9' abgeschlossen, wobei die Deckpakete 9, 9' vorzugsweise jeweils wenigstens eine dielektrische Schicht umfassen.
-
Figur 2 zeigt eine weitere Ausführungsform des elektrischen Vielschichtbauelements. Der Aufbau des elektrischen Vielschichtbauelements ist nahezu identisch zu dem Aufbau in derFigur 1 , wobei die erste Innenelektrode 3 auf einer Oberfläche der Varistorschicht 5 aufgebracht ist und die zweite Innenelektrode 4 auf einer Oberfläche der weiteren Schicht 7 aufgebracht ist. Die erste Innenelektrode ist zwischen der Varistorschicht 5 und dem Deckpaket 9 angeordnet. Die zweite Innenelektrode 4 ist zwischen der weiteren Schicht 7 und dem weiteren zweiten Deckpaket 9' angeordnet. -
Figur 3 zeigt eine weitere Ausführungsform des elektrischen Vielschichtbauelements. Das elektrische Vielschichtbauelement weist einen Grundkörper 1 auf, in dem eine Varistorschicht 5 angeordnet ist, auf der eine erste Innenelektrode 3 angeordnet ist. In Dickenrichtung sind die erste Innenelektrode 3 und die Varistorschicht 5 von einem ersten Deckpaket 9 nach oben hin abgeschlossen. Unterhalb der Varistorschicht 5 ist eine dielektrische Schicht 6 angeordnet, die Öffnungen 8 aufweist. Die Öffnungen 8 sind mit einem halbleitenden Material oder Metall gefüllt. Auf der Unterseite der dielektrischen Schicht 6 sind zweite Innenelektroden 4 angeordnet. Die erste Innenelektrode 3 und die zweiten Innenelektroden 4 sind über Vias 10 mit Außenkontakten 2 verbunden. Die Vias 10 können zum Beispiel wie in derFigur 3 dargestellt zylindrisch sein oder auch kegelstumpfförmig, wobei die Vias 10 sich zum Beispiel in Richtung zu den Außenkontakten 2 oder in Richtung zu den Innenelektroden 3, 4 hin verjüngen können. Die Außenkontakte sind in der dargestellten Ausführungsform als Ball-Grid-Arrays ausgeführt. Der Grundkörper 1 des elektrischen Vielschichtbauelements ist in Dickenrichtung nach unten von einem zweiten Deckpaket 9' abgeschlossen. - In
Figur 4 ist eine weitere Ausführungsform des elektrischen Vielschichtbauelements dargestellt, die der Ausführungsform inFigur 3 ähnelt, wobei die dielektrische Schicht 6 die zwei Öffnungen 8 aufweist. Die dielektrische Schicht 6 ist in Dickenrichtung zwischen zwei Schichten 5, 7 angeordnet. In der dargestellten Ausführungsform sind die beiden Schichten 5, 7 als Varistorkeramik ausgeführt. Die Außenkontakte 2, 2' des elektrischen Vielschichtbauelements sind in der dargestellten Ausführungsform als Land-Grid-Arrays ausgeführt. Die Vias können zum Beispiel wie in derFigur 4 dargestellt zylindrisch sein oder auch kegelstumpfförmig, wobei die Vias sich zum Beispiel in Richtung zu den Außenkontakten 2, 2' oder in Richtung zu den Innenelektroden 3, 4 hin verjüngen können. -
Figur 5 zeigt eine weitere Ausführungsform des elektrischen Vielschichtbauelements, die der Ausführungsform inFigur 1 ähnelt. Die dielektrische Schicht 6 in derFigur 5 weist zwei Öffnungen 8 auf, die mit einem halbleitenden Material beziehungsweise mit einem Metall gefüllt sind. -
Figur 6 zeigt eine weitere Ausführungsform des elektrischen Vielschichtbauelements, wobei das elektrische Vielschichtbauelement drei parallel geschaltete ESD-Schutzelemente aufweist. Die ESD-Schutzelemente sind je für sich in derFigur 2 bereits detailliert beschrieben. Jedes der ESD-Schutzelemente umfasst eine erste Varistorschicht 5 sowie eine weitere Schicht 7. Die weitere Schicht 7 ist in der dargestellten Ausführungsform als weitere Varistorschicht ausgeführt. Zwischen der Varistorschicht 5 und der weiteren Schicht 7 ist eine dielektrische Schicht 6 angeordnet, die eine Öffnung 8 aufweist. Die Öffnung 8 ist mit einem halbleitenden Material beziehungsweise mit Metall gefüllt. Die ESD-Schutzelemente weisen jeweils eine erste Innenelektrode 3 und eine zweite Innenelektrode 4 auf, wobei die Innenelektroden 3, 4 auf der Varistorschicht 5 beziehungsweise auf der weiteren Schicht 7 aufgebracht sind. -
Figur 7 zeigt eine weitere Ausführungsform des elektrischen Vielschichtbauelements. Das elektrische Vielschichtbauelement weist einen Grundkörper 1 mit Deckpaketen 9, 9' auf, wobei die Deckpakete 9, 9' vorzugsweise wenigstens eine dielektrische Schicht umfassen. Zwischen den Deckpaketen 9, 9' sind eine Varistorschicht 5 und eine weitere Schicht 7 angeordnet, wobei die weitere Schicht 7 als Varistorschicht ausgeführt ist. Zwischen der Varistorschicht 5 und der weiteren Schicht 7 sind drei dielektrische Zwischenschichten 6 angeordnet, die durch Zwischenschichten aus einer Varistorkeramik voneinander in Dickenrichtung beabstandet sind. Die dielektrischen Schichten 6 weisen jeweils eine Öffnung 8 auf. Die Öffnungen 8 der dielektrischen Schichten 6 sind jeweils mit einem halbleitenden Material beziehungsweise die Öffnung 8' mit einem Metall gefüllt. Das elektrische Vielschichtbauelement weist Innenelektroden 3, 4 auf, die mit Außenkontakten 2, 2' verbunden sind. Die erste Innenelektrode 3 ist zwischen der Varistorschicht 5 und dem Deckpaket 9 angeordnet. Die zweite Innenelektrode 4 ist zwischen der weiteren Schicht 7 und dem zweiten Deckpaket 9' angeordnet. -
Figur 8 zeigt ein Ausführungsbeispiel, bei dem ähnlich den Ausführungsbeispielen derFiguren 3 und 4 ein Grundkörper 1, eine Varistorschicht 5, eine erste Innenelektrode 3, ein erstes Deckpaket 9, eine dielektrische Schicht 6 mit Öffnungen 8, ein zweites Deckpaket 9', Vias 10 und Außenkontakte 2, 2' vorhanden sind. Die Öffnungen 8 sind mit einem halbleitenden Material oder Metall gefüllt, so dass Catch-Pads 11 gebildet sind, die sich auf einer Oberfläche der dielektrischen Schicht 6 seitlich zu den Öffnungen 8 ausbreiten. Die Catch-Pads 11 befinden sich bei dem Ausführungsbeispiel derFigur 8 auf der von der Varistorschicht 5 abgewandten Seite der dielektrischen Schicht 6. Die Catch-Pads 11 können zum Beispiel dadurch hergestellt werden, dass die Öffnungen durch ein Verfahren des Bedruckens mit dem halbleitenden Material oder Metall gefüllt werden, so dass ein Anteil des für die Füllungen verwendeten Materials die oberseitigen Catch-Pads 11 bildet. Die Catch-Pads 11 können wie in derFigur 8 dargestellt mit den zugehörigen Vias 10 versehen und so mit den Außenkontakten 2' elektrisch leitend verbunden werden. Die Catch-Pads 11 können hierbei als zweite Innenelektroden fungieren. Es können stattdessen zusätzlich zweite Innenelektroden in elektrisch leitender Verbindung mit den Catch-Pads 11 vorgesehen werden. - Bei dem Ausführungsbeispiel der
Figur 8 sind typische Abmessungen zum Beispiel eine Dicke der dielektrischen Schicht 6 von 10 µm bis 30 µm, ein Durchmesser der Öffnungen 8 von 20 µm bis 30 µm, ein Durchmesser der Catch-Pads 11 von etwa 100 µm, eine Dicke der Catch-Pads von 3 µm bis 5 µm und eine Höhe eines Vias 10 plus Catch-Pad 11 von etwa 50 µm. Die Vias 10 können zum Beispiel zylindrisch oder konisch sein. -
Figur 9 zeigt ein weiteres Ausführungsbeispiel, bei dem ähnlich dem Ausführungsbeispiel gemäßFigur 8 ein Grundkörper 1, eine Varistorschicht 5, eine erste Innenelektrode 3, ein erstes Deckpaket 9, eine dielektrische Schicht 6 mit Öffnungen 8, ein zweites Deckpaket 9', Vias 10 und Außenkontakte 2, 2' vorhanden sind. Die Öffnungen 8 sind mit einem halbleitenden Material oder Metall gefüllt, so dass Catch-Pads 11 gebildet sind, die sich auf einer Oberfläche der dielektrischen Schicht 6 seitlich zu den Öffnungen 8 ausbreiten. Die Catch-Pads 11 befinden sich bei dem Ausführungsbeispiel derFigur 9 auf der der Varistorschicht 5 zugewandten Seite der dielektrischen Schicht 6. Zweite Innenelektroden 4 sind auf der von der Varistorschicht 5 abgewandten Seite der dielektrischen Schicht 6 angeordnet und über Vias 10 mit Außenkontakten 2' elektrisch leitend verbunden. Die Abmessungen, insbesondere der Öffnungen 8 und der Catch-Pads 11, können den oben zu dem Ausführungsbeispiel derFigur 8 angegebenen Abmessungen entsprechen. - In weiteren Ausführungsformen umfasst das elektrische Vielschichtbauelement mehrere in Reihe oder parallel geschaltete ESD-Schutzeinrichtungen, die durch mindestens eine dielektrische Schicht mit einer oder mehreren Öffnungen und mindestens eine angrenzende Varistorschicht gebildet sind.
- Es liegt im Rahmen der Erfindung, Merkmale der beschriebenen Ausführungsformen miteinander zu kombinieren, um weitere Ausführungsformen zu erhalten.
-
- 1
- Grundkörper
- 2, 2'
- Außenelektrode
- 3
- erste Innenelektrode
- 4
- zweite Innenelektrode
- 5
- Varistorschicht
- 6
- dielektrische Schicht
- 7
- weitere Schicht
- 8, 8'
- Öffnung
- 9, 9'
- Deckpaket
- 10
- Vias
- 11
- Catch-Pad
Claims (15)
- Elektrisches Vielschichtbauelement mit- einem Grundkörper (1) mit Außenelektroden (2, 2'),- Innenelektroden (3, 4), die elektrisch leitend mit je einer Außenelektrode (2, 2') verbunden sind,- einer keramischen Varistorschicht (5), die mit einer der Innenelektroden (3) versehen ist, und- einer an die Varistorschicht (5) angrenzenden dielektrischen Schicht (6),- wobei die Innenelektroden (3, 4) auf einander gegenüberliegenden Seiten der dielektrischen Schicht (6) angeordnet sind und- wobei die dielektrische Schicht (6) zwischen den Innenelektroden (3, 4) wenigstens eine Öffnung (8) aufweist, die mit einem halbleitenden Material oder einem Metall gefüllt ist, so dass das in der Öffnung (8) vorhandene halbleitende Material oder das in der Öffnung (8) vorhandene Metall flächig an die Varistorschicht (5) angrenzt.
- Elektrisches Vielschichtbauelement nach Anspruch 1, bei dem
die Öffnung (8) mit halbleitendem Material gefüllt ist, das eine Varistorkeramik oder ein Widerstandsmaterial umfasst. - Elektrisches Vielschichtbauelement nach Anspruch 1, bei dem
die Öffnung (8) mit Metall gefüllt ist, das Ag, Pd, Pt oder AgPd umfasst. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 3, bei dem
auf der von der Varistorschicht (5) abgewandten Seite der dielektrischen Schicht (6) eine weitere Schicht (7) angeordnet ist, die als keramische Varistorschicht ausgebildet und mit einer der Innenelektroden (4) versehen ist. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 4, bei dem
die dielektrische Schicht (6) ZrO2, ein ZrO2-Glas-Komposit, AlOx, ein AlOx-Glas, MgO oder ein MgO-Glas umfasst. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 5, bei dem
der Grundkörper (1) Deckpakete (9, 9') aufweist, die jeweils wenigstens eine weitere dielektrische Schicht umfassen. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 6, bei dem
die Innenelektroden (3, 4) über Vias (10) mit den Außenkontakten (2, 2') verbunden sind. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 7, bei dem
die Außenkontakte (2, 2') als Land-Grid-Array (LGA) oder als Ball-Grid-Array (BGA) ausgebildet sind. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 8, bei dem
die dielektrische Schicht (6) derart ausgebildet ist, dass sie zusammen mit insgesamt vorhandenen wenigstens zwei benachbarten Varistorschichten (5) und den als zwei überlappende Innenelektroden (2, 3) ausgebildeten Innenelektroden eine ESD-Entladungsstrecke bildet. - Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 9, das die Funktion eines Varistors mit integriertem ESD-Schutzbauelement aufweist.
- Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 10, das eine Kapazität von weniger als 1 pF aufweist.
- Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 11, das bei 1 mA Strom eine ESD-Durchbruchspannung von weniger als 20 V aufweist.
- Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 12, das bei einem ESD-Puls mit einer Spannung von 8 kV eine ESD-Klemmspannung von weniger als 500 V aufweist.
- Elektrisches Vielschichtbauelement nach einem der Ansprüche 1 bis 13, bei dem
die Öffnung (8) in der dielektrischen Schicht (6) mit einem halbleitenden Material oder einem Metall derart gefüllt ist, dass ein Pad (11) gebildet ist, das sich auf einer Oberfläche der dielektrischen Schicht (6) seitlich zu der Öffnung (8) ausbreitet. - Elektrisches Vielschichtbauelement nach Anspruch 14, bei dem das Pad (11) mit einem Via (10) versehen ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102009007316A DE102009007316A1 (de) | 2009-02-03 | 2009-02-03 | Elektrisches Vielschichtbauelement |
PCT/EP2010/051247 WO2010089294A1 (de) | 2009-02-03 | 2010-02-02 | Elektrisches vielschichtbauelement |
Publications (2)
Publication Number | Publication Date |
---|---|
EP2394275A1 EP2394275A1 (de) | 2011-12-14 |
EP2394275B1 true EP2394275B1 (de) | 2019-10-16 |
Family
ID=42035891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP10701703.0A Active EP2394275B1 (de) | 2009-02-03 | 2010-02-02 | Elektrisches vielschichtbauelement |
Country Status (7)
Country | Link |
---|---|
US (1) | US8410891B2 (de) |
EP (1) | EP2394275B1 (de) |
JP (1) | JP5758305B2 (de) |
KR (1) | KR101665742B1 (de) |
CN (1) | CN102308341B (de) |
DE (1) | DE102009007316A1 (de) |
WO (1) | WO2010089294A1 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009010212B4 (de) * | 2009-02-23 | 2017-12-07 | Epcos Ag | Elektrisches Vielschichtbauelement |
EP2381451B1 (de) | 2010-04-22 | 2018-08-01 | Epcos AG | Verfahren zur herstellung einer elektrischen mehrschichtkomponente und elektrische mehrschichtkomponente |
DE102010036270B4 (de) * | 2010-09-03 | 2018-10-11 | Epcos Ag | Keramisches Bauelement und Verfahren zur Herstellung eines keramischen Bauelements |
TW201234393A (en) * | 2011-02-09 | 2012-08-16 | Yageo Corp | Multi-layer varistor having core electrode unit |
DE102012101606A1 (de) * | 2011-10-28 | 2013-05-02 | Epcos Ag | ESD-Schutzbauelement und Bauelement mit einem ESD-Schutzbauelement und einer LED |
KR101983135B1 (ko) | 2012-12-27 | 2019-05-28 | 삼성전기주식회사 | 인덕터 및 그의 갭층 제조를 위한 조성물 |
KR101808794B1 (ko) * | 2015-05-07 | 2018-01-18 | 주식회사 모다이노칩 | 적층체 소자 |
DE102017108384A1 (de) | 2017-04-20 | 2018-10-25 | Epcos Ag | Vielschichtbauelement und Verfahren zur Herstellung eines Vielschichtbauelements |
JP7235492B2 (ja) * | 2018-12-12 | 2023-03-08 | Tdk株式会社 | チップバリスタ |
JP7322793B2 (ja) * | 2020-04-16 | 2023-08-08 | Tdk株式会社 | チップバリスタの製造方法及びチップバリスタ |
US20230215727A1 (en) * | 2022-01-05 | 2023-07-06 | Polar Semiconductor, Llc | Forming passivation stack having etch stop layer |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0722752A (ja) * | 1993-06-30 | 1995-01-24 | Matsushita Electric Ind Co Ltd | 多層セラミック基板およびその製造方法 |
JPH11265808A (ja) | 1998-03-16 | 1999-09-28 | Tokin Corp | サージ吸収素子及びその製造方法 |
JP3489728B2 (ja) * | 1999-10-18 | 2004-01-26 | 株式会社村田製作所 | 積層コンデンサ、配線基板および高周波回路 |
DE10064447C2 (de) * | 2000-12-22 | 2003-01-02 | Epcos Ag | Elektrisches Vielschichtbauelement und Entstörschaltung mit dem Bauelement |
JP2002368420A (ja) * | 2001-06-05 | 2002-12-20 | Murata Mfg Co Ltd | ガラスセラミック多層基板の製造方法およびガラスセラミック多層基板 |
FR2835981B1 (fr) * | 2002-02-13 | 2005-04-29 | Commissariat Energie Atomique | Microresonateur mems a ondes acoustiques de volume accordable |
JP4292788B2 (ja) * | 2002-11-18 | 2009-07-08 | 三菱マテリアル株式会社 | チップ型サージアブソーバ及びその製造方法 |
DE102004010001A1 (de) | 2004-03-01 | 2005-09-22 | Epcos Ag | Elektrisches Bauelement und schaltungsanordnung mit dem Bauelement |
DE102004058410B4 (de) | 2004-12-03 | 2021-02-18 | Tdk Electronics Ag | Vielschichtbauelement mit ESD-Schutzelementen |
DE102005016590A1 (de) * | 2005-04-11 | 2006-10-26 | Epcos Ag | Elektrisches Mehrschicht-Bauelement und Verfahren zur Herstellung eines Mehrschicht-Bauelements |
DE102005050638B4 (de) * | 2005-10-20 | 2020-07-16 | Tdk Electronics Ag | Elektrisches Bauelement |
DE102006000935B4 (de) * | 2006-01-05 | 2016-03-10 | Epcos Ag | Monolithisches keramisches Bauelement und Verfahren zur Herstellung |
US7541910B2 (en) * | 2006-05-25 | 2009-06-02 | Sfi Electronics Technology Inc. | Multilayer zinc oxide varistor |
DE102007012049B4 (de) | 2007-03-13 | 2017-10-12 | Epcos Ag | Elektrisches Bauelement |
-
2009
- 2009-02-03 DE DE102009007316A patent/DE102009007316A1/de not_active Ceased
-
2010
- 2010-02-02 KR KR1020117020632A patent/KR101665742B1/ko active IP Right Grant
- 2010-02-02 JP JP2011546873A patent/JP5758305B2/ja active Active
- 2010-02-02 WO PCT/EP2010/051247 patent/WO2010089294A1/de active Application Filing
- 2010-02-02 EP EP10701703.0A patent/EP2394275B1/de active Active
- 2010-02-02 US US13/146,490 patent/US8410891B2/en active Active
- 2010-02-02 CN CN2010800064889A patent/CN102308341B/zh active Active
Non-Patent Citations (1)
Title |
---|
None * |
Also Published As
Publication number | Publication date |
---|---|
KR101665742B1 (ko) | 2016-10-12 |
US20120044039A1 (en) | 2012-02-23 |
CN102308341A (zh) | 2012-01-04 |
JP2012517097A (ja) | 2012-07-26 |
WO2010089294A1 (de) | 2010-08-12 |
EP2394275A1 (de) | 2011-12-14 |
CN102308341B (zh) | 2013-06-05 |
DE102009007316A1 (de) | 2010-08-05 |
US8410891B2 (en) | 2013-04-02 |
KR20110116041A (ko) | 2011-10-24 |
JP5758305B2 (ja) | 2015-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2394275B1 (de) | Elektrisches vielschichtbauelement | |
EP2399265B1 (de) | Elektrisches vielschichtbauelement | |
EP2174328B1 (de) | elektrisches Vielschichtbauelement mit einem Widerstand und einer Entkopplungsschicht | |
EP2201585B1 (de) | Elektrisches vielschichtbauelement | |
EP2118912B1 (de) | Vielschicht-bauelement und verfahren zur herstellung eines vielschicht-bauelements | |
EP1606831B1 (de) | Elektrisches vielschichtbauelement | |
EP1842246B1 (de) | Piezoelektrisches bauelement | |
EP1761936B1 (de) | Elektrisches mehrschichtbauelement mit zuverlässigem lötkontakt | |
DE102005028498B4 (de) | Elektrisches Vielschichtbauelement | |
EP1369880B1 (de) | Elektrisches Vielschichtbauelement und Schaltungsanordnung | |
DE102006015723A1 (de) | Mehrschichtiger Chipvaristor | |
EP1369881B1 (de) | Elektrisches Vielschichtbauelement | |
DE102008019127B4 (de) | Vielschichtbauelement | |
DE102004016146B4 (de) | Elektrisches Vielschichtbauelement | |
EP2044405B1 (de) | Temperaturmesssensor und verfahren zu dessen herstellung | |
WO2017194408A2 (de) | Vielschichtbauelement und verfahren zur herstellung eines vielschichtbauelements | |
EP2191483B1 (de) | Elektrisches vielschichtbauelement | |
EP1911052B1 (de) | Elektrisches bauelement | |
EP2465123B1 (de) | Elektrisches vielschichtbauelement | |
EP2865026A2 (de) | Vielschichtbauelement mit einer aussenkontaktierung und verfahren zur herstellung eines vielschichtbauelements mit einer aussenkontaktierung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
17P | Request for examination filed |
Effective date: 20110711 |
|
AK | Designated contracting states |
Kind code of ref document: A1 Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO SE SI SK SM TR |
|
DAX | Request for extension of the european patent (deleted) | ||
17Q | First examination report despatched |
Effective date: 20121108 |
|
RAP1 | Party data changed (applicant data changed or rights of an application transferred) |
Owner name: EPCOS AG |
|
RAP1 | Party data changed (applicant data changed or rights of an application transferred) |
Owner name: TDK ELECTRONICS AG |
|
GRAP | Despatch of communication of intention to grant a patent |
Free format text: ORIGINAL CODE: EPIDOSNIGR1 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: GRANT OF PATENT IS INTENDED |
|
INTG | Intention to grant announced |
Effective date: 20190506 |
|
GRAS | Grant fee paid |
Free format text: ORIGINAL CODE: EPIDOSNIGR3 |
|
GRAA | (expected) grant |
Free format text: ORIGINAL CODE: 0009210 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: THE PATENT HAS BEEN GRANTED |
|
RIN1 | Information on inventor provided before grant (corrected) |
Inventor name: PUERSTINGER, THOMAS Inventor name: KRENN, GEORG Inventor name: FEICHTINGER, THOMAS |
|
AK | Designated contracting states |
Kind code of ref document: B1 Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO SE SI SK SM TR |
|
REG | Reference to a national code |
Ref country code: GB Ref legal event code: FG4D Free format text: NOT ENGLISH |
|
REG | Reference to a national code |
Ref country code: CH Ref legal event code: EP |
|
REG | Reference to a national code |
Ref country code: DE Ref legal event code: R096 Ref document number: 502010016311 Country of ref document: DE |
|
REG | Reference to a national code |
Ref country code: IE Ref legal event code: FG4D Free format text: LANGUAGE OF EP DOCUMENT: GERMAN |
|
REG | Reference to a national code |
Ref country code: AT Ref legal event code: REF Ref document number: 1192093 Country of ref document: AT Kind code of ref document: T Effective date: 20191115 |
|
REG | Reference to a national code |
Ref country code: NL Ref legal event code: MP Effective date: 20191016 |
|
REG | Reference to a national code |
Ref country code: LT Ref legal event code: MG4D |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: LV Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: SE Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: NL Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: ES Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: LT Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: BG Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20200116 Ref country code: FI Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: PT Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20200217 Ref country code: PL Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: GR Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20200117 Ref country code: NO Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20200116 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: HR Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: IS Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20200224 |
|
REG | Reference to a national code |
Ref country code: DE Ref legal event code: R097 Ref document number: 502010016311 Country of ref document: DE |
|
PG2D | Information on lapse in contracting state deleted |
Ref country code: IS |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: RO Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: CZ Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: DK Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: EE Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: IS Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20200216 |
|
PLBE | No opposition filed within time limit |
Free format text: ORIGINAL CODE: 0009261 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: SK Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: SM Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: IT Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 |
|
26N | No opposition filed |
Effective date: 20200717 |
|
REG | Reference to a national code |
Ref country code: CH Ref legal event code: PL |
|
GBPC | Gb: european patent ceased through non-payment of renewal fee |
Effective date: 20200202 |
|
REG | Reference to a national code |
Ref country code: BE Ref legal event code: MM Effective date: 20200229 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: MC Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: LU Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200202 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: SI Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: LI Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200229 Ref country code: CH Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200229 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: IE Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200202 Ref country code: GB Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200202 Ref country code: FR Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200229 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: BE Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200229 |
|
REG | Reference to a national code |
Ref country code: AT Ref legal event code: MM01 Ref document number: 1192093 Country of ref document: AT Kind code of ref document: T Effective date: 20200202 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: AT Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES Effective date: 20200202 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: TR Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: MT Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 Ref country code: CY Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 |
|
PG25 | Lapsed in a contracting state [announced via postgrant information from national office to epo] |
Ref country code: MK Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT Effective date: 20191016 |
|
PGFP | Annual fee paid to national office [announced via postgrant information from national office to epo] |
Ref country code: DE Payment date: 20230223 Year of fee payment: 14 |
|
P01 | Opt-out of the competence of the unified patent court (upc) registered |
Effective date: 20230521 |