EP1518269A1 - Verfahren zur herstellung von kontakten zu teilen eines in einem halbleitersubstrat integrierten bauelements - Google Patents

Verfahren zur herstellung von kontakten zu teilen eines in einem halbleitersubstrat integrierten bauelements

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Publication number
EP1518269A1
EP1518269A1 EP03761426A EP03761426A EP1518269A1 EP 1518269 A1 EP1518269 A1 EP 1518269A1 EP 03761426 A EP03761426 A EP 03761426A EP 03761426 A EP03761426 A EP 03761426A EP 1518269 A1 EP1518269 A1 EP 1518269A1
Authority
EP
European Patent Office
Prior art keywords
contact
contact hole
hard mask
line
arc
Prior art date
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Withdrawn
Application number
EP03761426A
Other languages
English (en)
French (fr)
Inventor
Ludwig Dittmar
Wolfgang Gustin
Maik Stegemann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1518269A1 publication Critical patent/EP1518269A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H10W20/085—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes

Definitions

  • the invention relates to a method for producing contacts to parts of a component integrated in a semiconductor substrate, in which
  • the semiconductor substrate is provided with an insulation layer in which a first contact is to be formed by means of a first contact hole which is filled with a contact material,
  • the insulation layer is provided with a hard mask into which an opening to the insulation layer for the formation of the first contact hole is made
  • the first contact hole is etched down to the first surface to be contacted
  • the first contact hole is filled with a contact material
  • a first line connected to the contact material is generated in a line level.
  • Components integrated in a semiconductor substrate have areas which have to be contacted for connection to other components.
  • the contacts are formed by means of contact holes which are filled with a conductive material. This conductive material is then in turn connected to one or more management levels.
  • this one is arranged on the semiconductor substrate layer stack as a gate of the cell transistor consisting of the gate electrode and the gate electrode from the semiconductor substrate 'insulating gate dielectric on.
  • the source / drain regions are located in the semiconductor substrate.
  • a contact to the layer stack working as a gate serves to connect to word lines which are generated in later process steps.
  • CG contact serves to connect to word lines which are generated in later process steps.
  • a first insulation layer located thereon which consists, for example, of nitride, in the region of the contacts.
  • Such an insulation layer consists, for example, of nitride.
  • CB contact Place a contact that is used to connect to a bit line (CB contact). Contact to other diffusion areas (CD contact) is also provided, which also contacts the substrate surface.
  • CB contact Contact to other diffusion areas
  • the contacts are produced using a hard mask, for example made of polycrystalline silicon, which in turn is structured using a photolithography mask.
  • a hard mask for example made of polycrystalline silicon, which in turn is structured using a photolithography mask.
  • an insulation layer for example as a TEOS layer, is applied to the top of the semiconductor substrate, which serves to isolate the conductor structure later built on this from the semiconductor component and the conductor from one another.
  • a hard mask is then applied to this insulation layer already contains the openings for the contact holes to be produced.
  • a hard mask can be realized by first depositing the material of the hard mask as a continuous layer. To structure this hard mask layer, a photoresist layer is applied to it, which is exposed in such a way that it releases the areas of the hard mask layer that are to be used to make the contact holes. After an etching process, these areas are created, which then release the insulation layer.
  • an etching which is selective for the nitride layer is carried out, which opens all regions of the substrate surface which are not covered by a nitride layer, that is to say creates contact holes for the CB and the CD contact.
  • the contact holes for the CB and the CD contact are filled with photoresist and covered.
  • the mask for the contact hole of the CG contact is open.
  • the insulation layer, i.e. for example the nitride layer, on the gate, i.e. the layer stack are removed.
  • the contact holes are lined after their structuring is complete for chemical separation, and with conductive material, e.g. filled with tungsten.
  • conductive material e.g. filled with tungsten.
  • the conductive material on the top, the liner underneath and the hard mask are then removed. This can be done either by dry etching, wet etching or by a CMP process (chemical mechanical polishing process). Subsequently, further line levels can then be produced, with another hard mask being used. This has the disadvantage that an additional etching step is required to remove the hard mask.
  • the object of the invention is to reduce the process effort to minimize the contacting of parts of a component integrated in a semiconductor substrate.
  • ARC anti-reflective layer
  • a photoresist mask with the structure of the line is applied to the ARC layer.
  • the parts of the ARC layer that are not covered by the photoresist mask are removed together with the parts of the hard mask that are located underneath.
  • the parts of the insulation layer that are not covered by the photoresist mask are used as a trench
  • the ARC fill is removed in the first contact hole.
  • the first contact hole is then filled with contact material together with the line trench. Finally, the contact material and the hard mask are removed at least up to the surface of the insulation layer.
  • This method makes it possible to use the hard mask not only for structuring the first contact hole but also for structuring the line. This eliminates a step of removing the hard mask that is necessary according to the prior art.
  • a further process simplification is achieved by removing the photoresist mask together with the ARC filling. Another possibility of removal is that the photoresist mask with the structure of the line is removed immediately after the structuring of the hard mask.
  • a third possibility is that the photoresist mask is removed together or immediately in front of the hard mask.
  • a mask made of polycrystalline silicon is used as the hard mask. This material can be implemented in the process with little or no effort.
  • the hard mask is structured by an oblique etching profile.
  • This oblique etching profile can be used on the one hand when structuring the contact hole.
  • the contact hole dimension can be reduced compared to a straight etching profile, since the “slope angle” of the hard mask on the side on which the hard mask lies against the insulation layer shows a line offset from the upper edge.
  • oblique etching profile from the same function of the slope angle to set a smaller line width.
  • a reduction in the line width is normally only possible with a more complex lithography or a more complex process structure, e.g. possible by using a tungsten RIE cable instead of the classic Wolfram Dual Damascene cable.
  • a narrow line can be achieved using simple technical means.
  • a narrower line causes a reduction in the line capacitance and thus ultimately an improvement in the parameters of the semiconductor component.
  • a cheap variant of the structuring of the hard mask is that the hard mask is by means of a dry etching process is structured.
  • the gases SF 6 , HBr or He / 0 can be used in the dry etching process. Depending on the etching gas used, a straight or an oblique etching profile is set.
  • Tungsten can expediently be used as the contact material.
  • the contact material and the hard mask take place via a CMP process (chemical-mechanical polishing process).
  • CMP process chemical-mechanical polishing process
  • a plurality of regions are contacted to the semiconductor substrate, for example the source and drain in the case of a MOS transistor. For this reason, it is provided that together with the first contact hole, a second contact hole is produced in the same way up to a second contact surface to be contacted.
  • This first contact hole can then serve an external electrical connection in two ways.
  • a second line which is insulated from the first line and which is connected to the contact material in the second contact hole can be produced in the insulation layer.
  • the contact material of the second contact hole can be connected to a second conductor in a further line level.
  • Gates usually consist of a stack of several layers.
  • One embodiment of the method is characterized in that a layer stack, at least consisting of a gate oxide and a cover, is applied to the surface of the substrate.
  • a third contact hole is made to the gate oxide, such that the first or the first and the second contact hole are selectively etched to the cover and are filled and covered with an auxiliary material after their production.
  • the cover is then etched up to the gate oxide and the auxiliary material is removed.
  • the third contact hole then goes through the same process as the first or the first and the second contact hole, starting from the filling and coating with ARC material.
  • the third contact hole also has two options for an external connection.
  • a third line which is insulated from the first line or from the first and second lines, is produced in the insulation layer and is connected to the contact material in the third contact hole.
  • the auxiliary material consists of photoresist.
  • FIG. 2 shows a cross section through a semiconductor substrate after the exposure and development of a first photoresist mask
  • FIG. 4 shows a cross section through a semiconductor substrate after an etching step for producing a first and a second contact hole
  • FIG. 5 shows a cross section through a semiconductor substrate after coating with an auxiliary layer
  • FIG. 7 shows a cross section through a semiconductor substrate after an ARC coating and with a structured second photoresist mask
  • FIG. 8 shows a cross section through a semiconductor substrate after the structuring of the second photoresist mask
  • FIG 11 shows a cross section through a semiconductor substrate after removal of the contact material and the hard mask to the top of the insulation layer.
  • an insulation layer 2 in the form of a TEOS layer is applied to the semiconductor substrate 1.
  • a hard mask 3 made of polycrystalline silicon is deposited thereon.
  • the CT lithography (contact-to-transistor lithography) then takes place, ie in this lithography step the first contact hole 4 for the CB contact, the second contact hole 5 for the CD contact and the third contact hole 6 is made for the CG contact.
  • a first photoresist mask 7 is first exposed.
  • the hard mask 3 is opened by means of a dry etching process, in which case the gases SF 6 , HBr, Cl 2 and / or He / 0 can be used.
  • these etching gases or combinations of etching gases the etching that is otherwise necessarily necessary to the insulation layer 2 underneath is guaranteed.
  • either a straight or an oblique etching profile can be set on the hard mask 3.
  • the contact hole dimensions can be reduced.
  • Another or additional possibility of reducing the contact hole dimensions can be that an ARC layer (not shown in more detail) is introduced between the first photoresist mask 7 and the hard mask 3.
  • the thickness of this ARC layer can be of the order of the thickness of the hard mask 3.
  • the hard mask 3 is then etched. This etching step must also be carried out selectively with respect to the insulation layer 2.
  • using an appropriate etching chemistry it is possible to etch the ARC layer obliquely. Through the oblique etching edges, so-called taper the exposed area of the insulation layer 2 is reduced, as a result of which the contact hole structures are reduced in the same way as described above.
  • the photoresist mask 7 is then removed.
  • the CT etching contact-to-transistor etching
  • the third contact hole 6 is used to produce the CG contact.
  • the gate 8 consists of a layer stack of a gate oxide 9 and a nitride cap 10 arranged thereon. Since the CT etching is initially selective for nitride, only the first 4 and second contact holes 5 are opened. Then the CG lithography (contact-to-gate lithography) takes place. After their production, the first 4 and second contact holes 5 are filled and covered with an auxiliary material 11, which is formed by a photoresist. With the aid of an etching process which is unselective to nitride, the nitride cap 10 is etched up to the gate oxide 9, and thus the third contact hole 6 up to the gate oxide 9 is opened. This is shown in Fig. 6.
  • the first, second and third contact holes 4, 5 and 6 are filled with an ARC material 12 and covered.
  • a second photoresist mask 13 with the structure of the lines to be produced is then produced on the surface of the ARC material 12.
  • the hard mask 3 is then structured with the second photoresist mask 13, as shown in FIG. 8.
  • the layer of ARC material 12 is opened using a dry etching process. In order to possibly prevent a so-called “fence” formation, a recess process step can also be carried out with the ARC material 12.
  • a suitable dry etching process for the polycrystalline Hard mask 3 for example using SF 6 -based chemistry, can be implemented in the hard mask 3 oblique etching profiles.
  • various positive angles can be set in the etching profile. In this way, the width of the lines to be manufactured can be made considerably narrower. This means that the line width is reduced compared to the standard process (without hard mask). This is shown in FIG. 9, but without the oblique etching profile.
  • Another possibility of reducing the line width consists, in a manner not shown in any more detail, in that when the layer of ARC material 12 is etched, with a suitable etching material, oblique edges, that is again a taper, are produced with the ARC material 12, via which a smaller one Width of the line trench 14 and thus the line to be produced is reached.
  • Line trenches 14 are then etched up to a line level 15 with the second photoresist mask.
  • the second photoresist mask 13 is removed again after the line trenches 14 have been structured. During this etching, the nitride cap 10 of the layer stack of the gate 8 is protected by the ARC material 12.
  • a tungsten CMP process follows, which essentially consists of two substeps. First, the classic tungsten CMP process takes place. The hard mask CMP process step then takes place, which removes the hard mask 3. With this type of hard mask removal, no additional process step is required, but the removal takes place within the standard CMP process.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Der Erfindung, die ein Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat (1) integrierten Bauelementes betrifft, bei dem in einer Isolationsschicht (2) ein erstes Kontaktloch erzeugt und mit Kontaktmaterial (16) gefüllt und mit einer Leitung verbunden wird, liegt die Aufgabe zugrunde, den Prozessaufwand bei der Kontaktierung von Teilen eines in einem Halbleitersubstrat integrierten Bauelementes zu minimieren. Dies wird dadurch gelöst, dass die für die Erzeugung des Kontaktloches verwendete Hartmaske (3) auch für die Strukturierung der Leitung eingesetzt wird.

Description

Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Baulementes
Die Erfindung betrifft ein Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes, bei dem
das Halbleitersubstrat mit einer Isolationsschicht versehen wird, in der ein erster Kontakt mittels eines ersten Kontaktloches das mit einem Kontaktmaterial gefüllt wird, zu bilden ist,
- die Isolationsschicht mit einer Hartmaske versehen wird, in die eine Öffnung zu der Isolationsschicht für die Bildung des ersten Kontaktloches eingebracht wird,
das erste Kontaktloch bis auf die zu kontaktierende erste Fläche geätzt wird,
- das erste Kontaktloch mit einem Kontaktmaterial gefüllt wird und
eine mit dem Kontaktmaterial verbundene erste Leitung in einer Leitungsebene erzeugt wird.
In einem Halbleitersubstrat integrierte Bauelemente weisen Be- reiche auf, die zur Verbindung mit anderen Bauelementen kontaktiert werden müssen.
Wie beispielsweise in der DE 100 53 467 AI beschrieben, werden die Kontakte mittels Kontaktlöchern gebildet, die mit einem leitfähigen Material gefüllt werden. Dieses leitfähige Material wird dann seinerseits wieder mit einer oder mehreren Leitungsebenen verbunden.
Handelt es sich bei einem Halbleiterbauelement z.B. um eine DRAM-Speicherzelle, so weist diese einen auf dem Halbleitersubstrat angeordneten Schichtenstapel als Gate des Zellentransistors, bestehend aus Gateelektrode und die Gateelektrode vom Halbleitersubstrat' isolierendem Gatedielektrikum, auf. Neben diesem Schichtenstapel liegen im Halbleitersubstrat die Sour- ce/Drain-Gebiete .
Ein Kontakt zu dem als Gate arbeitenden Schichtenstapel (CG- Kontakt) dient der Verbindung mit Wortleitungen, die in späteren Prozessschritten erzeugt werden. Zur Kontaktierung des Schichtenstapels ist es erforderlich, eine darauf befindliche erste Isolationsschicht, die beispielsweise aus Nitrid besteht, im Bereich der Kontakte zu entfernen. Eine derartige Isolationsschicht besteht beispielsweise aus Nitrid.
Weiterhin ist es erforderlich, die Substratoberfläche im Be- reich der Source/Drain-Gebiete zu kontaktieren und an dieser
Stelle einen Kontakt vorzusehen, der der Verbindung mit einer Bitleitung (CB-Kontakt) dient. Es wird auch ein Kontakt zu weiteren Diffusionsgebieten (CD-Kontakt) vorgesehen, der ebenfalls die Substratoberfläche kontaktiert.
Wie in der deutschen Patentanmeldung 101 27 888.8 beschrieben, erfolgt die Herstellung der Kontakte mittels einer Hartmaske, z.B. aus polykristallinem Silizium, die ihrerseits über eine Photolithographiemaske strukturiert wird. Dabei wird zunächst auf die Oberseite des Halbleitersubstrats, eine Isolations- schicht, z.B. als TEOS-Schicht, aufgebracht, die der Isolation der später auf dieser aufgebauten LeiterStruktur von dem Halbleiterbauelement und der Leiter untereinander dient. Auf dieser Isolationsschicht wird sodann eine Hartmaske aufgebracht, die bereits die Öffnungen für die herzustellenden Kontaktlöcher enthält .
Wie in der DE 100 53 467 AI beschrieben, kann eine Hartmaske dadurch realisiert werden, dass das Material der Hartmaske zu- nächst als durchgehende Schicht abgeschieden wird. Zur Strukturierung dieser Hartmaskenschicht wird auf dieser eine Photore- sist-Schicht aufgebracht, die so belichtet wird, dass sie die Bereiche der Hartmaskenschicht freigibt, die dem Einbringen der Kontaktlöcher dienen soll. Nach einem Ätzprozess entstehen die- se Bereiche, die dann die Isolationsschicht freigeben.
Anschließend wird eine für die Nitridschicht selektive Ätzung durchgeführt, die alle Bereiche der Substratoberfläche öffnet, die nicht von einer Nitridschicht bedeckt sind, also Kontaktlöcher für den CB- und den CD-Kontakt erzeugt .
In einem weiteren Lithographieschritt werden die Kontaktlöcher für den CB- und den CD-Kontakt mit Photoresist gefüllt und abgedeckt. Die Maske für das Kontaktloch des CG-Kontaktes ist offen. Somit kann mit einem weiteren Ätzschritt die Isolationsschicht, also beispielsweise die Nitridschicht, auf dem Gate, d.h. dem Schichtenstapel entfernt werden.
Die Kontaktlöcher werden nach dem Ende ihrer Strukturierung zur chemischen Trennung mit einem Liner versehen, und mit leitendem Material, z.B. mit Wolfram gefüllt. Danach wird das leitende Material auf der Oberseite, die der darunter liegende Liner und die Hartmaske wieder entfernt. Dies kann entweder durch eine Trockenätzung, eine Nassätzung oder durch einen CMP-Prozess (chemisch-mechanischer Polierprozess) erfolgen. Anschließend kann dann die Herstellung weiterer Leitungsebenen erfolgen, wobei eine weitere Hartmaske zum Einsatz gelangt. Hierbei zeigt sich der Nachteil, dass für die Entfernung der Hartmaske ein zusätzlicher Ätzschritt erforderlich ist.
Die Aufgabe der Erfindung besteht darin, den Prozessaufwand bei der Kontaktierung von Teilen eines in einem Halbleitersubstrat integrierten Bauelementes zu minimieren.
Die Aufgabe wird dadurch gelöst, dass vor der Füllung des Kontaktloches mit Kontaktmaterial folgende Schritte ausgeführt werden:
Das erste Kontaktloch wird mit einem ARC-Material (ARC = Antireflektierende Schicht) gefüllt und die Oberfläche der Hartmaske mit einer ARC-Schicht versehen.
Auf die ARC-Schicht wird eine Photoresistmaske mit der Struktur der Leitung aufgebracht.
Die von der Photoresistmaske nicht bedeckten Teile der ARC-Schicht werden zusammen mit den teilweise darunter befindlichen Teilen der Hartmaske entfernt.
Die von der Photoresistmaske nicht bedeckten Teile der Isolationsschicht werden als Leitungsgraben bis zur
Höhe der Leitungsebene entfernt.
Die ARC-Füllung wird in dem ersten Kontaktloch entfernt .
Anschließend wird das erste Kontaktloch zusammen mit dem Lei- tungsgraben mit Kontaktmaterial gefüllt. Schließlich wird das Kontaktmaterial und die Hartmaske zumindest bis zur Oberfläche der Isolationsschicht entfernt.
Durch dieses Verfahren wird es möglich, die Hartmaske nicht nur für die Strukturierung des ersten Kontaktloches sondern auch für die Strukturierung der Leitung zu nutzen. Damit entfällt ein nach dem Stand der Technik notwendiger Schritt der Entfernung der Hartmaske.
Eine weitere Prozessvereinfachung wird dadurch erreicht, dass die Photoresistmaske zusammen mit der ARC-Füllung entfernt wird. Eine andere Möglichkeit der Entfernung besteht darin, dass die Photoresistmaske unmittelbar nach der Strukturierung der Hartmaske mit der Struktur der Leitung entfernt wird.
Eine dritte Möglichkeit besteht darin, dass die Photore- sistmaske zusammen oder unmittelbar vor der Hartmaske entfernt wird.
Es ist zweckmäßig, dass als Hartmaske eine Maske aus polykristallinem Silizium eingesetzt wird. Dieses Material ist im Pro- zess mit allenfalls geringem Aufwand zu realisieren.
In einer günstigen Ausgestaltung des erfindungsgemäßen Verfahrens ist vorgesehen, dass die Hartmaske durch ein schräges Ätzprofil strukturiert wird.
Dieses schräge Ätzprofil kann einerseits bei der Strukturierung des Kontaktloches eingesetzt werden. Damit kann die Kontakt- lochdimension gegenüber einem geraden Ätzprofil verringert werden, da der „Böschungswinkel" der Hartmaske auf der Seite, auf der die Hartmaske an der Isolationsschicht anliegt, eine zu der oberen Kante versetzte Linie zeigt.
Andererseits ist es möglich, das schräge Ätzprofil aus der gleichen Funktion des Böschungswinkels zur Einstellung einer geringeren Leitungsbreite einzusetzen. Eine Verringerung der Leitungsbreite ist normalerweise nur mit einer aufwändigeren Lithographie oder einer aufwändigeren Prozessstruktur, z.B. durch Einsatz einer Wolfram-RIE-Leitung anstelle der klassi- sehen Wolfram Dual Damascene-Leitung möglich. Durch den Einsatz eines schrägen Ätzprofiles kann einerseits eine schmale Leitung mit einfachen technischen Mitteln erreicht werden. Andererseits bewirkt eine schmalere Leitung eine Verringerung der Leitungskapazität und damit letztendlich eine Parameterverbesserung des Halbleiterbauelementes.
Eine günstige Variante der Strukturierung der Hartmaske besteht darin, dass die Hartmaske mittels eines Trockenätzprozesses strukturiert wird.
Bei dem Trockenätzprozess können die Gase SF6, HBr oder He/0 eingesetzt werden. Je nach eingesetztem Ätzgas wird ein gerades oder ein schräges Ätzprofil eingestellt.
Zur Vermeidung von chemischen Beeinflussungen zwischen den unterschiedlichen Materialen ist es zweckmäßig, vor dem Einbringen des Kontaktmateriales auf den mit dem Kontaktmaterial in Berührung stehenden Flächen einen Liner abzuscheiden.
Günstiges Material für einen solchen Liner stellt Ti oder Ti/TiN dar.
Als Kontaktmaterial kann zweckmäßiger Weise Wolfram verwendet werden.
In einer weiteren Ausgestaltung des Verfahrens ist vorgesehen, dass das Kontaktmaterial und die Hartmaske über einen CMP- Prozess (chemisch-mechanischer Polierprozess) erfolgt.
Normalerweise werden bei einem Halbleiterbauelement mehrere Bereich zu dem Halbleitersubstrat kontaktiert, so beispielsweise Source und Drain bei einem MOS-Transistor. Aus diesem Grunde ist vorgesehen, dass zusammen mit dem ersten Kontaktloch in gleicher Weise ein zweites Kontaktloch bis zu einer zu kontaktierenden zweiten Kontaktfläche erzeugt wird.
Dieses erste Kontaktloch kann dann einer äußeren elektrischen Verbindung in zwei Möglichkeiten dienen. Zum einen kann in der Isolationsschicht eine von der ersten Leitung isolierte zweite Leitung erzeugt werden, die mit dem Kontaktmaterial in dem zweiten Kontaktloch verbunden wird.
Zum anderen kann das Kontaktmaterial des zweiten Kontaktloches in einer weiteren Leitungsebene mit einem zweiten Leiter verbunden werden.
Insbesondere bei der Kontaktierung von Transistoren, auf von Zellentransistoren in Speicherzellen ist es erforderlich, das Gate des Transistors zu kontaktieren. Gates bestehen zumeist aus einem Stapel von mehreren Schichten. So ist eine Ausgestaltung des Verfahrens dadurch gekennzeichnet, dass auf der Ober- fläche des Substrats ein Schichtenstapel, zumindest bestehend aus einem Gateoxid und einer Abdeckung aufgebracht wird. Zur Kontaktierung des Gateoxids wird ein drittes Kontaktloch zum Gateoxid eingebracht, derart, dass das erste oder das erste und das zweite Kontaktloch selektiv zu der Abdeckung geätzt werden und nach ihrer Herstellung mit einem Hilfsmaterial gefüllt und abgedeckt werden. Anschließend wird die Abdeckung bis zu dem Gateoxid geätzt, das Hilfsmaterial entfernt. Anschließend durchläuft das dritte Kontaktloch ab der Füllung und Beschichtung mit ARC-Material das gleiche Verfahren, wie das erste oder das erste und das zweite Kontaktloch.
Auch für das dritte Kontaktloch bestehen zwei Möglichkeiten für eine Verbindung nach außen.
Zum einen kann vorgesehen sein, dass in der Isolationsschicht eine von der ersten Leitung oder von der ersten und zweiten Leitung isolierte dritte Leitung zu erzeugen, die mit dem Kontaktmaterial in dem dritten Kontaktloch verbunden wird.
Zum anderen ist es möglich, das Kontaktmaterial des dritten Kontaktloches in einer weiteren Leitungsebene mit einem dritten Leiter zu verbinden.
Besonders zweckmäßig ist es dass das Hilfsmaterial aus Photo- resist besteht.
Hierbei kann es von Vorteil sein, dass unter den Photoresist eine ARC-Schicht aufgebracht wird, um die Entfernung des Photoresist zu erleichtern.
Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. In den zugehörigen Zeichnungen zeigt
Fig. 1 einen Querschnitt durch ein Halbleitersubstrat nach der Beschichtung mit der Isolationsschicht und der Hartmaske,
Fig. 2 einen Querschnitt durch ein Halbleitersubstrat nach der Belichtung und Entwicklung einer ersten Photoresistmaske
Fig. 3 einen Querschnitt durch ein Halbleitersubstrat nach der ersten Strukturierung der Hartmaske
Fig. 4 einen Querschnitt durch ein Halbleitersubstrat nach einem Ätzschritt zur Herstellung eines ersten und zweiten Kontaktloches,
Fig. 5 einen Querschnitt durch ein Halbleitersubstrat nach der Beschichtung mit einer Hilfsschicht,
Fig. 6 einen Querschnitt durch ein Halbleitersubstrat nach der Fertigstellung des dritten Kontaktloches,
Fig. 7 einen Querschnitt durch ein Halbleitersubstrat nach einer ARC-Beschichtung und mit einer strukturierten zweiten Photoresistmaske,
Fig. 8 einen Querschnitt durch ein Halbleitersubstrat nach der Strukturierung der zweiten Photoresistmaske,
Fig. 9 einen Querschnitt durch ein Halbleitersubstrat nach einem Ätzen der Isolationsschicht bis auf Leitungsebene,
Fig. 10 einen Querschnitt durch ein Halbleitersubstrat nach dem Füllen mit Kontaktmaterial und
Fig. 11 einen Querschnitt durch ein Halbleitersubstrat nach Entfernen des Kontaktmateriales und der Hartmaske bis zur Oberseite der Isolationsschicht.
Die Figuren geben fortschreitende Prozessschritte wieder und werden nachfolgend in der Reihenfolge der Fig. 1 bis Fig. 11 beschrieben.
Zunächst wird auf das Halbleitersubstrat 1 eine Isolationsschicht 2 in Form einer TEOS-Schicht aufgebracht. Darauf wird eine Hartmaske 3 aus polykristallinem Silizium abgeschieden.
Wie in Fig. 2 dargestellt, findet dann die CT-Lithografie (Kontakt-zum-Transistor-Lithographie) statt, d.h. in diesem Litho- graphieschritt wird das erste Kontaktloch 4 für den CB-Kontakt, das zweite Kontaktloch 5 für den CD-Kontakt und das dritte Kontaktloch 6 für den CG-Kontakt hergestellt. Zunächst wird hierzu eine erste Photoresistmaske 7 belichtet. Nach der Lackentwicklung, was in Fig. 3 dargestellt ist, wird die Hartmaske 3 mit- tels eines Trockenätzprozesses geöffnet, wobei die Gase SF6, HBr, Cl2 und/oder He/0 verwendet werden können. Insbesondere durch diese Ätzgase oder Ätzgaskombinationen wird die ansonsten notwendigerweise zur darunterliegenden Isolationsschicht 2 selektive Ätzen gewährleistet.
Je nach verwendetem Trockenätzprozess kann entweder ein gerades oder ein schräges Ätzprofil an der Hartmaske 3 eingestellt werden. Mit Hilfe des schrägen Ätzprofils können die Kontaktlochdimensionen verkleinert werden. Eine andere oder ergänzende Möglichkeit der Verkleinerung der Kontaktlochdimensionen kann darin bestehen, dass eine nicht näher dargestellten ARC-Schicht zwischen der ersten Photoresistmaske 7 und der Hartmaske 3 eingebracht wird. Die Dicke dieser ARC-Schicht kann in der Größenordnung der Dicke der Hartmaske 3 liegen. Nach einer Ätzung dieser ARC-Schicht erfolgt dann die Ätzung der Hartmaske 3. Dieser Ätzschritt muss ebenfalls wieder zu der Isolationsschicht 2 selektiv erfolgen. Auch hierbei wird es mit Einsatz einer entsprechenden Ätzchemie möglich, die ARC-Schicht schräg zu ätzen. Durch die schrägen Ätzkanten, sogenannte Taper, wird der freiliegende Bereich der Isolationsschicht 2 verkleinert, wodurch in gleicher Weise, wie oben beschrieben, eine Verkleinerung der Kontaktlochstrukturen erreicht wird.
Anschließend wird die Photoresistmaske 7 entfernt. Nun kann die CT-Ätzung (Kontakt-zum-Transistor-Ätzung) ohne negative Beeinflussung der Photoresistmaske 7 stattfinden, wie dies in Fig. 4 dargestellt ist.
Das dritte Kontaktloch 6 dient der Herstellung des CG- Kontaktes . Das Gate 8 besteht aus einem Schichtenstapel aus ei- nem Gateoxid 9 und einer darauf angeordneten Nitridkappe 10. Da die CT-Ätzung zunächst selektiv zu Nitrid ist, werden nur die ersten 4 und zweiten Kontaktlöcher 5 geöffnet. Danach findet die CG-Lithographie (Kontakt-zum-Gate-Lithografie) statt. Dabei werden die ersten 4 und zweiten Kontaktlöcher 5 nach ih- rer Herstellung mit einem Hilfsmaterial 11, das durch einen Photoresistlack gebildet wird, gefüllt und abgedeckt. Mit Hilfe eines zu Nitrid unselektiven Ätzprozesses wird die Nitridkappe 10 bis zu dem Gateoxid 9 geätzt, und damit das dritte Kontaktloch 6 bis zu dem Gateoxid 9 geöffnet. Dies ist in Fig. 6 dar- gestellt.
Nachdem der Photoresistlack 11 als das Hilfsmaterial entfernt wurde, werden die ersten, zweiten und dritten Kontaktlöcher 4, 5 und 6 mit einem ARC-Material 12 gefüllt und abgedeckt. Anschließend erfolgt auf der Oberfläche des ARC-Materiales 12 die Herstellung einer zweiten Photoresistmaske 13 mit der Struktur der herzustellenden Leitungen. Anschließend wird die Hartmaske 3 mit der zweiten Photoresistmaske 13 strukturiert, wie dies in Fig. 8 dargestellt ist. Dabei wird zunächst mit einem Trockenätzprozess die Schicht aus ARC-Material 12 geöffnet. Um eventu- eil eine so genannte „Fence"-Bildung zu verhindern, kann noch eine Recess-Prozessschritt mit dem ARC-Material 12 durchgeführt werden.
Mit einem geeigneten Trockenätzprozess für die polykristalline Hartmaske 3, z.B. unter Verwendung einer SF6-basierten Chemie, können in der Hartmaske 3 schräge Ätzprofile realisiert werden. Je nach Ätzprozess und Dicke der Hartmaske 3 können verschiedene positive Winkel im Ätzprofil eingestellt werden. Auf diese Weise kann die Breite der herzustellenden Leitungen erheblich schmaler gestaltet werden. Damit erfolgt die Ätzung der gegenüber dem Standardprozess (ohne Hartmaske) verkleinerten Leitungsbreite. Dies ist in Fig. 9, allerdings ohne das schräge Ätzprofil, dargestellt.
Eine andere Möglichkeit der Verringerung der Leitungsbreite besteht in nicht näher dargestellter Weise darin, dass beim Ätzen der Schicht aus ARC-Material 12 mit einem geeigneten Ätzmaterial schräge Kanten, also wieder ein Taper, mit dem ARC-Material 12 erzeugt wird, über den eine geringere Breite des Leitungs- grabens 14 und damit der herzustellenden Leitung erreicht wird.
Mit der zweiten Photoresistmaske werden dann Leitungsgraben 14 bis zu einer Leitungsebene 15 geätzt.
Die zweite Photoresistmaske 13 wird nach der Strukturierung der Leitungsgraben 14 wieder entfernt. Während dieser Ätzung wird die Nitridkappe 10 des Schichtenstapels des Gates 8 durch das ARC-Material 12 geschützt.
Nachdem die Leitungsgräben 14 eingebracht wurden, erfolgt eine Liner-Abscheidung aus TiN oder Ti/TiN und anschließend eine Füllung mit Kontaktmaterial 16 aus Wolfram, wie dies in Fig. 10 dargestellt ist.
Wie in Fig. 11 dargestellt folgt ein Wolfram-CMP-Prozess, der im wesentlichen aus zwei Teilschritten besteht. Zunächst findet der klassische Wolfram-CMP-Prozess statt. Anschließend erfolgt der Hartmasken-CMP-Prozessschritt, der die Hartmaske 3 ent- fernt. Bei dieser Art der Hartmaskenentfernung wird kein zusätzlicher Prozessschritt benötigt, sondern die Entfernung geschieht innerhalb des Standard-CMP-Prozesses . Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Baulementes
Bezugzeichenliste
I Halbleitersubstrat 2 Isolationsschicht
3 Hartmaske
4 erstes Kontaktloch
5 zweites Kontaktloch
6 drittes Kontaktloch 7 erste Photoresistmaske
8 Gate
9 Gateoxid
10 Nitridkappe
II Photoresistlack als Hilfsmaterial 12 ARC-Material
13 zweite Photoresistmaske
14 Leitungsgraben
15 Leitungsebene
16 Kontaktmaterial

Claims

Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten BaulementesPatentansprüche
1. Verfahren zur Herstellung von Kontakten zu Teilen eines in einem Halbleitersubstrat integrierten Bauelementes, bei dem
das Halbleitersubstrat (1) mit einer Isolationsschicht (2) versehen wird, in der ein erster Kontakt mittels eines ersten Kontaktloches (4) das mit einem Kontakt- material (16) gefüllt wird, zu bilden ist,
die Isolationsschicht (2) mit einer Hartmaske (3) versehen wird, in die eine Öffnung zu der Isolationsschicht (2) für die Bildung des ersten Kontaktloches (4) eingebracht wird,
- das erste Kontaktloch (4) bis auf die zu kontaktierende erste Fläche geätzt wird,
das erste Kontaktloch (4) mit einem Kontaktmaterial (16) gefüllt wird und
eine mit dem Kontaktmaterial (16) verbundene erste Leitung in einer Leitungsebene erzeugt wird,
dadurch gekennzeichnet, dass vor der Füllung des ersten Kontaktloches (4) mit Kontaktmaterial (16) das erste Kontaktloch (4) mit einem ARC-Material (12) (ARC = Antireflektierende Schicht) gefüllt und die 0- berflache der Hartmaske (3) mit einer ARC-Schicht (12) versehen wird
- auf die ARC-Schicht (12) eine Photoresistmaske (13) mit der Struktur der Leitung aufgebracht wird,
die von der Photoresistmaske (13) nicht bedeckten Teile der ARC-Schicht (12) zusammen mit den teilweise darunter befindlichen Teilen der Hartmaske (3) ent- fernt werden,
die von der Photoresistmaske (13) nicht bedeckten Teile der Isolationsschicht (2) als Leitungsgraben (14) bis zur Höhe der Leitungsebene (15) entfernt werden,
die ARC-Füllung (12) in dem ersten Kontaktloch (4) entfernt wird,
das erste Kontaktloch (4) zusammen mit dem Leitungsgraben (14) mit Kontaktmaterial (16) gefüllt wird und schließlich
das Kontaktmaterial (16) und die Hartmaske (3) zumindest bis zur Oberfläche der Isolationsschicht (2) entfernt wer- den.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Photoresistmaske (13) zusammen mit der ARC-Füllung (12) entfernt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Photoresistmaske (13) unmittelbar nach der Strukturierung der Hartmaske (3) mit der Struktur der Leitung entfernt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Photoresistmaske (13) zusammen oder unmittelbar vor der Hartmaske (3) entfernt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass als Hartmaske (3) eine Maske aus polykristallinem Silizium eingesetzt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch ge- kennzeichnet, dass die Hartmaske (3) durch ein schräges
Ätzprofil strukturiert wird.
7. Verfahren nach einem der Ansprüche 1 bis 6 , dadurch gekennzeichnet, dass die Hartmaske (3) mittels eines Trockenätzprozesses strukturiert wird.
8. Verfahren nach 5 und 7, dadurch gekennzeichnet, dass für den Trockenätzprozess die Gase SF6, HBr oder He/02 eingesetzt werden.
9. Verfahren nach einem der Ansprüche 1 bis 8 , dadurch gekennzeichnet, dass vor dem Einbringen des Kontaktmateria- les (16) auf den mit dem Kontaktmaterial (16) in Berührung stehenden Flächen ein Liner abgeschieden wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Liner aus Ti oder Ti/TiN besteht.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch ge- kennzeichnet, dass als Kontaktmaterial (16) Wolfram verwendet wird.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Kontaktmaterial (16) und die Hartmaske (3) über einen CMP-Prozess (chemisch-mechanischer Polierprozess) entfernt wird.
13. Verfahren nach einem der Ansprüche 1 bis 12 , dadurch gekennzeichnet, dass zusammen mit dem ersten Kontaktloch (4) in gleicher Weise ein zweites Kontaktloch (5) bis zu einer zu kontaktierenden zweiten Kontaktfläche erzeugt wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass in der Isolationsschicht (2) eine von der ersten Leitung isolierte zweite Leitung erzeugt wird, die mit dem Kontaktmaterial (16) in dem zweiten Kontaktloch (16)verbun- den wird.
15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Kontaktmaterial (16) des zweiten Kontaktloches (5) in einer weiteren Leitungsebene mit einem zweiten Leiter verbunden wird.
16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass auf der Oberfläche des Substrats (1) ein Schichtenstapel, zumindest bestehend aus einem Gateoxid (9) und einer Abdeckung (10) aufgebracht und ein drittes Kontaktloch (6) zum Gateoxid (9) eingebracht wird, derart, dass das erste (4) oder das erste (4) und das zweite Kontaktloch (5) selektiv zu der Abdeckung (10) geätzt werden und nach ihrer Herstellung mit einem Hilfsmaterial (11) gefüllt und abgedeckt werden, dass anschließend die Abdeckung (10) bis zu dem Gateoxid (9) ge- ätzt wird, das Hilfsmaterial (11) entfernt und anschließend die das dritte Kontaktloch (6) ab der Füllung und Beschichtung mit ARC-Material (12) das gleiche Verfahren durchläuft, wie das erste (4) oder das erste (4) und das zweite Kontaktloch (5) .
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass in der Isolationsschicht (2) eine von der ersten Leitung oder von der ersten und zweiten Leitung isolierte dritte Leitung erzeugt wird, die mit dem Kontaktmaterial (16) in dem dritten Kontaktloch (6) verbunden wird.
18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Kontaktmaterial (16) des dritten Kontaktloches (6) in einer weiteren Leitungsebene mit einem dritten Leiter verbunden wird.
19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass das Hilfsmaterial (11) aus Photoresist besteht.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass unter den Photoresist eine ARC-Schicht aufgebracht wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1782703B1 (de) 2005-11-08 2016-01-20 Hauni Maschinenbau Aktiengesellschaft Vorrichtung zur optischen Überwachung eines Materialstranges der tabakverarbeitenden Industrie

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009046242B4 (de) * 2009-10-30 2013-11-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit Kontaktdurchführungen mit unterschiedlicher Größe durch Aufteilen des Kontaktlochstrukturierungsprozesses
US9640538B2 (en) * 2014-10-29 2017-05-02 Globalfoundries Inc. Embedded DRAM in replacement metal gate technology
US9653345B1 (en) * 2016-01-07 2017-05-16 United Microelectronics Corp. Method of fabricating semiconductor structure with improved critical dimension control

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5879866A (en) * 1994-12-19 1999-03-09 International Business Machines Corporation Image recording process with improved image tolerances using embedded AR coatings
KR0168346B1 (ko) * 1994-12-29 1998-12-15 김광호 고유전율 재료를 이용한 커패시터 및 그 제조방법
US6008121A (en) 1996-03-19 1999-12-28 Siemens Aktiengesellschaft Etching high aspect contact holes in solid state devices
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
US6238971B1 (en) * 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
US6153490A (en) * 1997-07-01 2000-11-28 Texas Instruments Incorporated Method for forming integrated circuit capacitor and memory
EP0908945A3 (de) 1997-09-29 2000-09-27 Siemens Aktiengesellschaft Doppel Damaszene mit selbstjustierten Durchkontaktierungen
JP3075237B2 (ja) 1997-11-07 2000-08-14 日本電気株式会社 高周波濾波器およびその周波数特性の調整方法
US6127907A (en) 1997-11-07 2000-10-03 Nec Corporation High frequency filter and frequency characteristics regulation method therefor
JPH11154703A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置の製造方法
US5922515A (en) * 1998-02-27 1999-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Approaches to integrate the deep contact module
US6103456A (en) * 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US6423627B1 (en) * 1998-09-28 2002-07-23 Texas Instruments Incorporated Method for forming memory array and periphery contacts using a same mask
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
US6235628B1 (en) * 1999-01-05 2001-05-22 Advanced Micro Devices, Inc. Method of forming dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide middle etch stop layer
US6232238B1 (en) * 1999-02-08 2001-05-15 United Microelectronics Corp. Method for preventing corrosion of bonding pad on a surface of a semiconductor wafer
US6265296B1 (en) * 1999-03-04 2001-07-24 Vanguard International Semiconductor Corporation Method for forming self-aligned contacts using a hard mask
US6262484B1 (en) * 1999-04-20 2001-07-17 Advanced Micro Devices, Inc. Dual damascene method for backened metallization using poly stop layers
TW410400B (en) * 1999-04-20 2000-11-01 Winbond Electronics Corp Method for improving step coverage of trench film deposition and its applications
US6211068B1 (en) * 1999-05-25 2001-04-03 United Microelectronics Corp. Dual damascene process for manufacturing interconnects
DE19937994C2 (de) 1999-08-11 2003-12-11 Infineon Technologies Ag Ätzprozeß für eine Dual Damascene Strukturierung einer Isolierschicht auf einer Halbleiterstruktur
US6727143B1 (en) * 1999-11-30 2004-04-27 Advanced Micro Devices, Inc. Method and system for reducing charge gain and charge loss when using an ARC layer in interlayer dielectric formation
KR100327596B1 (ko) * 1999-12-31 2002-03-15 박종섭 Ｓｅｇ 공정을 이용한 반도체소자의 콘택 플러그 제조방법
JP2001358216A (ja) * 2000-06-16 2001-12-26 Mitsubishi Electric Corp 半導体装置の製造方法、半導体装置の製造方法に使用する埋め込み材料および半導体装置
US6497993B1 (en) * 2000-07-11 2002-12-24 Taiwan Semiconductor Manufacturing Company In situ dry etching procedure to form a borderless contact hole
US6426298B1 (en) * 2000-08-11 2002-07-30 United Microelectronics Corp. Method of patterning a dual damascene
DE10053467A1 (de) 2000-10-27 2002-05-16 Infineon Technologies Ag Verfahren zum Bilden von Kontakten in integrierten Schaltungen
US6440753B1 (en) * 2001-01-24 2002-08-27 Infineon Technologies North America Corp. Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines
US6372631B1 (en) * 2001-02-07 2002-04-16 Advanced Micro Devices, Inc. Method of making a via filled dual damascene structure without middle stop layer
DE10127888A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Verfahren zur Bildung von Kontaktregionen von in einem Substrat integrierten Bauelementen
TW544857B (en) * 2002-07-30 2003-08-01 Promos Technologies Inc Manufacturing method of dual damascene structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004003998A1 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1782703B1 (de) 2005-11-08 2016-01-20 Hauni Maschinenbau Aktiengesellschaft Vorrichtung zur optischen Überwachung eines Materialstranges der tabakverarbeitenden Industrie

Also Published As

Publication number Publication date
US20060094217A1 (en) 2006-05-04
TWI229375B (en) 2005-03-11
TW200403734A (en) 2004-03-01
US7396749B2 (en) 2008-07-08
DE10229188A1 (de) 2004-01-29
WO2004003998A1 (de) 2004-01-08

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