EP1428261A1 - Halbleiterspeicherelementanordnung - Google Patents

Halbleiterspeicherelementanordnung

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Publication number
EP1428261A1
EP1428261A1 EP02754443A EP02754443A EP1428261A1 EP 1428261 A1 EP1428261 A1 EP 1428261A1 EP 02754443 A EP02754443 A EP 02754443A EP 02754443 A EP02754443 A EP 02754443A EP 1428261 A1 EP1428261 A1 EP 1428261A1
Authority
EP
European Patent Office
Prior art keywords
layer
trenches
insulating layer
gate electrode
tunnel barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02754443A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Richard Johannes Luyken
Michael Specht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1428261A1 publication Critical patent/EP1428261A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the invention relates to a method for producing a semiconductor memory element arrangement, a method for operating a semiconductor memory element arrangement and a semiconductor memory element arrangement.
  • Essential parameters of a semiconductor memory element arrangement are the hold time for which the memory content stored in the individual semiconductor memory elements is retained, the write time required for programming the memory content and the write voltages necessary for programming the memory content.
  • RAM Random Access Memory
  • EPROM Electrically Programmable Read Only Memory
  • the tunnel barriers are not, as usual, in the form of a rectangular potential with a constant height of the potential barrier, but are profiled by means of "peaks" or "spikes".
  • such a “crested barrier” semiconductor memory element can achieve relatively fast write times.
  • the write voltages required for writing are relatively large, since to build up the “crested barrier” structure, layer structures with nanocrystals that are distributed over a large area and are arranged at a relatively large distance of approximately 3-5 nm are required, in which the coupling between adjacent layers is relative is weak.
  • PLED Planar Localized Electron Device
  • PLED Planar Localized Electron Device
  • the PLED memory element has a write transistor and a read transistor.
  • the substrate of the write transistor is formed by the multiple tunnel barrier and the gate of the write transistor by the second word line.
  • the floating gate itself forms the gate of the read transistor.
  • a floating gate (memory node) is first selectively formed on a substrate covered by a gate insulation layer, whereupon its side walls are covered by an insulating layer.
  • a first gate electrode is formed by first applying a polysilicon layer over the entire surface. Then, photoresist is applied where the first gate electrode is to be formed and an anisotropic etching step is carried out. Since the anisotropic etching does not take place in the horizontal direction, the polysilicon also remains on the side wall of the floating gate, with which the first gate electrode is formed.
  • a multiple tunnel barrier is then formed on the structure thus obtained, and a second gate
  • the electrode is formed adjacent to the multiple tunnel barrier and in a manner corresponding to the first gate electrode by applying a polysilicon layer over the entire area, selectively applying a photoresist and anisotropically etching the polysilicon layer.
  • [3] also describes a highly integrated flash memory, each memory cell containing four vertical floating gate transistors. Two mutually orthogonal gate lines enable the control gates to be addressed. First source / drain connections can be addressed line by line by means of connecting lines which are arranged parallel to the first gate lines. Second source / drain connections can be addressed line by line by means of connecting lines which are arranged parallel to the second gate lines.
  • [4] describes a highly integrated semiconductor memory with a columnar EPROM cell with a floating gate and a control gate. The EPROM cell is completely depleted. The control gate of the EPROM cell consists of p + -doped semiconductor material.
  • [5] describes a vertical floating gate transistor with a variety of tunnel barriers.
  • [6] describes a storage device with a storage node, into which the charge is written by means of a tunnel barrier arrangement.
  • the stored charge influences the conductivity of the source / drain path.
  • the tunnel barrier arrangement has a multiplicity of tunnel barriers, the tunnel barrier arrangement alternately having a 3 nm thick polysilicon layer and a 1 nm thick silicon nitride layer.
  • the invention is therefore based on the problem of creating a method for producing a semiconductor memory element arrangement, a method for operating a semiconductor memory element arrangement and a semiconductor memory element arrangement which enable easier production while ensuring trouble-free operation.
  • a first electrically insulating layer is applied to a substrate.
  • a layer system comprising a floating gate and a tunnel barrier arrangement applied to the floating gate is applied to the first electrically insulating layer.
  • a first gate electrode is formed adjacent to the floating gate, via which electrical charge can be supplied to or removed from the floating gate.
  • a second gate electrode is formed adjacent to the tunnel barrier arrangement, via which the electrical charge transmission of the tunnel barrier arrangement can be controlled.
  • the first and the second gate electrodes are arranged in a first trench structure formed in the layer system, consisting of first trenches arranged parallel to one another and extending to the first insulating layer, and in a second trench structure formed in the layer system consisting of parallel to one another and perpendicular to the first trenches. second trenches extending to the first insulating layer.
  • the manufacturing method according to the invention is considerably simplified compared to the known method.
  • the two gate electrodes are designed as self-adjusting spacers.
  • data is written or erased by applying a positive electrical voltage to the second gate electrode and applying a negative or positive electrical voltage to the data line.
  • the positive voltage applied to the second gate electrode increases the electrical charge transmission of the tunnel barrier arrangement during the write or erase process and enables the supply or discharge of electrical charge to and from the floating gate and thus an inverting of the between and drain region in the channel located in the substrate.
  • the reading process is carried out by applying a positive voltage to the first gate electrode in order to test the threshold voltage of the reading transistor formed by the floating gate and the source or drain connection.
  • a current flow in the channel is detected or not, depending on the inverted or non-inverted state of the channel, with an electrical voltage present between the source and drain regions.
  • the electrical charge on the floating gate is reduced over the multiple tunnel barrier during of the reading process is prevented, so that the reading can take place without interference.
  • a second electrically insulating layer is applied to the tunnel barrier arrangement in order to form the first and second trench structure and structured in accordance with the first and second trench structure.
  • the structuring of the second electrically insulating layer applied to the tunnel barrier arrangement preferably has the following steps:
  • first Trench spacers are formed on the second electrically insulating layer.
  • the first trenches preferably have a smaller width than the second trenches.
  • the first and the second gate electrodes are preferably formed as spacers in the second trenches of the second trench structure.
  • the step of forming the first gate electrode in the first and second trench structure has the following steps:
  • the step of forming the second gate electrode in the first and second trench structure has the following steps:
  • the first, second, third and fourth insulating layers can be formed from silicon nitride or silicon dioxide, for example.
  • the first and second gate electrodes are preferably formed from polysilicon.
  • the tunnel barrier arrangement is preferably designed as a layer stack with an alternating layer sequence of semiconducting and insulating layers to form a multiple tunnel barrier.
  • the semiconducting layers of the layer stack are preferably formed from undoped polysilicon, whereas the insulating layers of the layer stack are preferably formed from silicon nitride or silicon dioxide.
  • the semiconducting layers of the layer stack are formed with a thickness in the range from 30 to 50 nm and the insulating layers with a thickness in the range from 2 to 4 nm.
  • the semiconducting layers of the layer stack are formed with a thickness and a grain size of at most 2 nm and the insulating layers with a thickness of at most 1.5 nm.
  • the conductive layers form very thin layers of fine-grained crystals (for example polysilicon crystals).
  • Such a thin layer of polycrystalline silicon can be regarded as a two-dimensional lattice of conductive islands which are connected to one another by very small capacitances.
  • the distances between the polysilicon nanocrystals can be easily controlled.
  • a Coulomb blockage can thus be used in a targeted manner, so that the write time of the memory cell is further shortened.
  • the semiconducting layers can also be formed from amorphous silicon.
  • Semiconductor memory element arrangement having a first insulating layer applied to a substrate and a layer system comprising a floating gate and a tunnel barrier arrangement applied to the first insulating layer, the electrical charge transmission of the tunnel barrier arrangement to the floating gate is via a second Gate electrode controlled, wherein the first and second gate electrodes in a first trench structure formed in the layer system of mutually parallel first trenches extending to the first insulating layer and in a second trench structure formed in the layer system of parallel to each other and perpendicular to are arranged in the first trenches and extend to the first insulating layer.
  • an electrical voltage is preferably applied to the first gate electrode when the second gate electrode is de-energized.
  • an electrical voltage is preferably applied to the second gate electrode when the first gate electrode is de-energized.
  • each semiconductor memory element has
  • a layer system applied to the first electrically insulating layer comprising a floating gate and a tunnel barrier arrangement applied to the floating gate;
  • a first gate electrode adjacent to the floating gate which is used to read the state of the floating gate transistor
  • a second gate electrode adjacent to the tunnel barrier arrangement, via which the charge transmission of the tunnel barrier arrangement can be controlled; wherein the first and the second gate electrodes in a first trench structure formed in the layer system of first trenches arranged parallel to one another and extending to the first insulating layer and in a second trench structure formed in the layer system made parallel to one another and perpendicular to the first trenches arranged second trenches extending to the first insulating layer.
  • FIGS. 2a-2g cross sections of the semiconductor memory element arrangement from FIG. 1 to corresponding states during their production in the cutting direction perpendicular to FIG. 1;
  • Figures 3a - 3c are schematic representations of the at
  • Figure 4 is a schematic representation of a semiconductor memory element arrangement according to the invention in plan view.
  • Figure 5 shows a programming example of the
  • FIG. 4 Semiconductor memory element arrangement from FIG. 4.
  • the method according to the invention for producing a semiconductor memory element arrangement according to a preferred exemplary embodiment is first explained with reference to Fig.la-g and Fig. 2a-g, the cross-sectional views shown in Fig.la-g and Fig. 2a-g respectively for each other vertical sectional planes are shown.
  • a layer system comprising a floating gate and a tunnel barrier arrangement applied to the floating gate is first formed on a substrate.
  • a silicon substrate 101 is covered in a first step by means of an implantation mask, whereupon one
  • Source or drain regions 102, 103 is carried out in the silicon substrate 101.
  • the implantation mask 203 used here is shown schematically in FIG. 3c and has a pattern of strip-shaped openings 203a,... 203n arranged parallel to one another, the spacing of which corresponds to the desired spacing of the source and drain regions 102, 103.
  • An electrically insulating layer 104 made of silicon dioxide with a thickness of approximately 6-10 nm is then grown on the silicon substrate.
  • Layer 105 is used for Formation of a floating gate of the semiconductor memory element arrangement 100.
  • Electrically insulating barrier layers 106, 108 and 110 are formed on layer 105 in an alternating layer sequence
  • the layer stack formed from the electrically insulating or semiconducting layers 106-110 serves to form a multiple tunnel barrier of the semiconductor memory element arrangement 100.
  • the polysilicon layers 107 and 109 have a thickness of approximately 40 nm
  • the polysilicon layer 111 has a thickness of approximately 50 nm
  • the barrier layers 106, 108 and 110 have a thickness of approximately 2 nm.
  • a second electrically insulating layer 112 made of silicon nitride is applied to the polysilicon layer 111 according to FIGS.
  • a first photolithography step using a first photomask 201, shown schematically in FIG. 3a, etches parallel to one another with a width of approximately 150 nm are etched into the second electrically insulating layer 112.
  • the photomask 201 has a multiplicity of strip-shaped openings 201a,..., 201n arranged parallel to one another, the spacing of which corresponds to the minimum structure size (e.g. 150 nm).
  • first trenches 114 with a width of approximately 50 nm are formed.
  • a second photolithography step is carried out using a second photomask 202, shown schematically in FIG. 3b.
  • the photomask 202 has a multiplicity of strip-shaped openings 202a,..., 202n arranged parallel to one another, the spacing of which corresponds to the minimum structure size (e.g. 150 nm).
  • the second photo mask is positioned perpendicular to the first photo mask. Now the silicon nitride is etched dry, so that according to FIG. 2b perpendicular to the first trenches shown in FIG. 1b, second trenches 115 are formed with a width of approximately 150 nm. The photoresist is then removed.
  • the areas of the layer structure of polysilicon layer 111, multiple tunnel barrier 106-110 and floating gate 105 that are not covered by silicon nitride are etched according to FIGS. 1c and 2c, so that a first trench structure 116 with trenches 117 parallel to one another, see. Fig.lc, and a second trench structure 118 with parallel to each other and perpendicular to the first trenches 117 arranged second trenches 119, cf. Fig.2c, are formed.
  • the first and second trenches 117, 119 each extend parallel to the stacking direction of the Layer stack 106-110 up to the electrically insulating silicon dioxide layer 104.
  • a third electrically insulating layer 120 made of silicon dioxide is then applied to the side walls of the first or second trench structure 116, 118.
  • a polysilicon layer 121 is applied to the third electrically insulating layer 120.
  • the polysilicon layer 121 has a layer thickness of approximately 50 nm, so that polysilicon spacers 122 are formed in the second trench structure 118.
  • the polysilicon layer 121 or the polysilicon spacers 122 serve to form the first gate electrode, which is used to read the state of the floating gate transistor, i.e. for determining the electrical charge carriers stored in the floating gate.
  • a fourth electrically insulating layer 123 made of silicon dioxide is applied in a next step according to FIGS. 2D and 2D and then etched back, the regions between being shown in FIG. 2D the polysilicon spacers 122 are completely filled with silicon dioxide and the polysilicon layer 121 and the polysilicon spacer 122 still remain covered by the fourth electrically insulating layer 123 made of silicon dioxide.
  • a polysilicon layer 124 is in turn applied to the insulating layer 123 made of silicon dioxide according to FIGS. Like the polysilicon layer 121, the polysilicon layer 124 has a layer thickness of approximately 50 nm, so that in the second trench structure 118 polysilicon spacers 125 are trained. The height of the polysilicon layer 124 and the polysilicon spacers 125 form an at least partial lateral overlap with the polysilicon layer 111.
  • the polysilicon layer 124 or the polysilicon spacers 125 serve to form the second gate electrode, the electrical charge transmission of the multiple tunnel barrier being controllable by applying an electrical voltage to the second gate electrode.
  • the height of the floating gate 105 protrudes slightly beyond the area of the insulating layer 123, so that the floating gate 105 on the one hand and the polysilicon layer 124 or the polysilicon spacer 125 on the other hand for formation the second gate electrode overlap in the vertical direction.
  • care must be taken to ensure that this overlapping area is as small as possible in order to prevent the second gate electrode from interacting with the floating gate 105 when data is being written or erased in the semiconductor memory element - Prevent arrangement 100.
  • CMP chemical mechanical polishing
  • a trench is etched into layer 126 using photolithography.
  • the data line 127 is structured using chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • FIG. 300 A top view of a semiconductor memory element arrangement 300 produced by the method described above is shown schematically in FIG.
  • the semiconductor memory element arrangement 300 has a total of sixteen semiconductor memory elements arranged in a matrix
  • F 2 has a floating gate, on each of which a multiple tunnel barrier is applied.
  • a first trench structure 301 extends in the vertical direction between the semiconductor memory elements F ⁇ , F12, •• -, F44 and a second trench structure 302 in the horizontal direction.
  • the first and second gate electrodes are in the regions 304 hatched in FIG educated .
  • the first and second gate electrodes extend perpendicular to the plane of the drawing in the first and second trench structures 301, 302, the first gate electrodes adjacent to the floating gates and the second gate electrodes adjacent to the multiple tunnel barriers the
  • Semiconductor memory elements F ⁇ , F12, ..., F44 are formed ..
  • this can be done by applying an electrical voltage to the first gate electrode Contents of each memory cell can be read.
  • the electrical charge transmission of the multiple tunnel barrier of each memory cell can be controlled by applying an electrical voltage to the second gate electrode.
  • the direction of the source or drain regions and the data line is shown by arrow 303.
  • the first and the second trench structures 301, 302 have a different width. While in the first trench structure 301 the entire width of the trenches formed is filled with polysilicon to form the first and second gate electrodes, in the second trench structure 302 the first and second gate electrodes are formed as spacers. Two first and second gate electrodes are thus formed in the second trench structure, which are separated from one another by an electrically insulating layer running between the respective spacers.
  • the semiconductor memory element arrangement 300 thus forms a high-density raster structure.
  • the arrangement of the individual memory cells corresponds to a so-called “virtual ground array”.
  • a programming example of the semiconductor memory element arrangement 300 from FIG. 4 is explained with reference to FIG.
  • data is written in the semiconductor memory element arrangement 300 by applying a positive voltage of +3 volts to the second gate electrode and applying a negative voltage of -3 volts to the data line 210.
  • Data is deleted accordingly by applying a positive voltage of +3 volts to the second gate electrode and applying a positive voltage of +3 volts to the data line.
  • the voltage of +3 volts applied to the second gate electrode increases the electrical charge transmission of the multiple tunnel barrier during the write or erase process and enables the supply or discharge of electrical charge to and from the floating gate 105 and thus an inverting of the channel located between the source and drain regions.
  • data is read in the semiconductor memory element arrangement 300 by applying a positive voltage of +3 volts to the first gate electrode and applying a lower positive voltage, for example +2 volts, to all drain lines, while all sources -Lines are set to 0 volts.
  • the writing of data in the semiconductor memory element arrangement 300 corresponds to the setting of a logical “1” and the deletion to the setting of a logical “0”. These logical values are always set on the entire addressed word line using the corresponding data lines.
  • the fact that only the first gate electrode is used for reading data from the semiconductor memory element arrangement according to the invention and only the second gate electrode for writing data means that a reduction in the electrical charge on the floating gate is achieved via the multiple tunnel barrier of the reading process is prevented, so that the reading process can take place without interference.
  • EP 0 908 954 A2 (Semiconductor memory device and manufacturing method thereof"; note: Hitachi Ltd.)

Abstract

Bei einem Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung werden auf einem Substrat eine isolierende Schicht und ein Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung aufgebracht. Benachbart zum Floating Gate wird eine erste Gate-Elektrode und benachbart zur Tunnelbarrieren-Anordnung eine zweite Gate-Elektrode ausgebildet, wobei die Gate-Elektroden in einer ersten Grabenstruktur aus parallel zueinander angeordneten ersten Graben und einer zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Graben angeordneten zweiten Graben ausgebildet werden.

Description

Be s eh e ibung
HALBLEITERSPEICHERELEMENTANORDNUNG
Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, ein Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und eine Halbleiterspeicherelement-Anordnung.
Wesentliche Parameter einer Halbleiterspeicherelement- Anordnung sind die Haltezeit, für die der in den einzelnen Halbleiterspeicherelementen gespeicherte Speicherinhalt erhalten bleibt, die zum Einprogrammieren des Speicherinhalts erforderliche Schreibzeit und die zum Einprogrammieren des Speicherinhalts notwendigen Schreibspannungen.
Ein bekanntes Halbleiterspeicherelement ist das RAM- Speicherelement (RAM= Random Access Memory) , welches zwar relativ schnelle Schreibzeiten von wenigen Nanosekunden, jedoch infolge unvermeidlicher Leckströme nur kurze Haltezeiten aufweist, so dass in regelmäßigen zeitlichen Abständen von etwa 100ms ein Wiederaufladen des RAM- Speicherelementes notwendig ist.
Demgegenüber ermöglicht das sogenannte EPROM-Speicherelement (EPROM= Electrically Programmabie Read Only Memory) zwar relativ lange Haltezeiten von mehreren Jahren, jedoch sind die zum Einprogrammieren des Speicherinhalts notwendigen Schreibzeiten wesentlich größer als beim RAM-Speicherelement . Es besteht daher ein Bedarf an Halbleiterspeicherelementen, bei denen schnelle Schreibzeiten (von etwa 10 Nanosekunden) mit langen Haltezeiten (von mehr als einem Jahr) und niedrigen Schreibspannungen kombiniert sind.
In [1] ist ein sogenanntes „crested barrier"-Speicherelement vorgeschlagen worden, bei dem das Be- bzw. Entladen eines Floating Gates über eine serielle Anordnung von (typischerweise drei) Tunnelbarrieren erfolgt, wobei die Tunnelbarrieren eine profilierte (= „crested") Form besitzen. Hierbei sind die Tunnelbarrieren nicht wie üblich in Form eines Rechteckpotentials mit konstanter Höhe der Potentialbarriere ausgebildet, sondern mittels „Peaks" oder „Zacken" profiliert.
Da eine solche „profilierte" Tunnelbarriere gegenüber einer herkömmlichen Tunnelbarriere eine größere Ladungstransmission sowie eine größere Sensitivität für die anliegende Spannung aufweist, lassen sich mit einem derartigen „crested barrier"- Halbleiterspeicherelement jedenfalls theoretisch relativ schnelle Schreibzeiten erreichen. Jedoch sind die zum Schreiben erforderlichen Schreibspannungen relativ groß, da zum Aufbau der „crested barrier"- Struktur Schichtstrukturen mit flächig verteilten, in relativ großem Abstand von ca. 3-5 nm zueinander angeordneten Nanokristallen benötigt werden, bei denen die Kopplung zwischen benachbarten Schichten relativ schwach ist.
Aus EP 0 908 954 A2 (= [2]) ist ein Vorschlag für ein sogenanntes PLED-Speicherelement (PLED= Planar Localized Electron Device) bekannt, welches zwei Wortleitungen sowie eine Source-, eine Drain- und eine Datenleitung in einer 5- terminalen Anordnung aufweist. Auf einem über einem Substrat aufgebrachten Floating Gate ist eine Vielfach-Tunnelbarriere aufgewachsen. Das PLED-Speicherelement weist einen Schreibtransistor und einen Lesetransistor auf. Hierbei wird das Substrat des Schreibtransistors durch die Vielfach- Tunnelbarriere und das Gate des Schreibtransistors durch die zweite Wortleitung gebildet. Das Floating Gate selbst bildet das Gate des Lesetransistors. Bei diesem PLED-Speicherelement lassen sich kurze Schreibzeiten (ähnlichen denen eines RAM- Speicherelementes) und lange Haltezeiten (ähnlich denen eines ROM-Speicherelementes) erreichen. Zudem sind die erforderlichen Schreibspannungen wesentlich geringer als bei dem oben genannten „crested barrier"- Speicherelement.
Das Herstellungsverfahren eines solchen PLED-Speicherelements ist jedoch relativ aufwendig, wie im folgenden erläutert wird.
Bei dem bekannten Herstellungsverfahren des PLED- Speicherelements wird zunächst auf einem von einer Gate- Isolationsschicht bedeckten Substrat ein Floating Gate (Speieherknoten, memory node) selektiv ausgebildet, woraufhin dessen Seitenwände von einer isolierenden Schicht abgedeckt werden. Eine erste Gate-Elektrode wird dadurch ausgebildet, dass zunächst eine Polysilizium-Schicht ganzflächig aufgebracht wird. Dann wird Photoresist dort aufgebracht, wo die erste Gate-Elektrode ausgebildet werden soll, und ein anisotroper Ätzschritt wird durchgeführt. Da das anisotrope Ätzen nicht in horizontaler Richtung erfolgt, verbleibt das Polysilizium auch an der Seitenwand des Floating Gates, womit die erste Gate-Elektrode ausgebildet wird.
Anschließend wird auf der so erhaltenen Struktur eine Vielfach-Tunnelbarriere ausgebildet, und eine zweite Gate- Elektrode wird benachbart zu der Vielfach-Tunnelbarriere und in entsprechender Weise wie die erste Gate-Elektrode durch ganzflächiges Aufbringen einer Polysilizium-Schicht, selektives Aufbringen eines Photoresist und anisotropes Ätzen der Polysilizium-Schicht ausgebildet.
Zur Vereinfachung des Herstellungsprozesses ist es aus [2] auch bekannt, die beiden Wortleitungen zu einer gemeinsamen Wortleitung zusammenzufassen. Im Betrieb des PLED- Speicherelements wird dann durch Anlegen einer elektrischen Spannung an die einzige Wortleitung ein Elektronentransport über die Vielfach-Tunnelbarriere hinweg ermöglicht, und das Floating Gate wird entsprechend aufgeladen. Der Leseprozess verläuft derart, dass ebenfalls eine Spannung an die Wortleitung angelegt wird, um zu testen, wie hoch die Einsatzspannung des Floating Gate Transistors ist. Die beim Leseprozess an die Wortleitung angelegte Spannung verringert jedoch die Sperreigenschaften der Vielfach-Tunnelbarriere, so dass das Floating Gate teilweise entladen wird. Infolgedessen wird die Ladung auf dem Floating Gate bei jedem Leseprozess etwas verringert, so dass der Leseprozess nicht mehr störungsfrei erfolgt.
In [3] ist ferner ein hochintegrierter Flash-Speicher beschrieben, wobei jede Speicherzelle vier Vertikal-Floating- Gate-Transistoren enthält. Zwei zueinander orthogonale Gate- Leitungen ermöglichen die Adressierung der Steuer-Gates . Erste Source-/Drain-Anschlüsse sind mittels Verbindungsleitungen, welche parallel zu den ersten Gate- Leitungen angeordnet sind, zeilenweise adressierbar. Zweite Source-/Drain-Anschlüsse sind mittels Verbindungsleitungen, welche parallel zu den zweiten Gate-Leitungen angeordnet sind, zeilenweise adressierbar. In [4] ist ein hochintegrierter Halbleiterspeicher mit einer säulenförmig ausgebildeten EPROM-Zelle mit einem Floating Gate und einem Control Gate beschrieben. Die EPROM-Zelle ist vollständig verarmt. Das Control Gate der EPROM-Zelle besteht aus p+-dotiertem Halbleitermaterial .
[5] beschreibt einen Vertikal-Floating-Gate-Transistor mit einer Vielzahl von Tunnelbarrieren.
Weiterhin ist in [6] eine Speichereinrichtung beschrieben mit einem Speicherknoten, in den Ladung durch eine Tunnelbarrieren-Anordnung geschrieben wird. Die gespeicherte Ladung beeinflusst die Leitfähigkeit des Source-/Drain- Pfades. Die Tunnelbarrieren-Anordnung weist eine Vielzahl von Tunnelbarrieren auf, wobei die Tunnelbarrieren-Anordnung abwechselnd eine 3 nm dicke Polysilizium-Schicht und eine 1 nm dicke Siliziumnitrid-Schicht aufweist.
Somit liegt der Erfindung das Problem zugrunde, ein Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, ein Verfahren zum Betreiben einer Halbleiterspeicherelement- Anordnung und eine Halbleiterspeicherelement-Anordnung zu schaffen, welche bei Gewährleistung eines störungsfreien Betriebes eine einfachere Herstellung ermöglichen.
Das Problem wird durch das Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, das Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und die Halbleiterspeicherelement-Anordnung gemäß den unabhängigen Patentansprüchen gelöst. Bei einem Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung wird eine erste elektrisch isolierende Schicht auf einem Substrat aufgebracht .
Auf der ersten elektrisch isolierenden Schicht wird ein Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung aufgebracht .
Benachbart zum Floating Gate wird eine erste Gate-Elektrode ausgebildet, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist.
Benachbart zur Tunnelbarrieren-Anordnung wird eine zweite Gate-Elektrode ausgebildet, über welche die elektrische Ladungstransmission der Tunnelbarrieren-Anordnung steuerbar ist.
Die erste und die zweite Gate-Elektrode werden in einer in dem Schichtsystem ausgebildeten ersten Grabenstruktur aus parallel zueinander angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden ersten Gräben und einer in dem Schichtsystem ausgebildeten zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Gräben angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden zweiten Gräben ausgebildet.
Dadurch, dass zunächst das Floating Gate ebenso wie die Tunnelbarrieren-Anordnung auf dem Substrat schichtweise aufgebracht werden, dann in dieser Schichtabfolge eine erste und zweite Grabenstruktur ausgebildet wird und erst dann die erste und zweite Gate-Elektrode benachbart zu der Tunnelbarrieren-Anordnung bzw. benachbart zu dem Floating Gate in diesen Grabenstrukturen ausgebildet werden, wird das erfindungsgemäße Herstellungsverfahren gegenüber dem bekannten Verfahren erheblich vereinfacht. Die beiden Gate- Elektroden werden hierbei selbstjustierend als Spacer ausgebildet.
Bei der so hergestellten Halbleiterelementanordnung erfolgt das Schreiben bzw. Löschen von Daten durch Anlegen einer positiven elektrischen Spannung an die zweite Gate-Elektrode und Anlegen einer negativen bzw. positiven elektrischen Spannung an die Datenleitung. Die an der zweiten Gate- Elektrode anliegende positive Spannung erhöht während des Schreib- bzw. Löschprozesses die elektrische Ladungstransmission der Tunnelbarrieren-Anordnung und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate und damit ein Invertieren des zwischen Source- und Drain-Bereich im Substrat befindlichen Kanals.
Der Leseprozess erfolgt durch Anlegen einer positiven Spannung an die erste Gate-Elektrode, um die EinsatzSpannung des durch das Floating Gate und den Source- bzw. Drain- Anschluss gebildeten Lesetransistors zu testen. Beim Lesen wird also bei zwischen Source- und Drain-Bereich anliegender elektrischer Spannung je nach invertiertem oder nichtinvertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen oder nicht.
Dadurch, dass zum Lesen nur die erste Gate-Elektrode und zum Schreiben nur die zweite Gate-Elektrode verwendet werden, wird eine Verringerung der auf dem Floating Gate befindlichen elektrischen Ladung über die Vielfach-Tunnelbarriere während des Leseprozesses verhindert, so dass das Lesen störungsfrei erfolgen kann.
Bei der mittels des erfindungsgemäßen Verfahrens hergestellten Halbleiterspeicherelement-Anordnung lassen sich zudem besonders hohe Speicherdichten von 4*f2 (f= „minimum feature size"= minimale Strukturgroße) realisieren, so dass eine hochdichte Anordnung von Speicherzellen erreicht wird.
Gemäß einer bevorzugten Ausführungsform wird zur Ausbildung der ersten und zweiten Grabenstruktur eine zweite elektrisch isolierende Schicht auf der Tunnelbarrieren-Anordnung aufgebracht und entsprechend der ersten und zweiten Grabenstruktur strukturiert.
Das Strukturieren der auf der Tunnelbarrieren-Anordnung aufgebrachten zweiten elektrisch isolierenden Schicht weist bevorzugt folgende Schritte auf:
Durchführen eines ersten Photolithographie-Schrittes unter Verwendung einer ersten Photomaske, welche ein Muster aus parallelen streifenförmigen Öffnungen aufweist, deren Breite der minimalen Strukturgröße entspricht; und
Durchführen eines zweiten Photolithographie-Schrittes unter Verwendung einer zweiten Photomaske, welche ein Muster aus parallelen, zu den streifenförmigen Öffnungen der ersten Photomaske senkrecht angeordneten streifenförmigen Öffnungen aufweist, deren Breite der minimalen Strukturgröße entspricht.
Nach dem ersten Photolithographie-Schritt und vor dem zweiten Photolithographie-Schritt werden bevorzugt in den ersten Gräben Spacer auf der zweiten elektrisch isolierenden Schicht ausgebildet.
Die ersten Gräben weisen bevorzugt eine geringere Breite als die zweiten Gräben auf.
Die erste und die zweite Gate-Elektrode werden bevorzugt in den zweiten Gräben der zweiten Grabenstruktur als Spacer ausgebildet.
Gemäß einer bevorzugten Ausführungsform weist der Schritt des Ausbildens der ersten Gate-Elektrode in der ersten und zweiten Grabenstruktur die folgenden Schritte auf:
- Aufbringen einer dritten elektrisch isolierenden Schicht auf den Seitenwänden der ersten und zweiten Grabenstruktur;
- Aufbringen einer ersten Polysiliziumschicht auf der dritten elektrisch isolierenden Schicht unter Auffüllung der Breite der ersten Gräben und Ausbildung von ersten Polysilizium-Spacern in den zweiten Gräben zur Ausbildung der ersten Gate-Elektrode.
Gemäß einer bevorzugten Ausführungsform weist der Schritt des Ausbildens der zweiten Gate-Elektrode in der ersten und zweiten Grabenstruktur die folgenden Schritte auf:
- Aufbringen einer vierten elektrisch isolierenden Schicht auf der ersten Polysiliziumschicht;
- Aufbringen einer zweiten Polysiliziumschicht auf der dritten und vierten elektrisch isolierenden Schicht unter Auffüllung der Breite der ersten Gräben und Ausbildung von zweiten Polysilizium-Spacern in den zweiten Gräben zur Ausbildung der zweiten Gate- Elektrode. Die erste, zweite, dritte und vierte isolierende Schicht können beispielsweise aus Siliziumnitrid oder Siliziumdioxid gebildet werden.
Die erste und die zweite Gate-Elektrode werden bevorzugt aus Polysilizium gebildet.
Die Tunnelbarrieren-Anordnung wird bevorzugt als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfach-Tunnelbarriere ausgebildet .
Die halbleitenden Schichten des Schichtstapels werden bevorzugt aus undotiertem Polysilizium gebildet, wohingegen die isolierenden Schichten des Schichtstapels bevorzugt aus Siliziumnitrid oder Siliziumdioxid gebildet werden.
Gemäß einer bevorzugten Ausführungsform werden die halbleitenden Schichten des Schichtstapels mit einer Dicke im Bereich von 30 bis 50 nm und die isolierenden Schichten mit einer Dicke im Bereich von 2 bis 4 nm ausgebildet.
Gemäß einer bevorzugten Ausführungsform werden die halbleitenden Schichten des Schichtstapels mit einer Dicke sowie einer Korngröße von maximal 2 nm und die isolierenden Schichten mit einer Dicke von maximal 1,5 nm ausgebildet. Die leitenden Schichten bilden in diesem Falle sehr dünne Lagen von feinkörnigen Kristallen (z.B. Polysilizium-Kristallen) . Eine derartige dünne Schicht von polykristallinem Silizium kann als zweidimensionales Gitter von leitenden Inseln angesehen werden, die durch sehr kleine Kapazitäten miteinander verbunden sind. Hierbei sind die Abstände zwischen den Nanokristallen aus Polysilizium gut kontrollierbar. Damit wird eine Coulomb- Blockade gezielt einsetzbar, so dass die Schreibzeit der Speicherzelle weiter verkürzt wird. Die vertikale Trennung von mehreren solcher Schichten durch isolierende Schichten, z.B. aus Siliziumdioxid, führt in vertikaler Richtung zu einem regelmäßigen Gitter von leitenden Inseln, die durch gut einstellbare elektrische Widerstände miteinander verbunden sind.
Alternativ können die halbleitenden Schichten auch aus amorphem Silizium gebildet werden.
Bei einem Verfahren zum Betreiben einer
Halbleiterspeicherelement-Anordnung mit einer auf einem Substrat aufgebrachten ersten isolierenden Schicht und einem auf der ersten isolierenden Schicht aufgebrachten Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung wird die elektrische Ladungstransmission der Tunnelbarrieren- Anordnung zu dem Floating Gate über eine zweite Gate- Elektrode gesteuert, wobei die erste und die zweite Gate- Elektrode in einer in dem Schichtsystem ausgebildeten ersten Grabenstruktur aus parallel zueinander angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden ersten Gräben und einer in dem Schichtsystem ausgebildeten zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Gräben angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden zweiten Gräben ausgebildet sind. Zum Lesen von Daten der Halbleiterspeicherelement-Anordnung wird bevorzugt eine elektrische Spannung an die erste Gate- Elektrode bei spannungsloser zweiter Gate-Elektrode angelegt.
Zum Schreiben oder Löschen von Daten der Halbleiterspeicherelement-Anordnung wird bevorzugt eine elektrische Spannung an die zweite Gate-Elektrode bei spannungsloser erster Gate-Elektrode angelegt.
In einer Halbleiterspeicherelement-Anordnung, bei der eine Mehrzahl von Halbleiterspeicherelementen in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet sind, weist jedes Halbleiterspeicherelement auf
• eine auf einem Substrat aufgebrachte erste elektrisch isolierende Schicht,
• ein auf der ersten elektrisch isolierenden Schicht aufgebrachtes Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung;
• eine zum Floating Gate benachbarte erste Gate-Elektrode, die zum Lesen des Zustands des Floating Gate Transistors dient;
• und eine zur Tunnelbarrieren-Anordnung benachbarte zweite Gate-Elektrode, über welche die Ladungstransmission der Tunnelbarrieren-Anordnung steuerbar ist; wobei die erste und die zweite Gate-Elektrode in einer in dem Schichtsystem ausgebildeten ersten Grabenstruktur aus parallel zueinander angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden ersten Gräben und einer in dem Schichtsystem ausgebildeten zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Gräben angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden zweiten Gräben ausgebildet sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.
Es zeigen:
Figuren la - lg Querschnitte einer Halbleiterspeicherelement-Anordnung gemäß einem Ausführungsbeispiel der Erfindung zu verschiedenen Zuständen während deren Herstellung;
Figuren 2a - 2g Querschnitte der Halbleiterspeicherelement-Anordnung aus Figur 1 zu entsprechenden Zuständen während deren Herstellung in gegenüber Figur 1 senkrechter Schnittrichtung;
Figuren 3a - 3c schematische Darstellungen der bei der
Herstellung der Halbleiterspeicherelement- Anordnung gemäß Figur 1 und 2 verwendeten Photomasken;
Figur 4 eine schematische Darstellung einer erfindungsgemäßen Halbleiterspeicherelement- Anordnung in Draufsicht; und
Figur 5 ein Programmierbeispiel der
Halbleiterspeicherelement-Anordnung aus Figur 4. Anhand von Fig.la-g und Fig.2a-g wird zunächst das erfindungsgemäße Verfahren zur Herstellung einer Halbleiterspeicherelement-Anordnung gemäß einem bevorzugten Ausführungsbeispiel erläutert, wobei die in Fig.la-g bzw. Fig.2a-g dargestellten Querschnittansichten jeweils für zueinander senkrechten Schnittebenen dargestellt sind.
Gemäß Fig.la wird zunächst auf einem Substrat ein Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung ausgebildet .
Hierzu wird in einem ersten Schritt ein Siliziumsubstrat 101 mittels einer Implantationsmaske abgedeckt, woraufhin eine
ΛΛ16 -3 Arsen-Implantation mit einer Dosis von etwa 10 cm zur
Ausbildung von Source- bzw.- Drain-Bereichen 102, 103 in dem Siliziumsubstrat 101 durchgeführt wird. Die hierbei verwendete Implantationsmaske 203 ist in Fig.3c schematisch dargestellt und weist ein Muster aus parallel zueinander angeordneten, streifenförmigen Öffnungen 203a, ..., 203n auf, deren Abstand dem gewünschten Abstand der Source- bzw. Drain- Bereiche 102, 103 entspricht.
Anschließend wird auf dem Siliziumsubstrat eine elektrisch isolierende Schicht 104 aus Siliziumdioxid der Dicke von etwa 6 - 10 nm aufgewachsen. Zum Aufwachsen der Schicht 104 wird ebenso wie zum Aufwachsen der nachfolgenden Schichten das Verfahren der GasphasenabScheidung (CVD= chemical vapour deposition) angewandt .
Auf der Schicht 104 wird eine etwa 50 nm dicke Schicht 105 aus Polysilizium aufgewachsen. Die Schicht 105 dient zur Ausbildung eines Floating Gates der Halbleiterspeicherelement-Anordnung 100.
Auf der Schicht 105 werden in abwechselnder Schichtfolge elektrisch isolierende Barriereschichten 106, 108 und 110 aus
Siliziumnitrid (Si3 4) und halbleitende Schichten 107, 109 und 111 aus Polysilizium aufgewachsen. Der aus den elektrisch isolierenden bzw. halbleitenden Schichten 106 - 110 gebildete Schichtstapel dient zur Ausbildung einer Vielfach- Tunnelbarriere der Halbleiterspeicherelement-Anordnung 100.
In dem dargestellten Ausführungsbeispiel weisen die Polysiliziumschichten 107 und 109 eine Dicke von etwa 40 nm, die Polysiliziumschicht 111 eine Dicke von etwa 50 nm, und die Barriereschichten 106, 108 und 110 eine Dicke von etwa 2 nm auf .
In einem nächsten Schritt wird gemäß Fig.lb bzw. Fig.2b auf der Polysiliziumschicht 111 eine zweite elektrisch isolierende Schicht 112 aus Siliziumnitrid aufgebracht.
In die zweite elektrisch isolierende Schicht 112 werden in einem ersten Photolithographie-Schritt unter Verwendung einer ersten, in Fig.3a schematisch dargestellten Photomaske 201 parallel zueinander angeordnete Gräben mit einer Breite von etwa 150 nm geätzt. Die Photomaske 201 weist eine Vielzahl von parallel zueinander angeordneten, streifenförmigen Öffnungen 201a, ...,201n auf, deren Abstand der minimalen Strukturgröße (z.B. 150 nm) entspricht.
Unter Verwendung der Photomaske 201 wird das Silliziumnitrid trocken geätzt . Nach Entfernung des Photolacks wird wiederum Siliziumnitrid auf die freigelegten Bereiche der Polysiliziumschicht 111 aufgebracht, woraufhin gemäß Fig.lb eine Spacer-Ätzung zur Ausbildung von Siliziumnitrid-Spacern 113 durchgeführt wird. Hierdurch werden erste Gräben 114 mit einer Breite von etwa 50 nm ausgebildet.
Anschließend wird, wie aus Fig.2b ersichtlich, unter Verwendung einer zweiten, in Fig.3b schematisch dargestellten Photomaske 202, ein zweiter Photolithographie-Schritt durchgeführt .
Die Photomaske 202 weist wie die Photomaske 201 eine Vielzahl von parallel zueinander angeordneten, streifenförmigen Öffnungen 202a, ...,202n auf, deren Abstand der minimalen Strukturgröße (z.B. 150 nm) entspricht. Die zweite Photomaske wird senkrecht zu der ersten Photomaske positioniert. Nun wird das Silliziumnitrid trocken geätzt, so dass gemäß Fig.2b senkrecht zu den in Fig.lb dargestellten ersten Gräben 114 zweite Gräben 115 mit einer Breite von etwa 150 nm ausgebildet werden. Anschließend wird der Photolack entfernt.
In einem nächsten Schritt werden gemäß Fig.lc bzw. Fig.2c die nicht von Siliziumnitrid bedeckten Bereiche der Schichtstruktur aus Polysiliziumschicht 111, Vielfach- Tunnelbarriere 106-110 und Floating Gate 105 geätzt, so dass eine erste Grabenstruktur 116 mit zueinander parallelen Gräben 117, vgl. Fig.lc, und eine zweite Grabenstruktur 118 mit parallel zueinander und senkrecht zu den ersten Gräben 117 angeordneten zweiten Gräben 119, vgl. Fig.2c, ausgebildet werden. Die ersten und zweiten Gräben 117, 119 erstrecken sich jeweils parallel zu der Stapelrichtung des Schichtstapels 106-110 bis zu der elektrisch isolierenden Siliziumdioxidschicht 104.
Anschließend wird auf den Seitenwänden der ersten bzw. zweiten Grabenstruktur 116, 118 eine dritte elektrisch isolierende Schicht 120 aus Siliziumdioxid aufgebracht. Auf der dritten elektrisch isolierenden Schicht 120 wird eine Polysiliziumschicht 121 aufgebracht. Die Polysiliziumschicht 121 weist eine Schichtdicke von etwa 50 nm auf, so dass in der zweiten Grabenstruktur 118 Polysilizium-Spacer 122 ausgebildet werden.
Die Polysiliziumschicht 121 bzw. die Polysilizium-Spacer 122 dienen zur Ausbildung der ersten Gate-Elektrode, welche zum Lesen des Zustands des Floating Gate Transistors dient, d.h. zum Ermitteln der in dem Floating Gate gespeicherten elektrischen Ladungsträger.
Nach einem Rückätzen der Polysilizium-Schicht 121 bzw. der Polysilizium-Spacer 122 wird in einem nächsten Schritt gemäß Fig.ld bzw. Fig.2d eine vierte elektrisch isolierende Schicht 123 aus Siliziumdioxid aufgebracht und anschließend rückgeätzt, wobei gemäß Fig.2d die Bereiche zwischen den Polysilizium-Spacern 122 vollständig mit Siliziumdioxid aufgefüllt werden und die Polysilizium-Schicht 121 und der Polysilizium-Spacer 122 noch von der vierten elektrisch isolierenden Schicht 123 aus Siliziumdioxid bedeckt bleiben.
Auf die isolierende Schicht 123 aus Siliziumdioxid wird gemäß Fig.le bzw. Fig.2e wiederum eine Polysiliziumschicht 124 aufgebracht. Die Polysiliziumschicht 124 weist wie die Polysiliziumschicht 121 eine Schichtdicke von etwa 50 nm auf, so dass in der zweiten Grabenstruktur 118 Polysilizium-Spacer 125 ausgebildet werden. Die Höhe der Polysiliziumschicht 124 und der Polysilizium-Spacer 125 bilden eine zumindest teilweise seitliche Überlappung mit der Polysiliziumschicht 111.
Die Polysiliziumschicht 124 bzw. die Polysilizium-Spacer 125 dienen zur Ausbildung der zweiten Gate-Elektrode, wobei durch Anlegen einer elektrischen Spannung an die zweite Gate- Elektrode die elektrische Ladungstransmission der Vielfach- Tunnelbarriere steuerbar ist.
Gemäß der Darstellung in Fig.le bzw. Fig.2e ragt die Höhe des Floating Gates 105 etwas über den Bereich der isolierenden Schicht 123 hinaus, so dass das Floating Gate 105 einerseits und die Polysiliziumschicht 124 bzw. die Polysilizium-Spacer 125 andererseits zur Ausbildung der zweiten Gate-Elektrode in vertikaler Richtung miteinander überlappen. Es ist jedoch bei der Herstellung bzw. bei der Wahl der einzelnen Schichtdicken darauf zu achten, dass dieser überlappende Bereich möglichst gering ist, um eine störende Wechselwirkung der zweiten Gate- Elektrode mit dem Floating Gate 105 beim Schreiben bzw. Löschen von Daten in der Halbleiterspeicherelement-Anordnung 100 zu verhindern.
In einem nächsten Schritt werden die Schichten 112, 113 aus Siliziumnitrid vollständig weggeätzt, woraufhin gemäß Fig.lf bzw. Fig.2f eine fünfte elektrisch isolierende Schicht 126 aus Siliziumdioxid zunächst abgeschieden und anschließend mittels CMP (= Chemical mechanical polishing) geglättet wird. In die Schicht 126 wird mittels Photolithographie ein Graben (Trench) geätzt. Nach Abscheidung einer Wolfram-Schicht 127 wird die Datenleitung 127 unter Einsatz von chemisch mechanischen Polierens (CMP) strukturiert. Die Halbleiterspeicherelement-Anordnung 100 ist damit fertiggestellt .
In Fig. ist eine nach dem oben beschriebenen Verfahren hergestellte Halbleiterspeicherelement-Anordnung 300 in Draufsicht schematisch dargestellt.
Die Halbleiterspeicherelement-Anordnung 300 weist insgesamt sechszehn matrixartig angeordnete Halbleiterspeicherelemente
F ll' F12 / ■ - • ! F44 auf. Jedes Halbleiterspeicherelement F^,
F 2, ..., F44 weist wie oben beschrieben ein Floating Gate auf, auf dem jeweils eine Vielfach-Tunnelbarriere aufgebracht ist.
Zwischen den Halbleiterspeicherelementen F^, F12, ••-, F44 erstreckt sich in vertikaler Richtung eine erste Grabenstruktur 301 und in horizontaler Richtung eine zweite Grabenstruktur 302. In den in Fig.4 schraffiert dargestellten Bereichen 304 sind die erste bzw. zweite Gate-Elektrode ausgebildet .
Die erste bzw. zweite Gate-Elektrode erstrecken sich gemäß Fig. senkrecht zur Zeichenebene in den ersten bzw. zweiten Grabenstrukturen 301, 302, wobei die ersten Gate-Elektroden benachbart zu den Floating Gates und die zweiten Gate- Elektroden benachbart zu den Vielfach-Tunnelbarrieren der
Halbleiterspeicherelemente F^, F12, ..., F44 ausgebildet sind..
Wie oben beschrieben kann somit durch Anlegen einer elektrischen Spannung an die erste Gate-Elektrode dem der Inhalt jeder Speicherzelle gelesen werden. Durch Anlegen einer elektrischen Spannung an die zweite Gate-Elektrode kann die elektrische Ladungstransmission der Vielfach- Tunnelbarriere jeder Speicherzelle gesteuert werden.
Die Richtung der Source- bzw. Drain-Bereiche sowie der Datenleitung ist durch den Pfeil 303 dargestellt.
Wie aus Fig.4 sowie dem in Fig.l und Fig.2 dargestellten Herstellungsprozess ersichtlich ist, weisen die erste und die zweite Grabenstruktur 301, 302 eine unterschiedliche Breite auf. Während in der ersten Grabenstruktur 301 die gesamte Breite der ausgebildeten Gräben von Polysilizium zur Ausbildung der ersten bzw. zweiten Gate-Elektrode ausgefüllt wird, werden in der zweiten Grabenstruktur 302 die erste bzw. zweite Gate-Elektrode als Spacer ausgebildet. In der zweiten Grabenstruktur sind somit jeweils zwei erste bzw. zweite Gate-Elektroden ausgebildet, die durch eine elektrisch isolierende, zwischen den jeweiligen Spacern verlaufende Schicht voneinander getrennt sind.
Wie in Fig.4 am Beispiel des Halbleiterspeicherelementes F23 gezeigt ist, besitzt hierbei jedes der
Halbleiterspeicherelemente F^, ..., F44 eine Fläche von
2 (2f) * (2f)= 4 * f , wobei „f" die sogenannte minimale
Strukturgröße („minimal feature size") darstellt. Die Halbleiterspeicherelement-Anordnung 300 bildet somit eine hochdichte Rasterstruktur. Die Anordnung der einzelnen Speicherzellen entspricht hierbei einem sogenannten „Virtual ground Array" . Ein Programmierbeispiel der Halbleiterspeicherelement- Anordnung 300 aus Fig.4 wird anhand von Fig.5 erläutert.
Demnach erfolgt gemäß dem dargestellten Ausführungsbeispiel ein Schreiben von Daten in der Halbleiterspeicherelement- Anordnung 300 durch Anlegen einer positiven Spannung von +3 Volt an die zweite Gate-Elektrode und Anlegen einer negativen Spannung von -3 Volt an die Datenleitung 210. Das Löschen von Daten erfolgt entsprechend durch Anlegen einer positiven Spannung von +3 Volt an die zweite Gate-Elektrode und Anlegen einer positiven Spannung von +3 Volt an die Datenleitung.
Die an der zweiten Gate-Elektrode anliegende Spannung von +3 Volt erhöht beim Schreib- bzw. Löschprozess die elektrische Ladungstransmission der Vielfach-Tunnelbarriere und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate 105 und damit ein Invertieren des zwischen den Source- und Drain-Bereichen befindlichen Kanals.
Gemäß dem dargestellten Ausführungsbeispiel erfolgt das Lesen von Daten in der Halbleiterspeicherelement-Anordnung 300 durch Anlegen einer positiven Spannung von +3 Volt an die erste Gate-Elektrode und Anlegen einer geringeren positiven Spannung von beispielsweise +2 Volt an alle Drain-Leitungen, während alle Source-Leitungen auf 0 Volt gesetzt werden.
Das Schreiben von Daten in der Halbleiterspeicherelement- Anordnung 300 entspricht dem Setzen einer logischen „1" und das Löschen dem Setzen einer logischen „0". Das Setzen dieser logischen Werte erfolgt immer auf der gesamten angesprochenen Wortleitung mit Hilfe der entsprechenden Daten-Leitungen. Beim Lesen wird an die erste Gate-Elektrode eine Spannung von +3 Volt angelegt und bei Anlegen einer geringen Spannung von + 2 Volt an die Drain-Leitung wird somit je nach invertiertem oder nicht-invertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit „1") oder nicht (entsprechend einem Bit „0") .
Dadurch, dass zum Lesen von Daten aus der erfindungsgemäßen Halbleiterspeicherelement-Anordnung nur die erste Gate- Elektrode und zum Schreiben von Daten nur die zweite Gate- Elektrode verwendet wird, wird eine Verringerung der auf dem Floating Gate befindlichen elektrischen Ladung über die Vielfach-Tunnelbarriere während des Leseprozesses verhindert, so dass der Leseprozess störungsfrei erfolgen kann.
In diesem Dokument sind die folgenden Veröffentlichungen zitiert :
[1] K.K. Likharev, „Layered tunnel barriers for non-volatile memory devices, Applied Physics Letters Vol. 73, Seiten 2137-2139.
[2] EP 0 908 954 A2 ("Semiconductor memory device and manufacturing method thereof"; Anm. : Hitachi Ltd.)
[3] US 5,973,356
[4] DE 196 00 307 Cl
[5] US 6,211,531 Bl
[6] US 5,952,692 A
Bezugszeichenliste
100 Halbleiterspeicherelement-Anordnung
101 Siliziumsubstrat
102 Source-Bereich
103 Drain-Bereich
104 erste elektrisch isolierende Schicht
105 Floating Gate
106 Barriereschicht
107 Polysiliziumschicht
108 Barriereschicht
109 Polysiliziumschicht
110 Barriereschicht
111 Polysiliziumschicht
112 zweite elektrisch isolierende Schicht
113 Spacer
114 erste Gräben
115 zweite Gräben
116 erste Grabenstruktur
117 erste Gräben
118 zweite Grabenstruktur
119 zweite Gräben
120 dritte elektrisch isolierende Schicht
121 Polysiliziumschicht
122 Polysiliziumspacer
123 vierte elektrisch isolierende Schicht
124 Polysiliziumschicht
125 Polysilizium-Spacer
126 fünfte elektrisch isolierende Schicht
127 Wolfram-Schicht
201 Photomaske
202 Photomaske 203 Photomaske
300 Halbleiterspeieherelement-Anordnung
301 erste Grabenstruktur
302 zweite Grabenstruktur
303 Pfeil
304 Gate-Elektrode

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, welches die folgenden Schritte aufweist:
• Aufbringen einer ersten elektrisch isolierenden Schicht auf einem Substrat;
• Aufbringen eines Schichtsystems aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung auf der ersten isolierenden Schicht;
• Ausbilden einer zum Floating Gate benachbarten ersten Gate-Elektrode, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, und einer zur Tunnelbarrieren- Anordnung benachbarten zweiten Gate-Elektrode, über welche die elektrische Ladungstransmission der Tunnelbarrieren-Anordnung steuerbar ist;
• wobei die erste und die zweite Gate-Elektrode in einer in dem SchichtSystem ausgebildeten ersten Grabenstruktur aus parallel zueinander angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden ersten Gräben und einer in dem SchichtSystem ausgebildeten zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Gräben angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden zweiten Gräben ausgebildet werden.
2. Verfahren nach Anspruch 1, wobei zur Ausbildung der ersten und zweiten Grabenstruktur eine zweite elektrisch isolierende Schicht auf der Tunnelbarrieren- Anordnung aufgebracht und entsprechend der ersten und zweiten Grabenstruktur strukturiert wird.
3. Verfahren nach Anspruch 2 , wobei das Strukturieren der auf der Tunnelbarrieren-Anordnung aufgebrachten zweiten elektrisch isolierenden Schicht folgende Schritte aufweist:
- Durchführen eines ersten Photolithographie-Schrittes unter Verwendung einer ersten Photomaske, welche ein Muster aus parallelen streifenförmigen Öffnungen aufweist, deren Breite der minimalen Strukturgröße entspricht; und
- Durchführen eines zweiten Photolithographie- Schrittes unter Verwendung einer zweiten Photomaske, welche ein Muster aus parallelen, zu den streifenförmigen Öffnungen der ersten Photomaske senkrecht angeordneten streifenförmigen Öffnungen aufweist, deren Breite der minimalen Strukturgröße entspricht .
4. Verfahren nach Anspruch 3 , wobei nach dem ersten Photolithographie-Schritt und vor dem zweiten Photolithographie-Schritt in den ersten Gräben Spacer auf der zweiten isolierenden Schicht ausgebildet werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Gräben eine geringere Breite als die zweiten Gräben aufweisen.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite Gate-Elektrode in den zweiten Gräben der zweiten Grabenstruktur als Spacer ausgebildet werden.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt des Ausbildens der ersten Gate- Elektrode in der ersten und zweiten Grabenstruktur die folgenden Schritte aufweist:
- Aufbringen einer dritten elektrisch isolierenden Schicht auf den Seitenwänden der ersten und zweiten Grabenstruktur;
- Aufbringen einer ersten Polysiliziumschicht auf der dritten elektrisch isolierenden Schicht unter Auffüllung der Breite der ersten Gräben und Ausbildung von ersten Polysilizium-Spacern in den zweiten Gräben zur Ausbildung der ersten Gate- Elektrode.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt des Ausbildens der zweiten Gate- Elektrode in der ersten und zweiten Grabenstruktur die folgenden Schritte aufweist:
- Aufbringen einer vierten elektrisch isolierenden
Schicht auf der ersten Polysiliziumschicht;
- Aufbringen einer zweiten Polysiliziumschicht auf der dritten und vierten elektrisch isolierenden Schicht unter Auffüllung der Breite der ersten Gräben und Ausbildung von zweiten Polysilizium-Spacern in den zweiten Gräben zur Ausbildung der zweiten Gate- Elektrode.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste, zweite, dritte und vierte elektrisch isolierende Schicht aus Siliziumnitrid oder Siliziumdioxid gebildet werden.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite Gate-Elektrode aus Polysilizium gebildet werden.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Tunnelbarrieren-Anordnung als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfach-Tunnelbarriere ausgebildet wird.
12. Verfahren nach Anspruch 11, wobei die halbleitenden Schichten des Schichtstapels aus undotiertem Polysilizium gebildet werden.
13. Verfahren nach Anspruch 11 oder 12, wobei die isolierenden Schichten des Schichtstapels aus Siliziumnitrid oder Siliziumdioxid gebildet werden.
14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die halbleitenden Schichten des Schichtstapels mit einer Dicke im Bereich von 30 bis 50 nm und die isolierenden Schichten mit einer Dicke im Bereich von 2 bis 4 nm ausgebildet werden.
15. Verfahren nach einem der Ansprüche 11 bis 13, wobei die halbleitenden Schichten des Schichtstapels mit einer Dicke sowie einer Korngröße von maximal 2 nm und die isolierenden Schichten mit einer Dicke von maximal 1,5 nm ausgebildet werden.
16. Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung mit einer auf einem Substrat aufgebrachten ersten elektrisch isolierenden Schicht und einem auf der ersten elektrisch isolierenden Schicht aufgebrachten Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung;
• wobei das elektrische Potential auf dem Floating Gate über eine erste Gate-Elektrode gelesen wird; und
• die elektrische Ladungstransmission der Tunnelbarrieren-Anordnung über eine zweite Gate- Elektrode gesteuert wird,
• wobei die erste und die zweite Gate-Elektrode in einer in dem Schichtsystem ausgebildeten ersten Grabenstruktur aus parallel zueinander angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden ersten Gräben und einer in dem Schichtsystem ausgebildeten zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Gräben angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden zweiten Gräben ausgebildet sind.
17. Verfahren nach Anspruch 16, wobei zum Lesen von Daten der Halbleiterspeicherelement-Anordnung eine elektrische Spannung an die erste Gate-Elektrode bei spannungsloser zweiter Gate-Elektrode angelegt wird.
18. Verfahren nach Anspruch 16 oder 17, wobei zum Schreiben oder Löschen von Daten der Halbleiterspeicherelement-Anordnung eine elektrische Spannung an die zweite Gate-Elektrode bei spannungsloser erster Gate-Elektrode angelegt wird.
19. Halbleiterspeicherelement-Anordnung, bei der eine Mehrzahl von Halbleiterspeicherelementen in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet sind, wobei jedes Halbleiterspeicherelement aufweist
• eine auf einem Substrat aufgebrachte erste elektrisch isolierende Schicht,
• ein auf der ersten elektrisch isolierenden Schicht aufgebrachtes Schichtsystem aus einem Floating Gate und einer auf dem Floating Gate aufgebrachten Tunnelbarrieren-Anordnung;
• eine zum Floating Gate benachbarte erste Gate- Elektrode zum Ermitteln der in dem Floating Gate gespeicherten Ladungsträger;
• und eine zur Tunnelbarrieren-Anordnung benachbarte zweite Gate-Elektrode, über welche die Ladungstransmission der Tunnelbarrieren-Anordnung steuerbar ist;
• wobei die erste und die zweite Gate-Elektrode in einer in dem Schichtsystem ausgebildeten ersten Grabenstruktur aus parallel zueinander angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden ersten Gräben und einer in dem Schichtsystem ausgebildeten zweiten Grabenstruktur aus parallel zueinander und senkrecht zu den ersten Gräben angeordneten, sich bis zur ersten isolierenden Schicht erstreckenden zweiten Gräben ausgebildet sind.
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