EP1419525A2 - Leiterbahnanordnung und verfahren zum herstellen einer leiterbahnanordnung - Google Patents

Leiterbahnanordnung und verfahren zum herstellen einer leiterbahnanordnung

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Publication number
EP1419525A2
EP1419525A2 EP02754521A EP02754521A EP1419525A2 EP 1419525 A2 EP1419525 A2 EP 1419525A2 EP 02754521 A EP02754521 A EP 02754521A EP 02754521 A EP02754521 A EP 02754521A EP 1419525 A2 EP1419525 A2 EP 1419525A2
Authority
EP
European Patent Office
Prior art keywords
layer
substrate
conductor tracks
insulation material
electrical insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02754521A
Other languages
English (en)
French (fr)
Inventor
Günther SCHINDLER
Werner Pamler
Zvonimir Gabric
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1419525A2 publication Critical patent/EP1419525A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the invention relates to a conductor track arrangement and a method for producing a conductor track arrangement.
  • cavities are created between the conductor tracks within a conductor track level.
  • the insulating dielectric which determines the capacitance between the conductor tracks, thus has a relative dielectric constant ⁇ r that is almost equal to one.
  • the conductor tracks themselves are enclosed by massive SiO 2 layers for insulation above and below.
  • Layers still consist of solid SiO 2 material has the high relative dielectric constant ⁇ r insulating layers have a considerable influence on the total capacitance between the adjacent conductor tracks.
  • the invention is therefore based on the problem of specifying a conductor track arrangement and a method for producing a conductor track arrangement in which the cavities between the conductor tracks take up as much space as possible with suitable geometry and distribution.
  • a conductor track arrangement has a substrate made of a first electrical insulation material with a substrate surface. Furthermore, at least two electrically conductive conductor tracks are arranged in the substrate, which have an electrically conductive material.
  • the conductor track arrangement also has a buffer layer made of a second electrical insulation material over the
  • Substrate surface wherein the buffer layer has a parallel to the substrate surface buffer layer surface. At least one cavity protrudes from the buffer layer surface through the buffer layer into the substrate, the cavity being arranged between the conductor tracks and projecting deeper than the conductor tracks into the substrate with respect to the buffer layer surface.
  • a cover layer is arranged above the buffer layer, which has a third electrical insulation material and completely closes off the cavity from the surface of the buffer layer.
  • a method for producing a conductor track arrangement at least two electrically conductive conductor tracks are first produced in a substrate under a substrate surface, the substrate including a first electrical insulation material and the conductor tracks have electrically conductive material.
  • the conductor tracks are arranged side by side in the substrate.
  • a buffer layer made of a second electrical insulation material is then produced over the substrate surface, the buffer layer having a buffer layer surface parallel to the substrate surface.
  • a cavity is then created which protrudes from the buffer layer surface through the buffer layer into the substrate and extends between the conductor tracks, the cavity extending deeper into the substrate than the conductor tracks with respect to the buffer layer surface.
  • a cover layer made of a third electrical insulation material is produced over the buffer layer, as a result of which the cavity is completely closed off from the surface of the buffer layer.
  • An advantage of the invention can be seen in the fact that, due to the very large cavity as an insulating layer between adjacent conductor tracks, the effective relative dielectric constant ⁇ r of the insulating layer between the adjacent conductor tracks only deviates slightly from one and thus the capacitance between these conductor tracks is reduced.
  • the interconnect arrangement enables a significant reduction in the total capacity within an integrated circuit.
  • the cavity considerably reduces undesired stray fields between the conductor tracks, which are generated by the conductor tracks above or below the actual conductor track level in the conductor track arrangement.
  • the effective relative dielectric constant ⁇ r which is influenced both by the relative dielectric constant of the cavity and by that of the surrounding material, is approximately two.
  • the value is the effective one relative dielectric constant ⁇ r depends on the geometry of the entire conductor arrangement.
  • CMP chemical mechanical polishing process
  • Coupling capacities between the conductor tracks due to etching and / or CMP stop layers are also avoided. This is because these stop layers are interrupted during the creation of the cavity, preferably by means of etching, in such a way that adjacent conductor tracks do not have any contact by means of such a stop layer.
  • air, vacuum or an electrically insulating gas for example sulfur hexafluoride (SF 6 ), is present in the cavity to improve the electrical flashover resistance.
  • an electrically insulating gas for example sulfur hexafluoride (SF 6 )
  • the conductor tracks can be buried in the substrate.
  • the cavity preferably extends partially into the cover layer located on the substrate. This contributes to an additional reduction in the effective relative dielectric constant ⁇ r .
  • the cover layer in the region of the buffer layer partially extends into the cavity.
  • the cover layer points out from the surface of the buffer layer observes a decreasing edge coverage in the cavity so that the cover layer in the cavity does not reach down to the substrate surface.
  • This configuration of the conductor track arrangement results from the method used to produce the cavity or the cover layer, which is described further below.
  • the decreasing edge coverage within the cavity is important so that, according to this embodiment of the invention, no increase in the effective relative dielectric constant ⁇ r is caused.
  • the cover layer preferably covers the buffer layer and there is at least one additional cavity between the conductor tracks and the buffer layer surface above the conductor tracks.
  • This additional cavity can consequently project less deeply into the substrate than the cavity, since the additional cavity is delimited at the bottom by the conductor tracks.
  • the additional cavity enables an additional reduction in the effective relative dielectric constant ⁇ r , since consequently a massive insulation layer with a high effective relative dielectric constant ⁇ r is also dispensed with above the conductor tracks.
  • the cover layer is preferably delimited by a cover layer surface arranged parallel to the substrate surface.
  • a plurality of cavities preferably protrude from the buffer layer surface between two adjacent conductor tracks into the substrate. If, instead of a single large-volume cavity, several small-volume cavities are used, which are separated from one another by means of thin partition walls, the stability of the invention can be improved
  • the thin partitions then serve as a kind of mechanical supports for over the additional interconnect levels arranged according to the invention.
  • the thin partitions can also be called posts.
  • a support layer made of a fourth electrical insulation material is arranged over the buffer layer surface.
  • the fourth electrical insulation material is not the same as the first, second or third electrical insulation material and the third electrical insulation material can be selectively deposited only on the fourth electrical insulation material.
  • a stop layer is preferably provided in the substrate relative to the substrate surface under the conductor tracks. This stop layer limits the cavity downwards.
  • the stop layer is in particular designed as a barrier for the etching process to be used to produce the cavity, so that the depth of the cavity to be etched can be set precisely when the substrate is etched. If a separate etching process in selected areas of the stop layer is selectively removed until the underlying areas of the substrate are exposed, the depth of the cavity can be increased by the thickness of the stop layer. An additional reduction in the effective relative dielectric constant ⁇ r can thereby be achieved.
  • an additional stop layer can be provided over the support layer and the cover layer, on which additional conductor track levels can then be provided.
  • the additional stop layer serves as a barrier for protecting the structures located under this additional stop layer during the production of the additional interconnect levels located above.
  • the conductor tracks are preferably arranged at a distance from one another which is smaller than the extent of the cavity in the direction of the distance between the conductor tracks above and / or below the conductor tracks. The shape of the cavity is then clearly comparable with an "I" or with a bone. The larger extent of the cavity above and / or below the conductor tracks contributes to an additional reduction in the effective relative dielectric constant ⁇ r .
  • the first electrical insulation material and the second electrical insulation material are preferably the same. Furthermore, the first electrical insulation material and / or the second electrical insulation material and / or the third electrical insulation material and / or the fourth electrical insulation material are / are preferably a low-k material which has a relative dielectric constant ⁇ r in the range between 1 and 4 Has. Since the cover layer also makes a contribution to the total capacitance between adjacent conductor tracks, it should be ensured that the third electrical insulation material used for the cover layer also has a low relative dielectric constant ⁇ r .
  • the first electrical insulation material and / or the second electrical insulation material and / or the third electrical insulation material and / or the fourth electrical insulation material have an organic material.
  • the first and / or the second electrical insulation material and / or the fourth electrical insulation material of the interconnect arrangement preferably have / has silicon dioxide (SiO 2).
  • the conductor tracks are preferably arranged at substantially the same depth as the substrate surface and the cavity projects essentially perpendicularly into the substrate.
  • the interconnects are encapsulated by a thin encapsulation layer made of an encapsulation material.
  • the capsule material is mechanically harder than the electrically conductive material, mechanically harder than the first electrical insulation material and mechanically harder than the second electrical insulation material.
  • Encapsulating the conductor tracks serves to increase the electromigration resistance of the conductor tracks if a mechanically soft material, for example an organic material, is selected as the first electrical insulation material and / or as the second electrical insulation material.
  • the capsule material can be, for example, a nitride compound.
  • the conductor tracks can be arranged at least partially on electrically conductive areas in the substrate, as a result of which electrical contacts between different conductor track levels are possible.
  • an additional cavity is created above the conductor tracks before the cover layer is produced between the buffer layer surface and the conductor tracks.
  • the additional cavity is bounded at the bottom by the conductor tracks, so that the additional cavity extends into the buffer layer or into the substrate to a lesser depth than the cavity.
  • the cover layer is applied in a process with a low edge coverage, that is to say in a non-compliant method, generated.
  • a process ensures that only a small amount of third electrical insulation material, from which the cover layer is formed, can penetrate into the cavity. This prevents undesired filling of the cavity with third electrical insulation material.
  • the CVD process is operated in the diffusion-determined parameter range, preferably by increasing the pressure.
  • the third electrical insulation material for producing the cover layer can also be applied using a sputtering process.
  • a third electrical insulation material that may have penetrated deeply into the cavity can be removed again during an interruption of the covering layer generation with the aid of a short isotropic etching, for example wet-chemical or also dry in a downstrea etching process.
  • a short isotropic etching for example wet-chemical or also dry in a downstrea etching process.
  • the third electrical insulation material can also be applied by means of a spin-on process, if the third electrical insulation material has a sufficient surface tension.
  • the wetting of the buffer layer surface should be kept as low as possible, so as little as possible possible third electrical insulation material penetrates into the cavity.
  • the cover layer can be produced, for example, by first depositing third electrical insulation material over the buffer layer surface by means of a non-compliant method until the cavity is closed off at the top. Subsequently, third electrical insulation material is deposited over it using a conforming standard procedure.
  • the cavity is preferably created as follows: First, a suitable etching mask is created on the support layer. Then, by means of an etching process in regions of the carrier layer which are not covered by the etching mask, material of the carrier layer, the buffer layer and the substrate is removed in a predetermined manner. Finally, the etching mask is removed.
  • the cavity is preferably closed as follows: First, third electrical insulation material is selectively deposited only on the fourth electrical insulation material at least until the cavity is completely closed. Then the third electrical insulation material, which has been deposited on the carrier layer, is partially removed again by means of chemical mechanical polishing. Thus, the top layer is leveled, so that a flat surface for additional over the
  • Covering layer to be applied is formed.
  • FIG. 1 shows a cross section perpendicular to the substrate surface through a conductor track arrangement according to a first embodiment of the invention
  • FIG. 2 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 1 at a first time during a first part of the method for producing the interconnect arrangement according to the first exemplary embodiment
  • FIG. 3 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 1 at a second point in time during the first part of the method for producing the interconnect arrangement according to the first
  • FIG. 4 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 1 at a third point in time during the first part of the process
  • Figure 5 shows a cross section perpendicular to the substrate surface through a not yet completed interconnect arrangement according to Fig.l to a fourth
  • FIG. 8 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 1 to a third one
  • FIG. 10 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 1 at a second point in time during the second part of the method for producing the interconnect arrangement according to the first
  • FIG. 11 shows a cross section parallel to the substrate surface through the conductor track arrangement according to the first exemplary embodiment of the invention from FIG. 1;
  • FIG. 12 shows a cross section perpendicular to the substrate surface through a conductor track arrangement according to a second exemplary embodiment of the invention;
  • FIG. 13 shows a cross section perpendicular to the substrate surface through a conductor track arrangement according to a third exemplary embodiment of the invention
  • FIG. 14 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 at a first point in time during a production process for the interconnect arrangement according to the second
  • FIG. 15 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 at a second point in time during the production process of FIG
  • FIG. 16 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 to a third one
  • FIG. 18 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 at a fifth point in time during the production process of the interconnect arrangement according to the second exemplary embodiment
  • FIG. 19 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 at a sixth point in time during the production process of FIG Trace arrangement according to the second embodiment;
  • FIG. 20 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 to a seventh
  • FIG. 22 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 12 at a ninth point in time during the production process of the interconnect arrangement according to the second exemplary embodiment
  • FIG. 23 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 13 at a first point in time during a production process for the interconnect arrangement according to the third
  • FIG. 24 shows a cross section perpendicular to the substrate surface through an as yet incomplete interconnect arrangement according to FIG. 13 at a second point in time during the production process of FIG
  • Circuit arrangement according to the third embodiment. 1 shows a cross section perpendicular to the substrate surface 102 through a conductor track arrangement 100 according to a first exemplary embodiment of the invention.
  • the conductor track arrangement 100 has a substrate 101 with a substrate surface 102.
  • a buffer layer 104 is arranged on the substrate surface 102 and has a buffer layer surface 105 aligned parallel to the substrate surface 102 above the buffer layer 104.
  • a first electrical insulation material according to this exemplary embodiment solid silicon dioxide (SiO 2), is selected as the substrate material.
  • a second electrical insulation material, according to this exemplary embodiment also solid silicon dioxide (SiO 2>), is selected as the material for the buffer layer 104.
  • the substrate 101 there are several buried conductor tracks 103 which are arranged next to one another such that the respective lower conductor track surface 106 is perpendicular to the buffer layer surface 105 has a spacing of a conductor track depth TL which is greater than the vertical thickness of the conductor tracks 103.
  • the conductor tracks 103 have an electrically conductive material, according to the present exemplary embodiment aluminum or copper.
  • Buffer layer surface 105 made of cavities 107 through the buffer layer 104 and into the substrate 101, which have a cavity depth TJJ.
  • the cavity depth TJJ is greater than the conductor path depth TL, which means that stray fields between adjacent conductor paths 103 in the areas of
  • Buffer layer 104 or the substrate 101 directly above and below the conductor tracks 103 can be reduced. Between the conductor tracks 103 and the buffer layer surface 105 there are additional cavities 109 on the upper surface 108 of at least some of the conductor tracks 103, which also contribute to the reduction of stray fields.
  • the cavities 107 and the additional cavities 109 are such in FIG Buffer layer 104 or arranged in the substrate 101 that there are posts 110 therebetween.
  • the shape of the posts 110 is arbitrary and, according to the present exemplary embodiment, resembles a straight prism with a square base area. Alternatively, pillars with a circular base area could also be used as posts 110, for example.
  • a cover layer 111 composed of a third electrical layer is located on the buffer layer surface 105
  • Insulation material in accordance with this embodiment again solid silicon dioxide (SiO 2) which closes the cavities 107 and the additional cavities 109 in the direction of the buffer layer surface 105.
  • the cover layer 111 is delimited at the top by a cover layer surface 112 aligned parallel to the substrate surface 102.
  • the cover layer surface 112 serves to be able to apply additional layers with semiconductor components or contact elements to the conductor track arrangement 100 in a simple manner in subsequent processes.
  • the cover layer 111 During the production of the cover layer 111, silicon dioxide (SiO 2) n was able to penetrate the cavities 107 between adjacent conductor tracks 103 and into the additional cavities 109 above the conductor tracks 103. This caused a thin covering of the cavity walls with third electrical insulation material. The smaller the distance between adjacent posts 110, the less the covering of the cavity walls with third electrical insulation material. The cover layer 111 consequently extends to a small extent into the cavities 107 and into the additional cavities 109, the edge coverage there decreasing with the cover layer 111 as the distance from the substrate surface 102 decreases. This is a result of the preferred method by which the top layer 111 is created and which is described below. In alternative manufacturing processes, the top layer 111 flush with the buffer layer surface 105, so that into the cavities 107 and the additional cavities
  • the spacing of the posts 110 and their geometry should preferably be chosen such that the conductor track arrangement 100 has a sufficiently good load-bearing capacity for the cover layer 111 and for additional layers and metallization levels arranged above the conductor track arrangement 100.
  • the posts 110 each have a width which is almost equal to the distance between the posts 110.
  • the cavity depth TJJ has a value which corresponds to twice the thickness of the conductor tracks 103.
  • other dimensions for the width and / or the spacing of the posts can also be used
  • the base area of the posts 110 should correspond approximately to the minimum structure size of the semiconductor chip in which the conductor track arrangement 100 is used.
  • a manufacturing method for forming the conductor track arrangement 100 according to the first exemplary embodiment of the invention is described step by step.
  • the method is divided into a first part with two different configurations and a second, common part.
  • Damascene technology is used in the first embodiment of the first process part and metal etching technology in the second embodiment of the first process part.
  • the Damascene technique is preferably used if copper is used as the material for the conductor tracks 103, while the metal etching technique is preferably used if
  • FIG. 2 shows a cross section perpendicular to the substrate surface 102 through an as yet incomplete interconnect arrangement 200 at a first point in time during the first embodiment of the first method part for producing the interconnect arrangement 100 according to FIG.
  • a substrate 101 with a substrate surface 102 is used as the basis for the damascene technique.
  • the substrate 101 is flat and coated in such a way that it has silicon dioxide (SiO 2) on the substrate surface 102.
  • the shapes and positions of the trenches 201 correspond to those of the later conductor tracks 103.
  • the depth of the trenches 201 preferably corresponds to the thickness of the later conductor tracks 103.
  • an etching stop layer can also be introduced into the substrate 101 at a predetermined distance from the substrate surface 102. During the etching process for producing the trenches 201, substrate material is removed in the depth of the substrate 101 until the etching stop layer is reached.
  • Copper is then deposited over the substrate 101 with the trenches 201 in a customary metallization process (cf. not yet completed conductor track arrangement 300 in FIG. 3).
  • a metal layer 301 made of copper is thus formed over the substrate surface 202.
  • the trenches 201 are overfilled with copper and filled trenches 302 are formed.
  • the metal layer 301 is removed over a large area until the substrate 101 is reached (cf. not yet completed conductor arrangement 400 in FIG. 4).
  • a chemical-mechanical polishing process is used for this.
  • the flat surface is identical to the substrate surface 102.
  • the copper filling the trenches 302 is removed and the conductor tracks 103 are thus formed from the filled trenches 302.
  • a buffer layer 104 made of silicon dioxide (SiO 2) is applied to the substrate 101 with the conductor tracks 103 (cf. not yet completed conductor track arrangement 500 in FIG. 5).
  • the buffer layer 104 is bounded at the top by a buffer layer surface 105 parallel to the substrate surface 102.
  • the thickness of the buffer layer 104 is dimensioned such that the desired conductor path depth TL results between the lower edge of the conductor tracks 103 and the buffer layer surface 105.
  • FIG. 6 shows a cross section perpendicular to the substrate surface 602 through an as yet incomplete interconnect arrangement 600 at a first point in time during the second embodiment of the first method part for producing the interconnect arrangement 100 according to FIG.
  • a substrate 601 with a substrate surface 602 is used as the basis for the metal etching technique.
  • the substrate material is silicon dioxide (SiO 2).
  • Conductor tracks 603 are located on the substrate surface 602
  • the conductor tracks 603 are produced in that a flat aluminum layer is first produced over the substrate surface 602.
  • the aluminum layer is then structured using conventional lithography and etching techniques, the conductor tracks 603 being formed from the aluminum layer.
  • the aluminum layer is structured corresponding to the desired shapes and positions of the conductor tracks 603.
  • a conformal covering layer 701 is produced over the conductor tracks 603 and the substrate surface 602 (cf. not yet completed conductor track arrangement 700 in FIG. 7).
  • the spaces between the conductor tracks 603 are also filled with silicon dioxide (SiO 2).
  • the value of the thickness of the cladding layer 701 should be greater than the value of the thickness of the conductor tracks 603.
  • the thickness of the cladding layer 701 should be dimensioned as follows: after the subsequent manufacturing step, on the one hand there should still be sufficient silicon dioxide (SiO 2) above the conductor tracks 603 and on the other hand a flat surface parallel to the substrate surface 602 should be able to be formed.
  • the covering layer 701 is partially removed until the covering layer surface 802 is flat and parallel to
  • Substrate surface 602 is oriented (cf. not yet completed conductor track arrangement 800 in FIG. 8).
  • a planarized layer 801 is formed from the layer 701.
  • a chemical-mechanical polishing process is used to partially remove the cladding layer 701. The chemical-mechanical polishing process is ended as soon as the distance between the substrate surface 602 and the cladding layer surface 802 is equal to the desired interconnect depth TL.
  • Fig. 9 shows a cross section perpendicular to
  • the conductor track arrangement 900 which has not yet been completed, represents the results of the two embodiments of the first method part and is the starting point for the second method part.
  • the substrate 101 with the embedded conductor tracks 103 is a combination of the substrate 601 with the conductor tracks 603 and the planarized cladding layer 801 according to the second embodiment.
  • the buffer layer surface 105 is identical to the cladding layer surface 802.
  • Cavities 107 and additional cavities 109 are formed in the substrate 101 and the buffer layer 104 by means of etching from the buffer layer surface 105 (cf. not yet completed interconnect arrangement 1000 in FIG. 10).
  • the cavities 107 are between adjacent ones
  • the value of the cavity depth Tpj is greater than the value of the conductor depth T L.
  • the cavities 107 reduce the stray fields between adjacent conductor tracks 103 in planes directly above or below the conductor tracks 103.
  • the additional cavities 109 are delimited at the bottom by the conductor tracks 103.
  • Posts 110 which have the shape of a straight prism with a square base, are arranged between the respective cavities 107, the respective additional cavities 109 and between the cavities 107 and the additional cavities 109. Alternatively, the posts 110 may have other shapes.
  • the cavities 107 and the additional cavities 109 are introduced into the buffer layer 104 and the substrate 101 by means of conventional lithography and etching processes. Care should be taken to carefully structure the posts 110 so that the conductor track arrangement 100 resulting after completion has sufficient mechanical stability. A compromise has to be made Demand for the largest possible cavities 107 between adjacent conductor tracks 103 can be found. Finally, the greatest possible reduction in the effective relative dielectric constant ⁇ r is to be achieved with sufficient mechanical stability of the conductor track arrangement 100.
  • a selective etching method is preferably used, which removes the material of the substrate 101 and the buffer layer 104, and thus the silicon dioxide (SiO 2), but not the metal of the conductor tracks 103.
  • the conductor tracks 103 can also be coated with an etching stop layer if the silicon dioxide (SiO 2) cannot be etched selectively to the metal of the conductor tracks 103.
  • the cover layer 111 is also produced to produce the finished interconnect arrangement 100.
  • the cover layer 111 made of silicon dioxide (SiO 2) is produced by means of a non-conforming method essentially parallel to the buffer layer surface 105 via the posts 110, the cavities 107 and the additional cavities 109.
  • the silicon dioxide (SiO 2) is produced using a CVD process, if possible low edge coverage mainly deposited on the remnants of the buffer layer surface 105 and thus on the post 110.
  • the CVD process is carried out by increasing the pressure in the diffusion-determined regime.
  • a short isotropic etching in a downstream etching process may be deep into the cavities 107 and silicon dioxide (SiO 2) which has penetrated into the additional cavities 109 is removed again before the cavities 107 and into the additional cavities 109 are completely closed.
  • the rest of the cover layer 111 can be produced by conformal application of silicon dioxide (SiO 2).
  • the cover layer 111 is finally delimited upwards by a cover layer surface 112 aligned parallel to the substrate surface 102.
  • Any other insulating material that can be deposited in a non-compliant CVD process can also be used as the material. This can be, for example, fluorinated silicate glass (FSG), oxidized silicon carbide (SiOC) or polytetrafluoroethylene (PTFE).
  • the cover layer 111 can also be applied to the posts 110 by means of a spin coating process. Such a method is used above all if the surface tension of the material to be spun on is sufficiently high. The wetting of the
  • Buffer layer surface 105 should be sufficiently small to reduce penetration of the material to be spun onto cavities 107 and additional cavities 109. This is the case for materials such as polybenzoxazole (PBO) or spin-on glass (SOG).
  • PBO polybenzoxazole
  • SOG spin-on glass
  • the conductor tracks 103 remain encapsulated by the insulating material of the buffer layer 104 and the substrate 101. This offers the advantage that the conductor tracks 103 can thereby be more resistant to electromigration. Electromigration is understood to mean the migration of material of the conductor tracks 103 due to current flow, which can lead to the conductor tracks 103 being torn apart. The reduction in the coupling capacitance between adjacent conductor tracks 103 is influenced only insignificantly.
  • FIG. 11 shows a cross section parallel to the substrate surface 102 through the conductor track arrangement 100 according to FIG. 1.
  • 11 shows the arrangement of the conductor tracks 103, the cavities 107 and the posts 110.
  • contact holes 1100 are provided in the illustrated interconnect level.
  • the contact holes 1100 can be filled accordingly with electrically conductive material.
  • contact hole insulations 1101 are provided instead of posts 110.
  • Contact hole insulations 1101 prevent undesired electrical couplings between the contact holes 1100 and / or with the conductor tracks 103 during the subsequent filling of the contact holes 1100 with electrically conductive material. Such undesired electrical couplings could otherwise occur due to the cavities 107 by means of an electrically conductive material.
  • the conductor tracks 103 widen in the area of the contact holes 1100 and form contact hole sheaths 1102. In this way, the conductor tracks 103 can be electrically coupled to the contact holes 1100 in a targeted manner at defined points. It is also possible to provide electrically insulated contact hole sheathing 1102 to the contact holes 1100, by means of which conductor tracks 103 can be guided past the contact holes 1100 in an electrically insulated manner.
  • FIG. 12 shows a cross section perpendicular to the substrate surface 102 through a conductor track arrangement 1200 according to a second exemplary embodiment of the invention.
  • the conductor track arrangement 1200 has a base substrate 1201.
  • a first insulation material in accordance with this exemplary embodiment silicon dioxide (SiO 2), is selected as the material for this base substrate 1201.
  • a conductor track 103 Arranged in the base substrate 1201 is a conductor track 103 made of an electrically conductive material, which according to the present exemplary embodiment has aluminum or copper.
  • Both the conductor track 103 and the base substrate 1201 are covered by a first stop layer 1202.
  • Above the first stop layer 1202 is a layer stack of successively a first insulation layer 1203, a second stop layer 1204, a second insulation layer 1205, a third stop layer 1206, a third
  • Insulation layer 1207, a buffer layer 104 and a support layer 1210 are arranged.
  • the first stop layer 1202, the second stop layer 1204, the third stop layer 1206 and the fourth stop layer 1209 each have silicon nitride (Si3N4), which is electrically insulating.
  • silicon dioxide (SiO 2) based on plasma-activated tetraethyl orthosilicate (PE-TEOS) is used as the material for the first insulation layer 1203, the second insulation layer 1205, the third insulation layer 1207 and the buffer layer 104.
  • PE-TEOS plasma-excited silicon dioxide
  • SiH4 silane
  • the base substrate 1201, the first stop layer 1202, the first insulation layer 1203, the second stop layer 1204, the second insulation layer 1205, the third stop layer 1206, the third insulation layer 1207 and the fourth stop layer 1209 form the substrate 101, which rises from a substrate surface 102 in ascending order Direction of
  • Layer stack is limited upwards. Parallel to the substrate surface 102, the buffer layer 104 is delimited at the top by a buffer layer surface 105. A cavity 107 is arranged in the buffer layer 104 and the substrate 101, which projects into the substrate 101 from the buffer layer surface 105 to the second stop layer 1204 and has a cavity depth TJJ.
  • the cavity 107 isolates two conductor tracks 103 arranged buried in the substrate 101, which partially replace the third stop layer 1206 and the third insulation layer 1207 and together define a conductor track level.
  • electrically insulated conductor tracks 103 are arranged next to one another at a conductor track spacing A such that the respective lower conductor track surface perpendicular to the buffer layer surface 105 is at a distance of a conductor track depth TL which is greater than the vertical thickness of the conductor tracks 103.
  • the cavity depth TJJ is greater than the conductor track depth T L , as a result of which stray fields between adjacent conductor tracks 103 in the regions of the buffer layer 104 or the substrate 101 directly above and below the conductor tracks 103 are reduced.
  • the cavity 107 has a width which is equal to the conductor track spacing A.
  • the conductor tracks 103 which partially replace the third stop layer 1206 and the third insulation layer 1207 are electrically coupled by means of an electrical contact 1208 to the conductor track 103 located in the base substrate 1201 and, according to the present exemplary embodiment, have the same material as the conductor track 103 located in the base substrate 1201.
  • the electrical contact 1208 penetrates the first stop layer 1202, the first insulation layer 1203, the second stop layer 1204 and the second insulation layer 1205 essentially perpendicular to the substrate surface 102.
  • the buffer layer 104 and the support layer 1210 are located one above the other on the substrate surface 102, the cavity 107 projecting through the buffer layer 104 as seen from the substrate surface 102 and partially protruding into the support layer 1210.
  • the cavity 107 is closed off at the top with respect to the buffer layer surface 105 by means of a cover layer 111.
  • the cover layer 111 has an insulation material which selectively adheres exclusively to the support layer 1210.
  • the material for the cover layer 111 is on ozone-activated tetrahedral Ethyl orthosilicate (O3 / TEOS) based silicon dioxide (Si ⁇ 2) is used.
  • a different material can also be selected for the cover layer 111 if it shows the selectivity described above with regard to its attachment behavior.
  • the cover layer 111 is designed in such a way that it has a gore-shaped recess facing the cavity 107. Consequently, the support layer 1210 perpendicular to the buffer layer surface 105 should have a sufficient thickness so that the cavity 107 is completely closed off from the cover layer 111 even above the gore-shaped recess of the cover layer 111.
  • the cover layer 111 and the support layer 1210 have a common cover layer / support layer surface 1211, which limits these two layers 111, 1210 essentially parallel to the substrate surface 102.
  • a fifth stop layer 1212 is arranged on this cover layer / base layer surface 1211, on which additional interconnect levels can be applied.
  • the geometry of the cavity 107 should preferably be selected in such a way that the conductor track arrangement 1200 has a sufficiently good electrical insulation of the conductor tracks 103 within a conductor track level with a sufficient reduction in the relative dielectric constant ⁇ r .
  • the conductor track spacing A and thus the cavity 107 have a width of 400 ... 500 nm, which is almost equal to the width of the
  • the cavity depth TJJ has a value which corresponds to twice the thickness of the conductor tracks 103.
  • the conductor tracks 103 have a thickness of approximately 600 nm. According to the present
  • the individual stop layers each have a thickness of approximately 50 nm.
  • the insulation layers In addition to the third insulation layer 1207 and the buffer layer 104 and the support layer 1210, each have a thickness of approximately 150 nm in accordance with the present exemplary embodiment. Alternatively, other suitable dimensions can of course also be selected.
  • Either the Damascene technique or the metal etching technique can be used to produce the conductor tracks 103.
  • the Damascene technique is preferably used when copper is used as the material for the conductor tracks 103, while the metal etching technique is preferably used when aluminum is used as the material for the conductor tracks 103.
  • the cavity 107 can additionally extend through the second stop layer 1204 to the interface between the second stop layer 1204 and the first insulation layer 1203.
  • the cavity 107 can additionally extend through the second stop layer 1204 to the interface between the second stop layer 1204 and the first insulation layer 1203.
  • FIG. 13 shows a cross section perpendicular to the substrate surface 102 through a conductor track arrangement 1300 according to a third exemplary embodiment of the invention.
  • the conductor track arrangement 1300 according to the third exemplary embodiment is essentially identical to that Conductor arrangement 1200 according to the second embodiment. The differences between the conductor arrangement 1300 according to the third
  • Exemplary embodiment and the conductor track arrangement 1200 according to the second exemplary embodiment are as follows:
  • the cavity 107 has a cavity width B with respect to the substrate surface 102 parallel to the drawing plane, which is larger than the conductor path spacing A. The result of this is that the shape of the cavity 107 is clearly comparable to an "I" or a bone.
  • the greater extent of the cavity 107 above and below the conductor track level formed by the adjacent conductor tracks 103 contributes to an additional reduction in the effective relative dielectric constant ⁇ r in the
  • Conductor arrangement 1300 at. This is because the larger cavity 107 additionally reduces disturbing electrical stray fields between the conductor tracks 103.
  • the third stop layer 1206 and the fourth stop layer 1209 have a hole width C in the region of the cavity 107, which is smaller than the conductor path spacing A. This is a result of the special manufacturing process with which the bulged cavity 107 in the conductor path arrangement 1300 according to the third exemplary embodiment will be produced.
  • a conductor track 103 is first introduced into the base substrate 1201 either by means of the Damascene technique or the metal etching technique.
  • the conductor track 103 and the base substrate 1201 are then covered by a first stop layer 1202, which is applied, for example, by means of a PECVD process.
  • the first stop layer 1202 serves to take over the function of a protective mask for areas of the base substrate 1201 and / or the conductor track 103 that are not to be removed when the electrical contact 1208 is subsequently produced by means of an etching process.
  • the first insulation layer 1203 and the second stop layer 1204 are successively applied to the first stop layer 1202, for example by means of a PECVD process. This then results in the as yet incomplete interconnect arrangement 1500 (cf. FIG. 15).
  • the second stop layer 1204 serves to limit the cavity 105 downwards when the cavity 105 is subsequently produced.
  • the second stop layer 1204 thus takes on the function of a protective mask for the layers underneath.
  • the second insulation layer 1205, the third insulation layer 1206 and the third insulation layer 1207 are applied in succession to the second stop layer 1204, for example again by means of a PECVD process. This then results in the as yet incomplete interconnect arrangement 1600 (cf. FIG. 16).
  • the third stop layer 1206 serves to limit the cut-outs downwards when the cutouts for the adjacent conductor tracks 103 to be produced are subsequently produced by means of an etching process.
  • the thickness, ie the size perpendicular to the substrate surface 102, of the adjacent conductor tracks 103 to be produced can be set exactly.
  • 17 is a cross section perpendicular to
  • the substrate surface 102 is represented by an as yet incomplete interconnect arrangement 1700 at a fourth point in time during the production process of the interconnect arrangement 1200 according to FIG.
  • the electrical contact 1208 and the adjacent conductor tracks 103 are produced in such a way that the adjacent conductor tracks 103 are electrically coupled to the conductor track 103 integrated in the base substrate 1201.
  • the first stop layer 1202 and the third stop layer 1206 are used to produce the electrical contact 1208 in a targeted manner.
  • the stop layers are structured accordingly in a suitable lithography and etching process.
  • the side surfaces formed in the corresponding layers can be covered with a thin capsule layer (not shown) made of a capsule material.
  • These thin capsule layers are preferably made of a nitride-containing material, as a result of which they have a high mechanical hardness, and serve to increase the electromigration resistance of all those parts made of electrically conductive material.
  • the thin capsule layers are preferably produced by means of sputtering and are in particular also necessary if copper is used as the electrically conductive material.
  • a germination layer made of copper is applied to the thin capsule layers, for example by means of sputtering. Electrochemical copper can then be deposited on this seeding layer.
  • aluminum can also be used as an electrically conductive material.
  • copper is preferred over aluminum because of its lower electrical resistance and higher natural electromigration resistance.
  • the thin capsule layers also support the selective attachment of the insulation material for the cover layer 111 in that the thin capsule layers prevent material from adhering to the material of the adjacent conductor tracks 103.
  • FIG. 18 shows a cross section perpendicular to the substrate surface 102 through an as yet incomplete interconnect arrangement 1800 at a fifth point in time during the production process of the interconnect arrangement 1200 according to FIG.
  • the fourth is now over the third insulation layer 1207 and the conductor tracks 103 embedded therein
  • Stop layer 1209 for example by means of a PECVD process, arranged.
  • the fourth stop layer 1209 serves as a diffusion barrier for the electrically conductive material of the adjacent conductor tracks 103 upwards.
  • the layer stack 1201 to 1209 forms the substrate 101, which of the
  • Upper substrate surface 102 is limited.
  • the buffer layer 104 and the support layer 1210 are now arranged successively above the fourth stop layer 1209, for example again using a PECVD process.
  • the cavity 107 is made into the support layer 1210, the buffer layer 104, the fourth stop layer 1209, the third by means of a sequence of common lithography and etching processes Insulation layer 1207, the third stop layer 1206 and the second Insulation layer 1205 introduced. This then results in the as yet incomplete circuit arrangement 1900 (see FIG. 19).
  • the second stop layer 1204 thus delimits the cavity 107 downwards in the direction of the first insulation layer 1203.
  • the second stop layer 1204 can also be selectively etched away, so that the cavity 107 is delimited downwards by the exposed region of the first insulation layer 1203 (not shown) ).
  • silane (SiH4> -based, plasma-excited silicon dioxide (SiO 2) based on silane (SiH4>) is used as the material for the support layer 1210
  • a selective insulation layer 2001 can now be applied to the support layer 1210. This results in the as yet incomplete interconnect arrangement 2000 (cf. 20) Silicon dioxide (SiO 2) based on ozone-activated tetraethyl ortho-silicate (O3 / TEOS) is used as material for the selective insulation layer 2001.
  • the selective insulation layer 2001 covers all previously exposed surfaces the support layer 1210 and clearly has the
  • the selective insulation layer 2001 grows together to form the overgrown selective insulation layer 2101. This then results in the as yet incomplete interconnect arrangement 2100 (cf. Fig. 21).
  • the overgrown selective insulation layer 2101 now completely closes the cavity 107 from above, the overgrown selective insulation layer 2101 having a gusset-shaped recess 2102 oriented toward the cavity 107.
  • the overgrown selective insulation layer 2101 is partially removed again, for example by means of a chemical-mechanical polishing process, and is leveled in the process until a cover layer / base layer surface 1211 is formed which is essentially parallel to the substrate surface 102.
  • the overgrown selective insulation layer 2101 is in particular planarized until the support layer 1210 is again exposed parallel to the substrate surface 102.
  • the cover layer 111 is thus formed from the overgrown selective insulation layer 2101. This then results in the as yet incomplete interconnect arrangement 2200 (cf. FIG. 22).
  • the width of the cavity 107 and thus the interconnect spacing A and the thickness of the support layer 1210 should preferably be taken to ensure that when the overgrown selective insulation layer 2101 is planarized, the cavity 107 remains completely closed at the top, i.e. the gusset-shaped recess 2102 is not opened upwards.
  • the interconnect arrangement 1200 shown in FIG. 12 according to the second exemplary embodiment results from this.
  • the fifth stop layer 1212 has the same function as the second stop layer 1204 for the cavity 107 in the interconnect arrangement 1200 according to the second exemplary embodiment.
  • the production method for the conductor track arrangement 1300 according to the third exemplary embodiment is essentially identical to the production method for the conductor track arrangement 1200 according to the second exemplary embodiment. For this reason, this figure and the following figure only deal with the two points in time at which the most significant differences between the two production processes occur.
  • Fig. 23 shows a cross section perpendicular to
  • a hole 2301 is first made during the manufacturing process Surface of the support layer 1210, which is essentially parallel to the substrate surface 102 but faces away from it, for example by means of a sequence of common lithography and etching processes in the support layer 1210, the buffer layer 104, the fourth stop layer 1209, the third insulation layer 1207, the third stop layer 1206 and the second insulation layer 1205 introduced.
  • the second stop layer 1204 thus delimits the hole 2301 downwards in the direction of the first insulation layer 1203.
  • the hole 2301 has a hole width C that is smaller than the conductor track spacing A.
  • the lithography and etching masks can thus be positioned more easily in the region of the cavity 107 to be formed within the conductor path spacing A.
  • at least one of the electrically insulating material of the third insulation layer 1207 remains between at least one of the adjacent conductor tracks 103 and the hole 2301.
  • an isotropic etching process is carried out after the hole 2301 has been produced.
  • This isotropic etching process is set selectively such that only electrically insulating material of the second insulation layer 1205, the third insulation layer 1207, the buffer layer 104 and the support layer 1210 is removed.
  • the isotropic etching process neither electrically insulating material of the second stop layer 1204, the third stop layer 1206 and the fourth stop layer 1209 nor electrically conductive material of the adjacent conductor tracks 103 are to be removed.
  • the second stop layer 1204 protects an undesired removal of electrically insulating material of the first insulation layer 1203 during this isotropic etching process.
  • diluted hydrofluoric acid (HF) is used in accordance with the present exemplary embodiment, which preferably contains that for the second insulating layer 1205 according to the present exemplary embodiment.
  • the third insulation layer 1207, the buffer layer 104 and the support layer 1210 use electrically insulating material, namely silicon dioxide (SiO 2).
  • the cavity 107 is formed from the hole 2301 by means of the isotropic etching process. This then results in the as yet incomplete interconnect arrangement 2400 (cf. FIG. 24). Due to an appropriate adjustment of the duration of the selective Etching process is achieved that the vertical edges of the cavity 107 are set back from those of the adjacent conductor tracks 103, that is to say that the cavity width B above and below the conductor track level with the adjacent conductor tracks 103 is larger than that
  • Track spacing A This has the advantage that an additional reduction of the effective relative dielectric constant ⁇ r can be achieved.
  • the applied isotropic etching process has the further advantage that contamination effects are largely avoided when structuring and producing the cavity 107.
  • Circuit arrangement 2400 can now be further processed in an equivalent manner as described in the description for FIG. 20 to FIG. 22, from which, after completion, the
  • insulating materials and manufacturing processes instead of the selected insulation materials and their manufacturing processes, other suitable insulating materials and manufacturing processes can also be used.
  • the third is electrical
  • Insulation material for the cover layer 111 is suitable for all insulating low-k materials with a low relative dielectric constant ⁇ r , which can be applied in a spin-on process and have a low viscosity
  • a low-k material with high viscosity is used as the second insulation material and as a result no second insulation material penetrates into the cavities 107 and the additional cavities 109, the low-k material can be used directly to form the cover layer 111 be used. Otherwise, silicon dioxide (SiO 2) is used to close the cavities

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Abstract

Eine Leiterbahnanordnung (100) weist auf ein Substrat (101) aus einem ersten Isolationsmaterial mit einer Substratoberfläche (102), mindestens zwei nebeneinander in dem Substrat (101) angeordnete Leiterbahnen (103), mit einer Pufferschicht (104) aus einem zweiten Isolationsmaterial über dem Substrat (101) und mit einer zu der Substratoberfläche (102) parallelen Pufferschichtoberfläche (105), mindestens einen zwischen den Leiterbahnen (103) angeordneten, bezüglich der Pufferschichtoberfläche (105) tiefer als die Leiterbahnen (103) in das Substrat (101) hineinragenden Hohlraum (107), und eine über der Pufferschicht (104) angeordnete Deckschicht (111) aus einem dritten Isolationsmaterial, welche den Hohlraum (107) vollständig zur Pufferschichtoberfläche (105) hin abschliesst.

Description

Besehreibung
Leiterbahnanordnung und Verfahren zum Herstellen einer Leiterbahnanordnung
Die Erfindung betrifft eine Leiterbahnanordnung und ein Verfahren zum Herstellen einer Leiterbahnanordnung.
Integrierte Schaltungsanordnungen werden mit immer höherer Packungsdichte erzeugt. Dies hat zur Folge, dass Leiterbahnen in Metallisierungsebenen einen immer kleineren Abstand voneinander aufweisen. Dadurch steigen Kapazitäten, die zwischen den Leiterbahnen gebildet werden und zu hohen Signallaufzeiten, hoher Verlustleistung und Übersprechen führen. Bisher wurde zur Isolation zwischen den Leiterbahnen hauptsächlich Siθ2 als Dielektrikum verwendet, dessen relative Dielektrizitätskonstante εr = 3,9 beträgt.
Es sind einige Methoden zum Reduzieren der relativen Dielektrizitätskonstante εr und damit zum Reduzieren der Kapazität zwischen Leiterbahnen innerhalb einer Leiterbahnebene bekannt, beispielsweise aus [1] bis [8] .
Gemäß dem Stand der Technik werden Hohlräume zwischen den Leiterbahnen innerhalb einer Leiterbahnebene erzeugt. Das isolierende Dielektrikum, das die Kapazität zwischen den Leiterbahnen bestimmt, weist somit eine relative Dielektrizitätskonstante εr auf, die fast gleich Eins ist. Die Leiterbahnen selbst sind dabei zur Isolation oben und unten von massiven Siθ2-Schichten eingeschlossen.
Da zur Gesamtkapazität zwischen innerhalb einer Schicht benachbarten Leiterbahnen auch in nicht unerheblichem Maße die Kapazitäten der darunter und darüber liegenden isolierenden Schichten beitragen und diese isolierenden
Schichten nach wie vor aus Siθ2-Vollmaterial bestehen, hat die hohe relative Dielektrizitätskonstante εr dieser isolierenden Schichten einen beträchtlichen Einfluss auf die Gesamtkapazität zwischen den benachbarten Leiterbahnen.
Der Erfindung liegt somit das Problem zugrunde, eine Leiterbahnanordnung sowie ein Verfahren zum Herstellen einer Leiterbahnanordnung anzugeben, bei der/dem die Hohlräume zwischen den Leiterbahnen bei geeigneter Geometrie und Verteilung einen möglichst großen Raum einnehmen.
Das Problem wird durch eine Leiterbahnanordnung sowie durch ein Verfahren zum Herstellen einer Leiterbahnanordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Eine Leiterbahnanordnung weist ein Substrat aus einem ersten elektrischen Isolationsmaterial mit einer Substratoberfläche auf. Des Weiteren sind mindestens zwei elektrisch leitfähige Leiterbahnen in dem Substrat angeordnet, welche ein elektrisch leitfähiges Material aufweisen. Die Leiterbahnanordnung weist außerdem eine Pufferschicht aus einem zweiten elektrischen Isolationsmaterial über der
Substratoberfläche auf, wobei die Pufferschicht eine zu der Substratoberfläche parallele Pufferschichtoberfläche aufweist. Mindestens ein Hohlraum ragt von der Pufferschichtoberfläche aus durch die Pufferschicht hindurch in das Substrat hinein, wobei der Hohlraum zwischen den Leiterbahnen angeordnet ist und bezüglich der Pufferschichtoberfläche tiefer als die Leiterbahnen in das Substrat hineinragt. Über der Pufferschicht ist eine Deckschicht angeordnet, welche ein drittes elektrisches Isolationsmaterial aufweist und den Hohlraum vollständig zur Pufferschichtoberfläche hin abschließt.
Bei einem Verfahren zum Herstellen einer Leiterbahnanordnung werden zunächst in einem Substrat unter einer Substratoberfläche mindestens zwei elektrisch leitfähige Leiterbahnen erzeugt, wobei das Substrat ein erstes elektrisches Isolationsmaterial und die Leiterbahnen ein elektrisch leitfähiges Material aufweisen. Die Leiterbahnen werden dabei nebeneinander in dem Substrat angeordnet. Daraufhin wird über der Substratoberfläche eine Pufferschicht aus einem zweiten elektrischen Isolationsmaterial erzeugt, wobei die Pufferschicht eine zu der Substratoberfläche parallele Pufferschichtoberfläche aufweist. Dann wird ein von der Pufferschichtoberfläche aus durch die Pufferschicht hindurch in das Substrat hineinragender, zwischen den Leiterbahnen sich erstreckender Hohlraum erzeugt, wobei sich der Hohlraum bezüglich der Pufferschichtoberfläche tiefer in das Substrat hinein erstreckt als die Leiterbahnen. Schließlich wird über der Pufferschicht eine Deckschicht aus einem dritten elektrischen Isolationsmaterial erzeugt, wodurch der Hohlraum vollständig zur Pufferschichtoberfläche hin abgeschlossen wird. Das Substrat, die Leiterbahnen, die Pufferschicht und die Deckschicht bilden somit die Leiterbahnanordnung.
Ein Vorteil der Erfindung ist darin zu sehen, dass auf Grund des sehr großen Hohlraums als isolierende Schicht zwischen benachbarten Leiterbahnen die effektive relative Dielektrizitätskonstante εr der isolierenden Schicht zwischen den benachbarten Leiterbahnen nur gering von Eins abweicht und somit die Kapazität zwischen diesen Leiterbahnen reduziert wird. Die Leiterbahnanordnung ermöglicht eine erhebliche Reduzierung der Gesamtkapazität innerhalb einer integrierten Schaltung.
Ein weiterer Vorteil der Leiterbahnanordnung ist, dass der Hohlraum unerwünschte Streufelder zwischen den Leiterbahnen, welche von den Leiterbahnen oberhalb bzw. unterhalb der tatsächlichen Leiterbahnebene in der Leiterbahnanordnung erzeugt werden, erheblich reduziert. Somit beträgt die effektive relative Dielektrizitätskonstante εr, welche sowohl von der relativen Dielektrizitätskonstante des Hohlraums als auch von derjenigen des umgebenden Materials beeinflusst wird, in etwa Zwei. Dabei ist der Wert der effektiven relativen Dielektrizitätskonstante εr von der Geometrie der gesamten Leiterbahnanordnung abhängig.
Darüber hinaus ergibt sich der Vorteil einer hohen Stabilität während der Herstellung der Leiterbahnanordnung, da beim
Planarisieren der Leiterbahnen in einem chemisch-mechanischen Poliervorgang (CMP) während der Erzeugung der Leiterbahnen diese noch in dem massiven Substrat eingebettet sind. Erst nach dem Erzeugen der Leiterbahnen wird der Hohlraum in das Substrat eingebracht und somit wird die mechanische Stabilität des Substrats erst dann reduziert.
Außerdem werden Koppelkapazitäten zwischen den Leiterbahnen auf Grund von Ätz- und/oder CMP-Stoppschichten vermieden. Denn diese Stoppschichten werden während des Erzeugens des Hohlraums, vorzugsweise mittels Ätzung, derart unterbrochen, dass benachbarte Leiterbahnen mittels einer solchen Stoppschicht keinen Berührungskontakt aufweisen.
In dem Hohlraum befindet sich nach Fertigstellung der Leiterbahnanordnung bevorzugt Luft, Vakuum oder ein elektrisch isolierendes Gas zur Verbesserung der elektrischen Überschlagsfestigkeit, beispielsweise Schwefelhexafluorid (SF6) .
Die Leiterbahnen können in dem Substrat vergraben angeordnet sein.
Vorzugsweise erstreckt sich der Hohlraum teilweise in die auf dem Substrat befindliche Deckschicht. Dies trägt zu einer zusätzlichen Reduzierung der effektiven relativen Dielektrizitätskonstante εr bei.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Leiterbahnanordnung reicht die Deckschicht im Bereich der Pufferschicht teilweise in den Hohlraum hinein. Dabei weist die Deckschicht von der Pufferschichtoberfläche aus betrachtet in dem Hohlraum eine abnehmende Kantenbedeckung auf, so dass die Deckschicht in dem Hohlraum nicht bis zu der Substratoberfläche hinabreicht. Diese Ausgestaltung der Leiterbahnanordnung ergibt sich aus dem zum Herstellen des Hohlraums bzw. der Deckschicht verwendeten Verfahren, welches weiter unten beschrieben wird. Dabei ist die abnehmende Kantenbedeckung innerhalb des Hohlraums wichtig, damit gemäß dieser Ausgestaltung der Erfindung keine Erhöhung der effektiven relativen Dielektrizitätskonstante εr verursacht wird.
Vorzugsweise überdeckt die Deckschicht die Pufferschicht und befindet sich zwischen den Leiterbahnen und der Pufferschichtoberfläche über den Leiterbahnen mindestens ein zusätzlicher Hohlraum. Dieser zusätzliche Hohlraum kann folglich weniger tief in das Substrat hineinragen als der Hohlraum, da der zusätzliche Hohlraum von den Leiterbahnen nach unten begrenzt wird. Der zusätzliche Hohlraum ermöglicht eine zusätzliche Reduzierung der effektiven relativen Dielektrizitätskonstante εr, da folglich auch oberhalb der Leiterbahnen auf eine massive Isolationsschicht mit hoher effektiver relativer Dielektrizitätskonstante εr verzichtet wird.
Um auf die Leiterbahnanordnung zusätzliche Leiterbahnebenen aufbringen zu können, ist die Deckschicht bevorzugt von einer parallel zur Substratoberfläche angeordneten Deckschichtoberfläche begrenzt.
Vorzugsweise ragen von der Pufferschichtoberfläche aus mehrere Hohlräume zwischen zwei benachbarte Leiterbahnen in das Substrat hinein. Wenn statt eines einzigen großvolumigen Hohlraums mehrere kleinvolumige Hohlräume verwendet werden, welche mittels dünner Zwischenwände voneinander getrennt sind, kann die Stabilität der erfindungsgemäßen
Leiterbahnanordnung erhöht werden. Die dünnen Zwischenwände dienen dann als eine Art mechanischer Stützen für über der erfindungsgemäßen Leiterbahnanordnung angeordnete zusätzliche Leiterbahnebenen. Anschaulich können die dünnen Zwischenwände auch als Pfosten bezeichnet werden.
Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Leiterbahnanordnung ist über der Pufferschichtoberfläche eine Trageschicht aus einem vierten elektrischen Isolationsmaterial angeordnet. Das vierte elektrische Isolationsmaterial ist ungleich dem ersten, zweiten oder dritten elektrischen Isolationsmaterial und das dritte elektrische Isolationsmaterial lässt sich selektiv nur an dem vierten elektrischen Isolationsmaterial abscheiden.
Vorzugsweise ist in dem Substrat relativ zur Substratoberfläche unter den Leiterbahnen eine Stoppschicht vorgesehen. Diese Stoppschicht begrenzt den Hohlraum nach unten. Die Stoppschicht ist insbesondere als Barriere für das zum Herstellen des Hohlraums anzuwendende Ätzverfahren ausgebildet, so dass beim Ätzen des Substrates die Tiefe des zu ätzenden Hohlraums exakt eingestellt werden kann. Wenn mit einem separaten Ätzverfahren in freigelegten Bereichen der Stoppschicht diese bis zum Freilegen darunter liegender Bereiche des Substrats selektiv entfernt wird, kann die Tiefe des Hohlraums noch um die Dicke der Stoppschicht vergrößert werden. Dadurch kann eine zusätzliche Reduzierung der effektiven relativen Dielektrizitätskonstante εr erreicht werden.
Zusätzlich kann über der Trageschicht und der Deckschicht eine zusätzliche Stoppschicht vorgesehen sein, auf der dann zusätzliche Leiterbahnebenen vorgesehen sein können. In diesem Fall dient die zusätzliche Stoppschicht als Barriere zum Schutz der unter dieser zusätzlichen Stoppschicht befindlichen Strukturen während des Hersteilens der darüber befindlichen zusätzlichen Leiterbahnebenen. Die Leiterbahnen sind bevorzugt in einem Abstand zueinander angeordnet, welcher kleiner als die Ausdehnung des Hohlraums in Richtung des Abstandes zwischen den Leiterbahnen oberhalb und/oder unterhalb der Leiterbahnen ist. Anschaulich ist dann die Form des Hohlraums mit einem „I" oder mit einem Knochen vergleichbar. Die größere Ausdehnung des Hohlraums oberhalb und/oder unterhalb der Leiterbahnen trägt zu einer zusätzlichen Reduzierung der effektiven relativen Dielektrizitätskonstante εr bei.
Vorzugsweise sind das erste elektrische Isolationsmaterial und das zweite elektrische Isolationsmaterial gleich. Des Weiteren sind/ist das erste elektrische Isolationsmaterial und/oder das zweite elektrische Isolationsmaterial und/oder das dritte elektrische Isolationsmaterial und/oder das vierte elektrische Isolationsmaterial bevorzugt ein low-k-Material, das eine relative Dielektrizitätskonstante εr im Bereich zwischen 1 und 4 hat. Da auch die Deckschicht einen Beitrag zur Gesamtkapazität zwischen benachbarten Leiterbahnen liefert, sollte darauf geachtet werden, dass auch das für die Deckschicht verwendete dritte elektrische Isolationsmaterial eine niedrige relative Dielektrizitätskonstante εr aufweist.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Leiterbahnanordnung weisen/weist erste elektrische Isolationsmaterial und/oder das zweite elektrische Isolationsmaterial und/oder das dritte elektrische Isolationsmaterial und/oder das vierte elektrische Isolationsmaterial ein organisches Material auf. Das erste und/oder das zweite elektrische Isolationsmaterial und/oder das vierte elektrische Isolationsmaterial der Leiterbahnanordnung weisen/weist jedoch bevorzugt Siliziumdioxid (Siθ2) auf. Bei der Verwendung von organischem Material werden bevorzugt Polymere in einer Methan-Umgebung während eines PECVD-Prozesses (PECVD = p_lasma enhanced chemical vapor deposition = plasmaangeregte chemische Gasphasenabscheidung) aufgebracht . Vorzugsweise sind die Leiterbahnen im Wesentlichen in gleicher Tiefe zur Substratoberfläche angeordnet und ragt der Hohlraum im Wesentlichen senkrecht in das Substrat hinein.
Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Leiterbahnanordnung sind die Leiterbahnen von einer dünnen Kapselschicht aus einem Kapselmaterial eingekapselt. Dabei ist das Kapselmaterial mechanisch härter als das elektrisch leitfähige Material, mechanisch härter als das erste elektrische Isolationsmaterial sowie mechanisch härter als das zweite elektrische Isolationsmaterial. Das Einkapseln der Leiterbahnen dient einer Erhöhung der Elektromigrationsfestigkeit der Leiterbahnen, wenn als erstes elektrisches Isolationsmaterial und/oder als zweites elektrisches Isolationsmaterial ein mechanisch weiches Material, beispielsweise ein organisches Material, gewählt wird. Das Kapselmaterial kann beispielsweise eine Nitrid- Verbindung sein.
Die Leiterbahnen können zumindest teilweise auf elektrisch leitfähigen Bereichen in dem Substrat angeordnet sein, wodurch elektrische Kontakte zwischen verschiedenen Leiterbahnebenen möglich sind.
Bei einem bevorzugten Verfahren zum Herstellen einer Leiterbahnanordnung werden vor dem Erzeugen der Deckschicht zwischen der Pufferschichtoberfläche und den Leiterbahnen ein zusätzlicher Hohlraum über den Leiterbahnen erzeugt. Dabei wird der zusätzliche Hohlraum von den Leiterbahnen nach unten begrenzt, so dass sich der zusätzliche Hohlraum in geringerer Tiefe in die Pufferschicht bzw. in das Substrat hinein erstreckt als der Hohlraum.
In einer bevorzugten Weiterbildung des Verfahrens wird die Deckschicht in einem Prozess mit einer geringen Kantenbedeckung, also in einem nicht-konformen Verfahren, erzeugt. Solch ein Prozess stellt sicher, dass nur geringfügig drittes elektrisches Isolationsmaterial, aus welchem die Deckschicht gebildet wird, in den Hohlraum eindringen kann. Somit wird eine unerwünschte Füllung des Hohlraums mit drittem elektrischen Isolationsmaterial behindert. Das dritte elektrische Isolationsmaterial der Deckschicht wird vorzugsweise mittels eines CVD-Prozesses (CVD = chemical vapor deposition = chemische Gasphasenabscheidung) mit möglichst geringer Kantenbedeckung abgeschieden. Dazu wird der CVD-Prozess im diffusionsbestimmten Parameterbereich, vorzugsweise mittels Druckerhöhung, betrieben. Statt mittels eines CVD-Prozesses kann das dritte elektrische Isolationsmaterial zum Herstellen der Deckschicht auch mittels eines Sputter-Prozesses aufgebracht werden. Ein möglicherweise tief in den Hohlraum eingedrungenes drittes elektrisches Isolationsmaterial kann während einer Unterbrechung der Deckschichterzeugung mit Hilfe einer kurzen isotropen Ätzung, beispielsweise nasschemisch oder auch trocken in einem Downstrea - Ätzprozess, wieder entfernt werden. Ein solcher erfindungsgemäß einsetzbarer Downstream-Ätzprozess ist in [9] beschrieben. Alternativ kann das dritte elektrische Isolationsmaterial auch mittels eines AufSchleuderverfahrens, eines sogenannten „Spin-on Prozesses", aufgebracht werden, wenn das dritte elektrische Isolationsmaterial eine ausreichende Oberflächenspannung aufweist. Dabei sollte die Benetzung der Pufferschichtoberfläche so gering wie möglich gehalten werden, damit so wenig wie möglich drittes elektrisches Isolationsmaterial in den Hohlraum eindringt.
Das Erzeugen der Deckschicht kann beispielsweise derart erfolgen, dass zunächst drittes elektrisches Isolationsmaterial mittels eines nicht-konformen Verfahrens über der Pufferschichtoberfläche abgeschieden wird, bis der Hohlraum nach oben abgeschlossen ist. Anschließend wird darüber drittes elektrisches Isolationsmaterial mittels eines konformen Standardverfahrens abgeschieden. Die Geometrie des Hohlraums sollte derart gewählt werden, dass während des nicht-konformen Verfahrens kaum drittes elektrisches Isolationsmaterial in den entstehenden Hohlraum eindringt. Dadurch kommt es zu einer nur sehr geringen Bedeckung der Hohlraumwände mit drittem elektrischen Isolationsmaterial, wodurch die relative Dielektrizitätskonstante εr der gesamten Leiterbahnanordnung nur unwesentlich beeinflusst wird. Bei kleineren Strukturgrößen wie beispielsweise einer hochintegrierten Schaltung (VLSI-Schaltung = very large scale Integration) kann keine Bedeckung der Hohlraumwände mit drittem elektrischen Isolationsmaterial mehr festgestellt werden.
Der Hohlraum wird bevorzugt wie folgt erzeugt: Zunächst wird auf der Trageschicht eine geeignete Ätzmaske erzeugt. Dann wird mittels eines Ätzprozesses in Bereichen der Trageschicht, welche mittels der Ätzmaske nicht bedeckt werden, Material der Trageschicht, der Pufferschicht und des Substrats in vorbestimmter Weise entfernt. Schließlich wird die Ätzmaske wieder entfernt.
Vorzugsweise wird der Hohlraum wie folgt verschlossen: Zunächst wird drittes elektrisches Isolationsmaterial selektiv nur an dem vierten elektrischen Isolationsmaterial mindestens solange abgeschieden, bis der Hohlraum vollständig abgeschlossen ist. Dann wird das dritte elektrische Isolationsmaterial, welches auf der Trageschicht abgeschieden wurde, mittels chemisch-mechanischen Polierens teilweise wieder entfernt. Somit wird die Deckschicht eingeebnet, so dass eine ebene Oberfläche für zusätzlich über der
Deckschicht aufzubringende Leiterbahnebenen gebildet wird.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten. Es zeigen
Figur 1 einen Querschnitt senkrecht zur Substratoberfläche durch eine Leiterbahnanordnung gemäß einem ersten Ausführungsbeispiel der Erfindung; Figur 2 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem ersten Zeitpunkt während eines ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel;
Figur 3 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem zweiten Zeitpunkt während des ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten
Ausführungsbeispiel ;
Figur 4 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem dritten Zeitpunkt während des ersten Verfahrensteils zum
Herstellen der Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel ;
Figur 5 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem vierten
Zeitpunkt während des ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel ;
Figur 6 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte
Leiterbahnanordnung gemäß Fig.l zu einem ersten Zeitpunkt während eines alternativen ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel; Figur 7 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem zweiten Zeitpunkt während des alternativen ersten Verfahrensteils zum Herstellen der
Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel ;
Figur 8 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem dritten
Zeitpunkt während des alternativen ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel ; Figur 9 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem ersten Zeitpunkt während eines zweiten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel;
Figur 10 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.l zu einem zweiten Zeitpunkt während des zweiten Verfahrensteils zum Herstellen der Leiterbahnanordnung gemäß dem ersten
Ausführungsbeispiel ;
Figur 11 einen Querschnitt parallel zur Substratoberfläche durch die Leiterbahnanordnung gemäß dem ersten Ausführungsbeispiel der Erfindung aus Fig.l; Figur 12 einen Querschnitt senkrecht zur Substratoberfläche durch eine Leiterbahnanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Figur 13 einen Querschnitt senkrecht zur Substratoberfläche durch eine Leiterbahnanordnung gemäß einem dritten Ausführungsbeispiel der Erfindung; Figur 14 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem ersten Zeitpunkt während eines Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten
Ausführungsbeispiel ;
Figur 15 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem zweiten Zeitpunkt während des Herstellungsverfahrens der
Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel ;
Figur 16 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem dritten
Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel ;
Figur 17 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte
Leiterbahnanordnung gemäß Fig.12 zu einem vierten Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel ; Figur 18 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem fünften Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel;
Figur 19 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem sechsten Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel ;
Figur 20 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem siebten
Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel ;
Figur 21 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte
Leiterbahnanordnung gemäß Fig.12 zu einem achten Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel ; Figur 22 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.12 zu einem neunten Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung gemäß dem zweiten Ausführungsbeispiel;
Figur 23 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.13 zu einem ersten Zeitpunkt während eines Herstellungsverfahrens der Leiterbahnanordnung gemäß dem dritten
Ausführungsbeispiel; und
Figur 24 einen Querschnitt senkrecht zur Substratoberfläche durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig.13 zu einem zweiten Zeitpunkt während des Herstellungsverfahrens der
Leiterbahnanordnung gemäß dem dritten Ausführungsbeispiel . Fig.l zeigt einen Querschnitt senkrecht zur Substratoberfläche 102 durch eine Leiterbahnanordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung.
Die Leiterbahnanordnung 100 weist ein Substrat 101 mit einer Substratoberfläche 102 auf. Auf der Substratoberfläche 102 ist eine Pufferschicht 104 angeordnet, welche eine zu der Substratoberfläche 102 parallel ausgerichtete Pufferschichtoberfläche 105 oberhalb der Pufferschicht 104 aufweist. Als Substratmaterial wird ein erstes elektrisches Isolationsmaterial, gemäß diesem Ausführungsbeispiel massives Siliziumdioxid (Siθ2) gewählt. Als Material für die Pufferschicht 104 wird ein zweites elektrisches Isolationsmaterial, gemäß diesem Ausführungsbeispiel ebenfalls massives Siliziumdioxid (Siθ2> gewählt. In dem Substrat 101 befinden sich mehrere vergrabene Leiterbahnen 103, welche derart nebeneinander angeordnet sind, dass die jeweilige untere Leiterbahnoberfläche 106 senkrecht zur Pufferschichtoberfläche 105 einen Abstand einer Leiterbahntiefe TL aufweist, welche größer als die vertikale Dicke der Leiterbahnen 103 ist. Die Leiterbahnen 103 weisen ein elektrisch leitfähiges Material, gemäß dem vorliegenden Ausführungsbeispiel Aluminium oder Kupfer, auf.
Zwischen den Leiterbahnen 103 ragen von der
Pufferschichtoberfläche 105 aus Hohlräume 107 durch die Pufferschicht 104 hindurch und in das Substrat 101 hinein, welche eine Hohlraumtiefe TJJ aufweisen. Die Hohlraumtiefe TJJ ist größer als die Leiterbahntiefe TL, wodurch Streufelder zwischen benachbarten Leiterbahnen 103 in den Bereichen der
Pufferschicht 104 bzw. des Substrates 101 direkt oberhalb und unterhalb der Leiterbahnen 103 reduziert werden. Zwischen den Leiterbahnen 103 und der Pufferschichtoberfläche 105 befinden sich auf der oberen Oberfläche 108 zumindest eines Teils der Leiterbahnen 103 zusätzliche Hohlräume 109, welche ebenfalls zur Reduzierung von Streufeldern beitragen. Die Hohlräume 107 und die zusätzlichen Hohlräume 109 sind derart in der Pufferschicht 104 bzw. im Substrat 101 angeordnet, dass sich dazwischen Pfosten 110 befinden. Die Form der Pfosten 110 ist beliebig und gleicht gemäß dem vorliegenden Ausführungsbeispiel einem geraden Prisma mit quadratischer Grundfläche. Alternativ könnten als Pfosten 110 beispielsweise auch Säulen mit kreisförmiger Grundfläche zur Anwendung kommen.
Auf der Pufferschichtoberfläche 105 befindet sich eine Deckschicht 111 aus einem dritten elektrischen
Isolationsmaterial, gemäß diesem Ausführungsbeispiel wiederum massives Siliziumdioxid (Siθ2) welche die Hohlräume 107 sowie die zusätzlichen Hohlräume 109 in Richtung Pufferschichtoberfläche 105 abschließt. Die Deckschicht 111 wird von einer parallel zur Substratoberfläche 102 ausgerichteten Deckschichtoberfläche 112 nach oben begrenzt. Die Deckschichtoberfläche 112 dient dazu, auf die Leiterbahnanordnung 100 in einfacher Weise in nachfolgenden Prozessen zusätzliche Schichten mit Halbleiterbauelementen oder Kontaktelementen aufbringen zu können.
Während der Herstellung der Deckschicht 111 konnte Siliziumdioxid (Siθ2) n die Hohlräume 107 zwischen benachbarten Leiterbahnen 103 sowie in die zusätzlichen Hohlräume 109 über den Leiterbahnen 103 eindringen. Dadurch wurde eine dünne Bedeckung der Hohlraumwände mit drittem elektrischen Isolationsmaterial verursacht. Je kleiner der Abstand benachbarter Pfosten 110 zueinander ist, desto geringer ist die Bedeckung der Hohlraumwände mit drittem elektrischen Isolationsmaterial. Die Deckschicht 111 reicht folglich zu einem kleinen Teil in die Hohlräume 107 und in die zusätzlichen Hohlräume 109 hinein, wobei dort die Kantenbedeckung durch die Deckschicht 111 mit abnehmendem Abstand zu der Substratoberfläche 102 abnimmt. Dies ist ein Resultat des bevorzugten Verfahrens, mit dem die Deckschicht 111 erzeugt wird und welches weiter unten beschrieben wird. Bei alternativen Herstellungsverfahren kann die Deckschicht 111 bündig mit der Pufferschichtoberfläche 105 abschließen, so dass in die Hohlräume 107 und die zusätzlichen Hohlräume
109 kein drittes elektrisches Isolationsmaterial der Deckschicht 111 gelangt.
Der Abstand der Pfosten 110 sowie deren Geometrie sollten bevorzugt derart gewählt werden, dass die Leiterbahnanordnung 100 eine ausreichend gute Tragfähigkeit für die Deckschicht 111 sowie für zusätzliche über der Leiterbahnanordnung 100 angeordnete Schichten und Metallisierungsebenen aufweist. Gemäß diesem Ausführungsbeispiel weisen die Pfosten 110 jeweils eine Breite auf, welche fast gleich dem Abstand der Pfosten 110 ist. Die Hohlraumtiefe TJJ weist gemäß diesem Ausführungsbeispiel einen Wert auf, welcher der zweifachen Dicke der Leiterbahnen 103 entspricht. Alternativ können auch andere Maße für die Breite und/oder den Abstand der Pfosten
110 und/oder für die Hohlraumtiefe Tpj im Vergleich zur Dicke der Leiterbahnen 103 gewählt werden.
Die Grundfläche der Pfosten 110 sollte dabei in etwa der minimalen Strukturgröße des Halbleiterchips entsprechen, in welchem die Leiterbahnanordnung 100 eingesetzt wird.
Im Folgenden wird schrittweise ein Herstellungsverfahren zur Bildung der Leiterbahnanordnung 100 gemäß dem ersten Ausführungsbeispiel der Erfindung beschrieben. Dabei unterteilt sich das Verfahren in einen ersten Teil mit zwei verschiedenen Ausgestaltungen sowie in einen zweiten, gemeinsamen Teil. Bei der ersten Ausgestaltung des ersten Verfahrensteils wird die Damascene-Technik und bei der zweiten Ausgestaltung des ersten Verfahrensteils die Metallätztechnik eingesetzt. Die Damascene-Technik wird vorzugsweise eingesetzt, wenn als Material für die Leiterbahnen 103 Kupfer verwendet wird, während die Metallätztechnik vorzugsweise eingesetzt wird, wenn als
Material für die Leiterbahnen 103 Aluminium verwendet wird. Während des zweiten Verfahrensteils wird das Ergebnis des ersten Verfahrensteils weiterbearbeitet, weshalb der zweite Verfahrensteil für beide Ausführungsformen des ersten Verfahrensteils gleich ist.
In Fig.2 ist ein Querschnitt senkrecht zur Substratoberfläche 102 durch eine noch nicht fertiggestellte Leiterbahnanordnung 200 zu einem ersten Zeitpunkt während der ersten Ausgestaltung des ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung 100 gemäß Fig.l gezeigt.
Als Grundlage für die Damascene-Technik wird ein Substrat 101 mit einer Substratoberfläche 102 verwendet. Das Substrat 101 ist eben und derart beschichtet, dass es an der Substratoberfläche 102 Siliziumdioxid (Siθ2) aufweist. In dem Substrat 101 befinden sich Gräben 201, welche mittels üblicher Lithographie- und Ätztechniken von der Substratoberfläche 102 aus in dem Substrat 101 gebildet werden. Dabei entsprechen die Formen und Positionen der Gräben 201 denjenigen der späteren Leiterbahnen 103. Insbesondere entspricht die Tiefe der Gräben 201 bevorzugt der Dicke der späteren Leiterbahnen 103.
Zum Festlegen der Tiefe der Gräben 201 kann in das Substrat 101 in einem vorherbestimmten Abstand zur Substratoberfläche 102 auch eine Ätzstoppschicht eingebracht sein. Während des Ätzverfahrens zum Erzeugen der Gräben 201 wird solange Substratmaterial in der Tiefe des Substrats 101 entfernt, bis die Ätzstoppschicht erreicht ist.
Über dem Substrat 101 mit den Gräben 201 wird anschließend in einem üblichen Metallisierungsverfahren Kupfer abgeschieden (vgl. noch nicht fertiggestellte Leiterbahnanordnung 300 in Fig.3) . Über der Substratoberfläche 202 wird somit eine Metallschicht 301 aus Kupfer gebildet. Dabei werden die Gräben 201 mit Kupfer überfüllt und gefüllte Gräben 302 gebildet. Zum Erzeugen einer ebenen Oberfläche wird die Metallschicht 301 flächig abgetragen, bis das Substrat 101 erreicht wird (vgl. noch nicht fertiggestellte Leiterbahnanordnung 400 in Fig.4). Dazu wird ein chemisch-mechanischer Poliervorgang verwendet. Gemäß der vorliegenden Ausführungsform ist die ebene Oberfläche mit der Substratoberfläche 102 identisch. Dabei wird das die gefüllten Gräben 302 überfüllende Kupfer entfernt und somit aus den gefüllten Gräben 302 die Leiterbahnen 103 gebildet.
Auf dem Substrat 101 mit den Leiterbahnen 103 wird eine Pufferschicht 104 aus Siliziumdioxid (Siθ2) aufgebracht (vgl. noch nicht fertiggestellte Leiterbahnanordnung 500 in Fig.5). Die Pufferschicht 104 wird von einer Pufferschichtoberfläche 105 parallel zur Substratoberfläche 102 nach oben begrenzt. Dabei wird die Dicke der Pufferschicht 104 derart bemessen, dass daraus zwischen der Unterkante der Leiterbahnen 103 und der Pufferschichtoberfläche 105 die gewünschte Leiterbahntiefe TL resultiert.
In Fig.6 ist ein Querschnitt senkrecht zur Substratoberfläche 602 durch eine noch nicht fertiggestellte Leiterbahnanordnung 600 zu einem ersten Zeitpunkt während der zweiten Ausgestaltung des ersten Verfahrensteils zum Herstellen der Leiterbahnanordnung 100 gemäß Fig.l gezeigt.
Als Grundlage für die Metallätztechnik wird ein Substrat 601 mit einer Substratoberfläche 602 verwendet. Das Substratmaterial ist Siliziumdioxid (Siθ2) • Auf der Substratoberfläche 602 befinden sich Leiterbahnen 603 aus
Aluminium. Die Leiterbahnen 603 werden dadurch erzeugt, dass über der Substratoberfläche 602 zunächst eine flächige Aluminiumschicht erzeugt wird. Dann wird die Aluminiumschicht mittels üblicher Lithographie- und Ätztechniken strukturiert, wobei aus der Aluminiumschicht die Leiterbahnen 603 gebildet werden. Dabei erfolgt die Strukturierung der Aluminiumschicht entsprechend den gewünschten Formen und Positionen der Leiterbahnen 603.
Mittels einer konformen Abscheidung von Siliziumdioxid (Siθ2) wird über den Leiterbahnen 603 und der Substratoberfläche 602 eine konforme Hüllschicht 701 erzeugt (vgl. noch nicht fertiggestellte Leiterbahnanordnung 700 in Fig.7). Dabei werden auch die Zwischenräume zwischen den Leiterbahnen 603 mit Siliziumdioxid (Siθ2) gefüllt. Dabei sollte der Wert der Dicke der Hüllschicht 701 größer als der Wert der Dicke der Leiterbahnen 603 sein. Die Dicke der Hüllschicht 701 sollte folgendermaßen bemessen sein: Nach dem nachfolgenden Herstellungsschritt sollte einerseits noch ausreichend Siliziumdioxid (Siθ2) über den Leiterbahnen 603 vorhanden sein und andererseits eine ebene Oberfläche parallel zur Substratoberfläche 602 gebildet werden können.
Zum Erzeugen einer ebenen Hüllschichtoberfläche 802 wird die Hüllschicht 701 teilweise abgetragen, bis die Hüllschichtoberfläche 802 flächig und parallel zur
Substratoberfläche 602 orientiert ist (vgl. noch nicht fertiggestellte Leiterbahnanordnung 800 in Fig.8). Aus der Hüllschicht 701 wird dabei eine planarisierte Hüllschicht 801 gebildet. Zum teilweisen Abtragen der Hüllschicht 701 wird ein chemisch-mechanischer Poliervorgang verwendet. Der chemisch-mechanische Poliervorgang wird beendet, sobald der Abstand zwischen der Substratoberfläche 602 und der Hüllschichtoberfläche 802 gleich der gewünschten Leiterbahntiefe TL ist.
Fig.9 zeigt einen Querschnitt senkrecht zur
Substratoberfläche 102 durch eine noch nicht fertiggestellte Leiterbahnanordnung 900 zu einem ersten Zeitpunkt während des zweiten Verfahrensteils zum Herstellen der Leiterbahnanordnung 100 gemäß Fig.l. Die noch nicht fertiggestellte Leiterbahnanordnung 900 stellt die Resultate der beiden Ausführungsformen des ersten Verfahrensteils dar und ist der Ausgangspunkt für den zweiten Verfahrensteil. Dabei stellt das Substrat 101 mit den eingebetteten Leiterbahnen 103 eine Kombination des Substrats 601 mit den Leiterbahnen 603 und der planarisierten Hüllschicht 801 gemäß der zweiten Ausführungsform dar. Die Pufferschichtoberfläche 105 ist in diesem Fall identisch mit der Hüllschichtoberfläche 802.
In dem Substrat 101 sowie der Pufferschicht 104 werden mittels Ätzung von der Pufferschichtoberfläche 105 aus Hohlräume 107 und zusätzliche Hohlräume 109 gebildet (vgl. noch nicht fertiggestellte Leiterbahnanordnung 1000 in Fig.10). Die Hohlräume 107 sind zwischen benachbarten
Leiterbahnen 103 angeordnet und weisen eine Hohlraumtiefe TH auf. Der Wert der Hohlraumtiefe Tpj ist größer als der Wert der Leiterbahntiefe TL. Dadurch reduzieren die Hohlräume 107 die Streufelder zwischen benachbarten Leiterbahnen 103 in Ebenen direkt oberhalb bzw. unterhalb der Leiterbahnen 103.
Die zusätzlichen Hohlräume 109 werden von den Leiterbahnen 103 nach unten begrenzt. Zwischen den jeweiligen Hohlräumen 107, den jeweiligen zusätzlichen Hohlräumen 109 sowie zwischen den Hohlräumen 107 und den zusätzlichen Hohlräumen 109 sind Pfosten 110 angeordnet, welche die Form eines geraden Prismas mit quadratischer Grundfläche aufweisen. Alternativ können die Pfosten 110 auch andere Formen aufweisen.
Die Hohlräume 107 sowie die zusätzlichen Hohlräume 109 werden mittels üblicher Lithographie- und Ätzverfahren in die Pufferschicht 104 sowie das Substrat 101 eingebracht. Dabei sollte auf eine sorgfältige Strukturierung der Pfosten 110 geachtet werden, damit die nach Fertigstellung resultierende Leiterbahnanordnung 100 eine ausreichende mechanische Stabilität aufweist. Dabei muss ein Kompromiss zu der Forderung nach größtmöglichen Hohlräumen 107 zwischen benachbarten Leiterbahnen 103 gefunden werden. Es soll schließlich eine größtmögliche Reduzierung der effektiven relativen Dielektrizitätskonstante εr bei ausreichender mechanischer Stabilität der Leiterbahnanordnung 100 erreicht wird.
Bei der Wahl des verwendeten Ätzverfahrens kommt bevorzugt ein selektives Ätzverfahren zur Anwendung, welches das Material des Substrats 101 und der Pufferschicht 104, und damit das Siliziumdioxid (Siθ2) nicht jedoch das Metall der Leiterbahnen 103 entfernt. Alternativ können die Leiterbahnen 103 auch mit einer Ätzstoppschicht ummantelt sein, wenn sich das Siliziumdioxid (Siθ2) nicht selektiv zum Metall der Leiterbahnen 103 ätzen lässt.
Nach dem Erzeugen der noch nicht fertiggestellten Leiterbahnanordnung 1000 wird zum Herstellen der fertigen Leiterbahnanordnung 100 noch die Deckschicht 111 erzeugt.
Die Deckschicht 111 aus Siliziumdioxid (Siθ2> wird mittels eines nicht-konformen Verfahrens im Wesentlichen parallel zur Pufferschichtoberfläche 105 über den Pfosten 110, den Hohlräumen 107 und den zusätzlichen Hohlräumen 109 erzeugt. Dazu wird das Siliziumdioxid (Siθ2) mittels eines CVD- Prozesses mit möglichst geringer Kantenbedeckung hauptsächlich auf den Resten der Pufferschichtoberfläche 105 und somit auf den Pfosten 110 abgeschieden. Dazu wird der CVD-Prozess mittels Druckerhöhung im diffusionsbestimmten Regime betrieben. In einem Zwischenschritt wird mittels einer kurzen isotropen Ätzung in einem Downstream-Ätzprozess möglicherweise tief in die Hohlräume 107 und in die zusätzlichen Hohlräume 109 eingedrungenes Siliziumdioxid (Siθ2) wieder entfernt, bevor die Hohlräume 107 und in die zusätzlichen Hohlräume 109 vollständig abgeschlossen werden. Während des nicht-konformen CVD-Prozesses dringt auf Grund der gewählten Struktur der Pfosten 110 kaum Siliziumdioxid (Siθ2) in die Hohlräume 107 und die zusätzlichen Hohlräume 109 ein. Dadurch kommt es zu einer nur sehr geringen Bedeckung der Hohlraumwände mit Siliziumdioxid (Siθ2)/ wodurch die relative Dielektrizitätskonstante εr der fertigen Leiterbahnanordnung 100 nur unwesentlich beeinflusst wird.
Nachdem die Hohlräume 107 und die zusätzlichen Hohlräume 109 von dem nicht-konform abgeschiedenen Siliziumdioxid (Siθ2) nach oben abgeschlossen sind, kann der Rest der Deckschicht 111 mittels konformen Aufbringens von Siliziumdioxid (Siθ2) erzeugt werden. Die Deckschicht 111 wird schließlich von einer parallel zur Substratoberfläche 102 ausgerichteten Deckschichtoberfläche 112 nach oben begrenzt. Als Material kann auch jedes andere isolierende Material verwendet werden, welches sich in einem nicht-konformen CVD-Prozess abscheiden lässt. Dies kann beispielsweise fluoriertes Silikatglas (FSG) , oxidiertes Siliziumcarbid (SiOC) oder Polytetrafluorethylen (PTFE) sein.
Daraus resultiert dann die in Fig.l dargestellt fertige Leiterbahnanordnung 100 gemäß dem ersten Ausführungsbeispiel der Erfindung.
Alternativ kann die Deckschicht 111 auch mittels eines Aufschleuderverfahrens auf die Pfosten 110 aufgebracht werden. Ein solches Verfahren wird vor allem dann verwendet, wenn die Oberflächenspannung des aufzuschleudernden Materials ausreichend groß ist. Die Benetzung der
Pufferschichtoberfläche 105 sollte ausreichend gering sein, um ein Eindringen des aufzuschleudernden Materials in die Hohlräume 107 und die zusätzlichen Hohlräume 109 zu reduzieren. Dies ist unter anderem bei Materialien wie beispielsweise Polybenzoxazol (PBO) oder aufgeschleudertem Glas (SOG = spin-on glass) der Fall. In einem alternativen Ausführungsbeispiel der Erfindung kann vorgesehen sein, dass über den Leiterbahnen 103 keine zusätzlichen Hohlräume 109 vorgesehen sind. Dadurch bleiben die Leiterbahnen 103 von dem isolierenden Material der Pufferschicht 104 und des Substrats 101 eingekapselt. Dies bietet den Vorteil, dass dadurch die Leiterbahnen 103 widerstandsfähiger gegen Elektromigration sein können. Unter Elektromigration ist die Wanderung von Material der Leiterbahnen 103 auf Grund von Stromfluss zu verstehen, was zum Auseinanderreißen der Leiterbahnen 103 führen kann. Die Reduzierung der Koppelkapazität zwischen benachbarten Leiterbahnen 103 wird dadurch nur unwesentlich beeinflusst.
Fig.11 zeigt einen Querschnitt parallel zur Substratoberfläche 102 durch die Leiterbahnanordnung 100 gemäß Fig.1.
In dieser Darstellung wird deutlich gemacht, dass in der Leiterbahnanordnung 100 gemäß dem ersten Ausführungsbeispiel auch elektrische Kontakte zu anderen Leiterbahnebenen vorgesehen sind. Im Übrigen verdeutlicht die Darstellung der Fig.11 die Anordnung der Leiterbahnen 103, der Hohlräume 107 und der Pfosten 110.
Um elektrische Kontakte zwischen Leiterbahnebenen zu ermöglichen sind in der dargestellten Leiterbahnebene Kontaktlöcher 1100 vorgesehen. Die Kontaktlöcher 1100 können entsprechend mit elektrisch leitfähigem Material gefüllt werden. Im Bereich der Kontaktlöcher 1100 sind statt Pfosten 110 Kontaktlochisolierungen 1101 vorgesehen. Die
Kontaktlochisolierungen 1101 verhindern bei der nachfolgenden Füllung der Kontaktlöcher 1100 mit elektrisch leitfähigem Material unerwünschte elektrische Kopplungen zwischen den Kontaktlöchern 1100 und/oder mit den Leiterbahnen 103. Solche unerwünschte elektrische Kopplungen könnten sonst auf Grund der Hohlräume 107 mittels verlaufenem elektrisch leitfähigem Material entstehen. Die Leiterbahnen 103 weiten sich im Bereich der Kontaktlöcher 1100 auf und bilden Kontaktlochummantelungen 1102. Auf diese Weise können die Leiterbahnen 103 gezielt an definierten Stellen mit den Kontaktlöchern 1100 elektrisch gekoppelt werden. Es ist auch möglich, zu den Kontaktlöchern 1100 elektrisch isolierte Kontaktlochummantelungen 1102 vorzusehen, mittels denen Leiterbahnen 103 in elektrisch isolierter Weise an den Kontaktlöchern 1100 vorbeigeführt werden können. Dies kann innerhalb einer Leiterbahnebene beispielsweise notwendig sein, wenn ein entsprechendes Kontaktloch 1100 in dieser Leiterbahnebene lediglich zwei außerhalb dieser Leiterbahnebene liegende Leiterbahnen durch diese Leiterbahnebene hindurch elektrisch kontaktieren soll, ohne dass Leiterbahnen 103 in dieser Leiterbahnebene elektrisch kontaktiert werden.
Fig.12 zeigt einen Querschnitt senkrecht zur Substratoberfläche 102 durch eine Leiterbahnanordnung 1200 gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Die Leiterbahnanordnung 1200 weist ein Grundsubstrat 1201 auf. Als Material für dieses Grundsubstrat 1201 wird ein erstes Isolationsmaterial, gemäß diesem Ausführungsbeispiel Siliziumdioxid (Siθ2) gewählt. In dem Grundsubstrat 1201 ist eine Leiterbahn 103 aus einem elektrisch leitfähigen Material angeordnet, welches gemäß dem vorliegenden Ausführungsbeispiel Aluminium oder Kupfer aufweist.
Sowohl die Leiterbahn 103 als auch das Grundsubstrat 1201 werden von einer ersten Stoppschicht 1202 bedeckt. Über der ersten Stoppschicht 1202 ist ein Schichtstapel aus aufeinanderfolgend einer ersten Isolationsschicht 1203, einer zweiten Stoppschicht 1204, einer zweiten Isolationsschicht 1205, einer dritten Stoppschicht 1206, einer dritten
Isolationsschicht 1207, einer Pufferschicht 104 sowie einer Trageschicht 1210 angeordnet. Gemäß dem vorliegenden Ausführungsbeispiel weisen die erste Stoppschicht 1202, die zweite Stoppschicht 1204, die dritte Stoppschicht 1206 und die vierte Stoppschicht 1209 jeweils Siliziumnitrid (Si3N4) auf, welches elektrisch isolierend ist. Als Material für die erste Isolationsschicht 1203, die zweite Isolationsschicht 1205, die dritte Isolationsschicht 1207 und die Pufferschicht 104 wird gemäß dem vorliegenden Ausführungsbeispiel auf plasma-aktiviertem Tetra-Ethyl-Ortho- Silicat (PE-TEOS) basierendes Siliziumdioxid (Siθ2) verwendet. Für die Trageschicht 1210 wird gemäß dem vorliegenden Ausführungsbeispiel hingegen auf Silan (SiH4) basierendes, plasmaangeregtes Siliziumdioxid (Siθ2) verwendet. Dabei wird das auf Silan (SiH4) basierende, plasmaangeregte Siliziumdioxid (Siθ2> üblicherweise in einem PECVD-Prozess (PECVD = plasma enhanced chemical vapor deposition = plasmaangeregte chemische GasphasenabScheidung) abgeschieden.
Das Grundsubstrat 1201, die erste Stoppschicht 1202, die erste Isolationsschicht 1203, die zweite Stoppschicht 1204, die zweite Isolationsschicht 1205, die dritte Stoppschicht 1206, die dritte Isolationsschicht 1207 und die vierte Stoppschicht 1209 bilden das Substrat 101, welches von einer Substratoberfläche 102 in aufsteigender Richtung des
Schichtstapels nach oben begrenzt wird. Parallel zu der Substratoberfläche 102 wird die Pufferschicht 104 von einer Pufferschichtoberfläche 105 nach oben begrenzt. In der Pufferschicht 104 und dem Substrat 101 ist ein Hohlraum 107 angeordnet, welcher von der Pufferschichtoberfläche 105 aus bis zur zweiten Stoppschicht 1204 in das Substrat 101 hineinragt und eine Hohlraumtiefe TJJ aufweist.
Der Hohlraum 107 isoliert zwei in dem Substrat 101 vergraben angeordnete Leiterbahnen 103, welche teilweise die dritte Stoppschicht 1206 sowie die dritte Isolationsschicht 1207 ersetzen und zusammen eine Leiterbahnebene definieren. Die mittels des Hohlraums 107 elektrisch isolierten Leiterbahnen 103 sind in einem Leiterbahnabstand A derart nebeneinander angeordnet, dass die jeweilige untere Leiterbahnoberfläche senkrecht zur Pufferschichtoberfläche 105 einen Abstand einer Leiterbahntiefe TL aufweist, welche größer als die vertikale Dicke der Leiterbahnen 103 ist. Die Hohlraumtiefe TJJ ist größer als die Leiterbahntiefe TL, wodurch Streufelder zwischen benachbarten Leiterbahnen 103 in den Bereichen der Pufferschicht 104 bzw. des Substrates 101 direkt oberhalb und unterhalb der Leiterbahnen 103 reduziert werden. Der Hohlraum 107 weist eine Breite auf, welche gleich dem Leiterbahnabstand A ist.
Die teilweise die dritte Stoppschicht 1206 sowie die dritte Isolationsschicht 1207 ersetzenden Leiterbahnen 103 sind mittels eines elektrischen Kontaktes 1208 mit der im Grundsubstrat 1201 befindlichen Leiterbahn 103 elektrisch gekoppelt und weisen gemäß dem vorliegenden Ausführungsbeispiel das gleiche Material wie die im Grundsubstrat 1201 befindliche Leiterbahn 103 auf. Der elektrische Kontakt 1208 durchdringt hierzu die erste Stoppschicht 1202, die erste Isolationsschicht 1203, die zweite Stoppschicht 1204 sowie die zweite Isolationsschicht 1205 im Wesentlichen senkrecht zur Substratoberfläche 102.
Auf der Substratoberfläche 102 befinden sich übereinander die Pufferschicht 104 und die Trageschicht 1210, wobei der Hohlraum 107 von der Substratoberfläche 102 aus gesehen durch die Pufferschicht 104 hindurchragt sowie zum Teil in die Trageschicht 1210 hineinragt.
Der Hohlraum 107 wird mittels einer Deckschicht 111 bezüglich der Pufferschichtoberfläche 105 nach oben hin abgeschlossen. Die Deckschicht 111 weist ein Isolationsmaterial auf, welches sich selektiv ausschließlich an der Trageschicht 1210 anlagert. Gemäß dem vorliegenden Ausführungsbeispiel wird als Material für die Deckschicht 111 auf ozon-aktiviertem Tetra- Ethyl-Ortho-Silicat (O3/TEOS) basierendes Siliziumdioxid (Siθ2) verwendet. Selbstverständlich kann für die Deckschicht 111 auch ein anderes Material gewählt werden, wenn dieses die oben beschriebene Selektivität hinsichtlich seines Anlagerungsverhaltens zeigt. Anschaulich ist die Deckschicht 111 derart ausgebildet, dass sie eine dem Hohlraum 107 zugewandte zwickeiförmige Aussparung aufweist. Folglich sollte die Trageschicht 1210 senkrecht zur Pufferschichtoberfläche 105 eine ausreichende Dicke aufweisen, so dass der Hohlraum 107 auch oberhalb der zwickeiförmigen Aussparung der Deckschicht 111 von der Deckschicht 111 vollständig abgeschlossen ist.
Die Deckschicht 111 sowie die Trageschicht 1210 weisen eine gemeinsame Deckschicht/Trageschicht-Oberfläche 1211 auf, welche diese beiden Schichten 111, 1210 im Wesentlichen parallel zur Substratoberfläche 102 nach oben begrenzt. Auf dieser Deckschicht/Trageschicht-Oberfläche 1211 ist schließlich noch eine fünfte Stoppschicht 1212 angeordnet, auf welcher zusätzliche Leiterbahnebenen aufgebracht werden können.
Die Geometrie des Hohlraums 107 sollte bevorzugt derart gewählt werden, dass die Leiterbahnanordnung 1200 eine ausreichend gute elektrische Isolierung der Leiterbahnen 103 innerhalb einer Leiterbahnebene bei einer ausreichenden Reduzierung der relativen Dielektrizitätskonstante εr aufweist. Gemäß diesem Ausführungsbeispiel weisen der Leiterbahnabstand A und somit der Hohlraum 107 eine Breite von 400...500 nm auf, welche fast gleich der Breite der
Leiterbahnen 103 ist. Die Hohlraumtiefe TJJ weist gemäß diesem Ausführungsbeispiel einen Wert auf, welcher der zweifachen Dicke der Leiterbahnen 103 entspricht. Die Leiterbahnen 103 weisen gemäß diesem Ausführungsbeispiel eine Dicke von ungefähr 600 nm auf. Gemäß dem vorliegenden
Ausführungsbeispiel weisen die einzelnen Stoppschichten eine Dicke von jeweils ungefähr 50 nm auf. Die Isolationsschichten außer der dritten Isolationsschicht 1207 sowie die Pufferschicht 104 und die Trageschicht 1210 weisen gemäß dem vorliegenden Ausführungsbeispiel eine Dicke von jeweils ungefähr 150 nm auf. Alternativ können selbstverständlich auch andere geeignete Maße gewählt werden.
Zum Herstellen der Leiterbahnen 103 kann entweder die Damascene-Technik oder die Metallätztechnik eingesetzt werden. Die Damascene-Technik wird vorzugsweise eingesetzt, wenn als Material für die Leiterbahnen 103 Kupfer verwendet wird, während die Metallätztechnik vorzugsweise eingesetzt wird, wenn als Material für die Leiterbahnen 103 Aluminium verwendet wird.
Bei einem nicht dargestellten Ausführungsbeispiel der
Erfindung, welches im Wesentlichen dem gerade beschriebenen zweiten Ausführungsbeispiel der Erfindung gleicht, kann sich der Hohlraum 107 zusätzlich noch durch die zweite Stoppschicht 1204 hindurch bis zur Grenzfläche zwischen der zweiten Stoppschicht 1204 und der ersten Isolationsschicht 1203 hin ausdehnen. Anschaulich ist zur Vergrößerung des Hohlraums 107 soviel Material der zweiten Stoppschicht 1204 im Bereich des Hohlraums 107 entfernt, dass die darunter liegende erste Isolationsschicht 1203 gerade freigelegt ist. Dies hat eine zusätzliche Reduzierung der effektiven relativen Dielektrizitätskonstante εr zur Folge. Dies liegt daran, dass der größere Hohlraum 107 störende elektrische Streufelder zwischen den Leiterbahnen 103 zusätzlich reduziert.
In Fig.13 ist ein Querschnitt senkrecht zur Substratoberfläche 102 durch eine Leiterbahnanordnung 1300 gemäß einem dritten Ausführungsbeispiel der Erfindung dargestellt.
Die Leiterbahnanordnung 1300 gemäß dem dritten Ausführungsbeispiel ist im Wesentlichen identisch zu der Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel. Die Unterschiede zwischen der Leiterbahnanordnung 1300 gemäß dem dritten
Ausführungsbeispiel und der Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel sind wie folgt:
Der Hohlraum 107 weist bezüglich der Substratoberfläche 102 parallel zur Zeichenebene eine Hohlraumbreite B auf, welche größer als der Leiterbahnabstand A ist. Dies hat zur Folge, dass die Form des Hohlraums 107 anschaulich mit einem „I" oder mit einem Knochen vergleichbar ist. Die größere Ausdehnung des Hohlraums 107 oberhalb und unterhalb der durch die benachbarten Leiterbahnen 103 gebildeten Leiterbahnebene trägt zu einer zusätzlichen Reduzierung der effektiven relativen Dielektrizitätskonstante εr in der
Leiterbahnanordnung 1300 bei. Dies liegt daran, dass der größere Hohlraum 107 störende elektrische Streufelder zwischen den Leiterbahnen 103 zusätzlich reduziert.
Die dritte Stoppschicht 1206 und die vierte Stoppschicht 1209 weisen im Bereich des Hohlraums 107 eine Lochbreite C auf, welche kleiner ist als der Leiterbahnabstand A. Dies ist eine Folge des speziellen Herstellungsverfahrens, mit dem der ausgewölbte Hohlraum 107 in der Leiterbahnanordnung 1300 gemäß dem dritten Ausführungsbeispiel hergestellt wird.
Im Folgenden wird schrittweise ein Herstellungsverfahren zur Bildung der Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel der Erfindung beschrieben.
Fig.14 zeigt einen Querschnitt senkrecht zur Substratoberfläche 102 durch eine noch nicht fertiggestellte Leiterbahnanordnung 1400 zu einem ersten Zeitpunkt während eines Herstellungsverfahrens der Leiterbahnanordnung 1200 gemäß Fig.12. In dem Grundsubstrat 1201 wird zunächst entweder mittels der Damascene-Technik oder der Metallätztechnik eine Leiterbahn 103 eingebracht. Die Leiterbahn 103 sowie das Grundsubstrat 1201 werden dann mittels einer ersten Stoppschicht 1202 bedeckt, welche beispielsweise mittels eines PECVD-Prozesses aufgebracht wird. Die erste Stoppschicht 1202 dient dazu, bei einem späteren Herstellen des elektrischen Kontakts 1208 mittels eines Ätzprozesses die Funktion einer Schutzmaske für nicht zu entfernende Bereiche des Grundsubstrats 1201 und/oder der Leiterbahn 103 zu übernehmen.
Auf die erste Stoppschicht 1202 werden aufeinanderfolgend die erste Isolationsschicht 1203 und die zweite Stoppschicht 1204, beispielsweise mittels eines PECVD-Prozesses, aufgebracht. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 1500 (vgl. Fig.15). Die zweite Stoppschicht 1204 dient dazu, bei einem späteren Herstellen des Hohlraums 105 mittels eines Ätzprozesses diesen nach unten zu begrenzen. Somit übernimmt die zweite Stoppschicht 1204 die Funktion einer Schutzmaske für die darunter befindlichen Schichten.
Auf die zweite Stoppschicht 1204 werden nacheinander die zweite Isolationsschicht 1205, die dritte Stoppschicht 1206 sowie die dritte Isolationsschicht 1207, beispielsweise wieder mittels eines PECVD-Prozesses, aufgebracht. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 1600 (vgl. Fig.16). Die dritte Stoppschicht 1206 dient dazu, bei einem späteren Herstellen der Aussparungen für die herzustellenden, benachbarten Leiterbahnen 103 mittels eines Ätzprozesses diese Aussparungen nach unten zu begrenzen. Somit kann mittels einer geeigneter Positionierung der dritten Stoppschicht 1206 bezüglich der dritten Isolationsschicht 1207 die Dicke, d.h. die Größe senkrecht zur Substratoberfläche 102, der herzustellenden, benachbarten Leiterbahnen 103 exakt eingestellt werden. In Fig.17 ist ein Querschnitt senkrecht zur
Substratoberfläche 102 durch eine noch nicht fertiggestellte Leiterbahnanordnung 1700 zu einem vierten Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung 1200 gemäß Fig.12 dargestellt.
Mittels einer geeigneten Abfolge von anisotropen Ätzprozessen sowie nachfolgendem Einbringen von elektrisch leitfähigem Material werden der elektrische Kontakt 1208 sowie die benachbarten Leiterbahnen 103 derart hergestellt, dass die benachbarten Leiterbahnen 103 mit der im Grundsubstrat 1201 integrierten Leiterbahn 103 elektrisch gekoppelt werden. Dabei dienen die erste Stoppschicht 1202 und die dritte Stoppschicht 1206 zum gezielten Herstellen des elektrischen Kontakts 1208. Dazu werden die Stoppschichten in einem geeigneten Lithographie- und Ätzprozess entsprechend strukturiert .
Vor dem Einbringen des elektrisch leitfähigen Materials für den elektrischen Kontakt 1208 sowie die benachbarten Leiterbahnen 103 können die in den entsprechenden Schichten entstandenen Seitenflächen mit jeweils einer dünnen Kapselschicht (nicht dargestellt) aus einem Kapselmaterial bedeckt werden. Diese dünnen Kapselschichten sind bevorzugt aus einem Nitrid-haltigen Material hergestellt, wodurch sie eine hohe mechanische Härte aufweisen, und dienen zum Erhöhen der Elektromigrationsfestigkeit all derjenigen Teile aus elektrisch leitfähigem Material .
Die dünnen Kapselschichten werden vorzugsweise mittels Sputterns erzeugt und sind insbesondere auch dann notwendig, wenn als elektrisch leitfähiges Material Kupfer verwendet wird. In diesem Fall wird auf die dünnen Kapselschichten beispielsweise mittels Sputterns eine Bekeimungsschicht aus Kupfer aufgebracht. Auf dieser Bekeimungsschicht kann dann elektrochemischer Kupfer abgeschieden werden. Alternativ kann statt Kupfer auch Aluminium als elektrisch leitfähiges Material verwendet werden. Kupfer wird jedoch wegen seines geringeren elektrischen Widerstands sowie seiner höheren natürlichen Elektromigrationsfestigkeit gegenüber Aluminium bevorzugt .
Die dünnen Kapselschichten unterstützen darüber hinaus die selektive Anlagerung des Isolationsmaterials für die Deckschicht 111, indem die dünnen Kapselschichten ein Anlagern entsprechenden Materials an das Material der benachbarten Leiterbahnen 103 verhindert.
Fig.18 zeigt einen Querschnitt senkrecht zur Substratoberfläche 102 durch eine noch nicht fertiggestellte Leiterbahnanordnung 1800 zu einem fünften Zeitpunkt während des Herstellungsverfahrens der Leiterbahnanordnung 1200 gemäß Fig.12.
Über der dritten Isolationsschicht 1207 sowie den darin eingebetteten Leiterbahnen 103 wird nun die vierte
Stoppschicht 1209, beispielsweise mittels eines PECVD- Prozesses, angeordnet. Die vierte Stoppschicht 1209 dient als Diffusionssperre für das elektrisch leitfähige Material der benachbarten Leiterbahnen 103 nach oben. Der Schichtenstapel 1201 bis 1209 bildet das Substrat 101, welches von der
Substratoberfläche 102 nach oben begrenzt wird. Über der vierten Stoppschicht 1209 werden nun aufeinanderfolgend die Pufferschicht 104 sowie die Trageschicht 1210, beispielsweise wieder mittels eines PECVD-Prozesses, angeordnet.
Von der Oberfläche der Trageschicht 1210, welche im Wesentlichen parallel zu der Substratoberfläche 102 aber von dieser abgewandt ist, wird beispielsweise mittels einer Abfolge gängiger Lithographie- und Ätzprozesse der Hohlraum 107 in die Trageschicht 1210, die Pufferschicht 104, die vierte Stoppschicht 1209, die dritte Isolationsschicht 1207, die dritte Stoppschicht 1206 sowie die zweite Isolationsschicht 1205 eingebracht. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 1900 (vgl. Fig.19). Die zweite Stoppschicht 1204 begrenzt somit den Hohlraum 107 nach unten in Richtung der ersten Isolationsschicht 1203. Alternativ kann auch noch die zweite Stoppschicht 1204 selektiv weggeätzt werden, so dass der Hohlraum 107 von dem freigelegten Bereich der ersten Isolationsschicht 1203 nach unten begrenzt wird (nicht dargestellt) .
Falls infolge einer Dejustierung einer Lithographiemaske Isolationsmaterial neben einer der benachbarten Leiterbahnen 103 stehen bleibt, kann dennoch ein Hohlraum gebildet werden. Allerdings hat dies eine unerwünschte Erhöhung der relativen Dielektrizitätskonstante εr zur Folge. Eine Dejustage führt jedoch zu keinen Problemen bei der nachfolgend beschriebenen Herstellung der selektiven Isolationsschicht 2001.
Da gemäß dem vorliegenden Ausführungsbeispiel als Material für die Trageschicht 1210 auf Silan (SiH4> basierendes, plasmaangeregtes Siliziumdioxid (Siθ2) verwendet wird, kann nun eine selektive Isolationsschicht 2001 auf der Trageschicht 1210 aufgebracht werden. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 2000 (vgl. Fig.20) . Als Material für die selektive Isolationsschicht 2001 wird gemäß dem vorliegenden Ausführungsbeispiel auf ozon-aktiviertem Tetra-Ethyl-Ortho-Silicat (O3/TEOS) basierendes Siliziumdioxid (Siθ2) verwendet. Die selektive Isolationsschicht 2001 bedeckt alle vorher freiliegenden Oberflächen der Trageschicht 1210 und hat anschaulich die
Form eines über die Trageschicht 1210 überhängenden Wulstes.
Wenn weiterhin Material für die selektive Isolationsschicht 2001 auf der Trageschicht 1210 aufgebracht wird, wächst die selektive Isolationsschicht 2001 zur zugewachsenen selektiven Isolationsschicht 2101 zusammen. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 2100 (vgl. Fig.21) . Die zugewachsene selektive Isolationsschicht 2101 schließt nun den Hohlraum 107 nach oben hin vollständig ab, wobei die zugewachsene selektive Isolationsschicht 2101 eine zu dem Hohlraum 107 hin ausgerichtete zwickelförmige Aussparung 2102 aufweist.
Um zusätzliche Leiterbahnebenen auf der erfindungsgemäßen Leiterbahnanordnung 1200 aufbringen zu können, wird die zugewachsene selektive Isolationsschicht 2101 beispielsweise mittels eines chemisch-mechanischen Polierverfahrens teilweise wieder entfernt und dabei eingeebnet, bis eine im Wesentlichen parallel zur Substratoberfläche 102 ausgerichtete Deckschicht/Trageschicht-Oberfläche 1211 entsteht. Die zugewachsene selektive Isolationsschicht 2101 wird insbesondere derart planarisiert, bis die Trageschicht 1210 parallel zur Substratoberfläche 102 wieder freigelegt ist. Somit wird aus der zugewachsenen selektiven Isolationsschicht 2101 die Deckschicht 111 geformt. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 2200 (vgl. Fig.22) . Bei der Wahl der
Breite des Hohlraumes 107 und somit des Leiterbahnabstandes A sowie der Dicke der Trageschicht 1210 ist vorzugsweise darauf zu achten, dass beim Planarisieren der zugewachsenen selektiven Isolationsschicht 2101 der Hohlraum 107 nach oben hin vollständig abgeschlossen bleibt, d.h. die zwickelförmige Aussparung 2102 nicht nach oben hin geöffnet wird.
Wird nun über den freiliegenden Bereichen der Trageschicht 1210 sowie der Deckschicht 111 auf der dem Substrat 101 abgewandten Seite, d.h. über der Deckschicht/Trageschicht- Oberfläche 1211, die fünfte Stoppschicht 1212 beispielsweise mittels eines PECVD-Prozesses erzeugt, resultiert daraus die in Fig.12 dargestellte Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel.
Für zusätzlich auf der Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel aufzubringende Leiterbahnebenen hat die fünfte Stoppschicht 1212 bezüglich zusätzlicher Hohlräume die gleiche Funktion wie die zweite Stoppschicht 1204 für den Hohlraum 107 in der Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel.
Das Herstellungsverfahren für die Leiterbahnanordnung 1300 gemäß dem dritten Ausführungsbeispiel ist im Wesentlichen identisch zu dem Herstellungsverfahren für die Leiterbahnanordnung 1200 gemäß dem zweiten Ausführungsbeispiel. Deshalb wird in dieser Figur sowie der folgenden Figur nur auf die beiden Zeitpunkte eingegangen, bei denen die wesentlichsten Unterschiede der beiden Herstellungsverfahren auftreten.
Fig.23 zeigt einen Querschnitt senkrecht zur
Substratoberfläche 102 durch eine noch nicht fertiggestellte Leiterbahnanordnung 2300 zu einem ersten Zeitpunkt während eines Herstellungsverfahrens der Leiterbahnanordnung 1300 gemäß Fig.13.
Um bei einer möglichen Dejustage einer Lithographiemaske zum Erzeugen des Hohlraums 107 dennoch einen Hohlraum 107 mit einer Breite entsprechend des Leiterbahnabstandes A zu erzeugen, wird gemäß dem dritten Ausführungsbeispiel als Alternative zu dem in Fig.19 beschriebenen Teilabschnitt während des Herstellungsverfahrens zunächst ein Loch 2301 von der Oberfläche der Trageschicht 1210, welche im Wesentlichen parallel zu der Substratoberfläche 102 aber von dieser abgewandt ist, beispielsweise mittels einer Abfolge gängiger Lithographie- und Ätzprozesse in die Trageschicht 1210, die Pufferschicht 104, die vierte Stoppschicht 1209, die dritte Isolationsschicht 1207, die dritte Stoppschicht 1206 sowie die zweite Isolationsschicht 1205 eingebracht. Die zweite Stoppschicht 1204 begrenzt somit das Loch 2301 nach unten in Richtung der ersten Isolationsschicht 1203. Das Loch 2301 weist eine Lochbreite C auf, welche kleiner als der Leiterbahnabstand A ist. Somit können die Lithographie- und Ätzmasken im Bereich des zu bildenden Hohlraums 107 innerhalb des Leiterbahnabstandes A leichter positioniert werden. Als Resultat bleibt mindestens zwischen einer der benachbarten Leiterbahnen 103 und dem Loch 2301 ein Teil des elektrisch isolierenden Materials der dritten Isolationsschicht 1207 bestehen.
Um nun eine unzureichende Reduzierung der effektiven relativen Dielektrizitätskonstante εr zwischen den benachbarten Leiterbahnen 103 zu vermeiden, wird nach dem Erzeugen des Lochs 2301 ein isotroper Ätzprozess durchgeführt. Dieser isotrope Ätzprozess wird derart selektiv eingestellt, dass lediglich elektrisch isolierendes Material der zweiten Isolationsschicht 1205, der dritten Isolationsschicht 1207, der Pufferschicht 104 und der Trageschicht 1210 entfernt wird. Bei dem isotropen Ätzprozess soll jedoch weder elektrisch isolierendes Material der zweiten Stoppschicht 1204, der dritten Stoppschicht 1206 und der vierten Stoppschicht 1209 noch elektrisch leitfähiges Material der benachbarten Leiterbahnen 103 entfernt werden. Insbesondere schützt während dieses isotropen Ätzprozesses die zweite Stoppschicht 1204 ein unerwünschtes Entfernen von elektrisch isolierendem Material der ersten Isolationsschicht 1203. Zum isotropen Ätzen wird gemäß dem vorliegenden Ausführungsbeispiel verdünnte Flusssäure (HF) verwendet, welche bevorzugt das gemäß dem vorliegenden Ausführungsbeispiel für die zweite Isolationsschicht 1205, die dritte Isolationsschicht 1207, die Pufferschicht 104 und die Trageschicht 1210 verwendete elektrisch isolierende Material, nämlich Siliziumdioxid (Siθ2) ätzt.
Mittels des isotropen Ätzprozesses wird aus dem Loch 2301 der Hohlraum 107 gebildet. Daraus resultiert dann die noch nicht fertiggestellte Leiterbahnanordnung 2400 (vgl. Fig.24) . Auf Grund einer geeigneten Anpassung der Dauer des selektiven Ätzprozesses wird erreicht, dass die Vertikalkanten des Hohlraums 107 gegenüber denen der benachbarten Leiterbahnen 103 zurückversetzt sind, dass also die Hohlraumbreite B oberhalb und unterhalb der Leiterbahnebene mit den benachbarten Leiterbahnen 103 größer ist als der
Leiterbahnabstand A. Dies hat den Vorteil, dass eine zusätzliche Reduzierung der effektiven relativen Dielektrizitätskonstante εr erreicht werden kann. Der angewandte isotrope Ätzprozess hat des Weiteren den Vorteil, dass beim Strukturieren und Herstellen des Hohlraums 107 Kontaminationseffekte weitestgehend vermieden werden.
Die in Fig.24 dargestellte noch nicht fertiggestellte
Leiterbahnanordnung 2400 kann nun in äquivalenter Weise wie in der Beschreibung zu Fig.20 bis Fig.22 ausgeführt weiter bearbeitet werden, woraus nach Fertigstellung dann die
Leiterbahnanordnung 1300 gemäß dem dritten
Ausführungsbeispiel resultiert. Bei der Leiterbahnanordnung
1300 gemäß dem dritten Ausführungsbeispiel kann mittels dem vorgestellten Herstellungsverfahren eine effektive relative
Dielektrizitätskonstante εr ≤ 2 und insbesondere εr = 1,9 erreicht werden.
Für die Bildung einer erfindungsgemäßen Leiterbahnanordnung gemäß einem der Ausführungsbeispiele können statt der gewählten Isolationsmaterialien sowie deren Herstellungsprozesse auch andere geeignete isolierende Materialien sowie Herstellungsprozesse verwendet werden.
Beispielsweise sind als drittes elektrisches
Isolationsmaterial für die Deckschicht 111 alle isolierenden low-k-Materialien mit einer niedrigen relativen Dielektrizitätskonstante εr geeignet, welche in einem Aufschleuderprozess ( „Spin-on-Prozess") aufgebracht werden können und eine geringe Viskosität aufweisen. In einem
Aufschleuderprozess wird das aufzubringende, meist flüssige Material während einer Schleuderbeschichtung mittels Aufschleudern auf die zu beschichtenden Flächen aufgebracht.
Wenn in dem ersten Ausführungsbeispiel der Erfindung als zweites Isolationsmaterial ein low-k-Material mit hoher Viskosität verwendet wird und dadurch kein zweites Isolationsmaterial in die Hohlräume 107 und die zusätzlichen Hohlräume 109 eindringt, kann das low-k-Material direkt zum Bilden der Deckschicht 111 verwendet werden. Andernfalls wird zunächst Siliziumdioxid (Siθ2) zum Abschluss der Hohlräume
107 und der zusätzlichen Hohlräume 109 nicht-konform über den Pfosten 110 und erst danach das low-k-Material als Deckschicht 111 abgeschieden.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] J.G. Fleming et al.: „Lowering of Intralevel Capacitance Using Air Gap Structures", Conference Proceedings ULSI XII, Materials Research Society, pp. 471-477, 1997
[2] T. Ueda et al . : „A Novel Air Gap Integration Scheme for Multi-level Interconnects using Self-aligned Via Plugs", IEEE Proc. 1998 Symp. VLSI Techn. Digest of Technical Papers, pp. 46-47, 1998
[3] B. Shieh et al . : „Integration and Reliability Issues for
Low Capacitance Air-Gap Interconnect Structure", IEEE
Proc. 1998 IITC, pp. 125-127, 1998
[4] B. Shieh et al . : „Air-Gap Formation During IMD Deposition to Lower Interconnect Capacitance", IEEE Electron Device
Letters, Vol. 19, No. 1, pp. 16-18, 1998
[5] B. Shieh et al . : „Air gaps lower k of interconnect dielectrics", Solid State Technology, pp. 51-58, February 1999
[6] T. Ueda et al . : „Integration of 3 Level Air Gap Interconnect for Sub-quarter Micron CMOS", IEEE Proc.
1999 Symp. VLSI Techn. Digest of Technical Papers, 1999
[7] V. Arnal et al . : „Integration of a 3 Level Cu-Siθ2 Air Gap Interconnect for Sub 0.1 micron CMOS Technologies", IEEE Proc. 2001 IITC, 2001
[8] V. Arnal et al . : „A Novel Siθ2~Air Gap Low K for Copper Dual Damascene Interconnect", Conference Proceedings ULSI XVI, Materials Research Society, pp. 71-76, 2001
[9] T. Kusuki et al . , Extended Abstracts of the
Electrochemical Society, Vol. 93, No. 1, p. 375, 1993 Bezugszeichenliste
100 Leiterbahnanordnung gemäß erstem Ausführungsbeispiel
101 Substrat
102 Substratoberfläche
103 Leiterbahn
104 Pufferschicht
105 Pufferschichtoberfläche
106 untere Leiterbahnoberfläche
107 Hohlraum
108 obere Leiterbahnoberfläche
109 zusätzlicher Hohlraum
110 Pfosten
111 Deckschicht
112 Deckschichtoberfläche TL Leiterbahntiefe
TH Hohlraumtiefe
200 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem ersten Zeitpunkt während eines ersten Herstellungsverfahrens
201 Graben
300 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem zweiten Zeitpunkt während des ersten Herstellungsverfahrens
301 Metallschicht
302 gefüllter Graben
400 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem dritten Zeitpunkt während des ersten Herstellungsverfahrens
401 Leiterbahn
500 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem vierten Zeitpunkt während des ersten Herstellungsverfahrens 600 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem ersten Zeitpunkt während eines zweiten Herstellungsverfahrens
601 Substrat
602 Substratoberfläche
603 Leiterbahn
700 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem zweiten Zeitpunkt während des zweiten Herstellungsverfahrens
701 Hüllschicht
800 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem dritten Zeitpunkt während des zweiten Herstellungsverfahrens
801 planarisierte Hüllschicht
802 Hüllschichtoberfläche
900 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem ersten Zeitpunkt während eines gemeinsamen weiteren
Herstellungsverfahrens 1000 noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem zweiten Zeitpunkt während des gemeinsamen weiteren
Herstellungsverfahrens
1100 Kontaktloch
1101 Kontaktlochisolierung
1102 Kontaktlochummantelung
1200 Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel 1201 Grundsubstrat
1202 erste Stoppschicht
1203 erste Isolationsschicht 1204 zweite Stoppschicht 1205 zweite Isolationsschicht 1206 dritte Stoppschicht 1207 dritte Isolationsschicht 1208 elektrischer Kontakt 1209 vierte Stoppschicht
1210 Trageschicht
1211 Deckschicht/Trageschicht-Oberfläche
1212 fünfte Stoppschicht A Leiterbahnabstand
1300 Leiterbahnanordnung gemäß drittem Ausführungsbeispiel
B Hohlraumbreite
C Lochbreite
1400 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem ersten Zeitpunkt während eines Herstellungsverfahrens 1500 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem zweiten Zeitpunkt während des Herstellungsverfahrens 1600 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem dritten Zeitpunkt während des Herstellungsverfahrens 1700 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem vierten Zeitpunkt während des Herstellungsverfahrens 1800 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem fünften Zeitpunkt während des Herstellungsverfahrens 1900 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem sechsten
Zeitpunkt während des Herstellungsverfahrens
2000 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem siebten Zeitpunkt während des Herstellungsverfahrens
2001 selektive Isolationsschicht
2100 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem achten Zeitpunkt während des Herstellungsverfahrens
2101 zugewachsene selektive Isolationsschicht
2102 zwickelförmige Aussparung 2200 noch nicht fertiggestellte Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel zu einem neunten Zeitpunkt während des Herstellungsverfahrens
2300 noch nicht fertiggestellte Leiterbahnanordnung gemäß drittem Ausführungsbeispiel zu einem ersten Zeitpunkt während eines Herstellungsverfahrens (vgl. 1900)
2301 Loch
2400 noch nicht fertiggestellte Leiterbahnanordnung gemäß drittem Ausführungsbeispiel zu einem zweiten Zeitpunkt während des Herstellungsverfahrens

Claims

Patentansprüche
1 . Leiterbahnanordnung
• mit einem Substrat aus einem ersten elektrischen Isolationsmaterial, welches eine Substratoberfläche aufweist,
• mit mindestens zwei nebeneinander angeordneten elektrisch leitfähigen Leiterbahnen, wobei die Leiterbahnen ein elektrisch leitfähiges Material aufweisen und in dem Substrat angeordnet sind,
• mit einer Pufferschicht aus einem zweiten elektrischen Isolationsmaterial über der Substratoberfläche, wobei die Pufferschicht eine zu der Substratoberfläche parallele Pufferschichtoberfläche aufweist, • mit mindestens einem von der Pufferschichtoberfläche aus durch die Pufferschicht hindurch in das Substrat hineinragenden Hohlraum, welcher zwischen den Leiterbahnen angeordnet ist und bezüglich der Pufferschichtoberfläche tiefer als die Leiterbahnen in das Substrat hineinragt, und
• mit einer über der Pufferschicht angeordneten Deckschicht,
• wobei die Deckschicht ein drittes elektrisches Isolationsmaterial aufweist und den Hohlraum vollständig zur Pufferschichtoberfläche hin abschließt.
2. Leiterbahnanordnung gemäß Anspruch 1, bei der die Leiterbahnen in dem Substrat vergraben angeordnet sind.
3. Leiterbahnanordnung gemäß Anspruch 1 oder 2, bei der sich der Hohlraum teilweise in die Deckschicht erstreckt.
4. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 3, bei der die Deckschicht im Bereich der Pufferschicht teilweise in den Hohlraum hineinreicht, wobei die Deckschicht von der Pufferschichtoberfläche aus betrachtet in dem Hohlraum eine abnehmende Kantenbedeckung aufweist, so dass die Deckschicht in dem Hohlraum nicht bis zu der Substratoberfläche hinabreicht.
5. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 4, bei der die Deckschicht die Pufferschicht überdeckt und bei der sich zwischen den Leiterbahnen und der Pufferschichtoberfläche mindestens ein zusätzlicher Hohlraum befindet, wobei der Hohlraum tiefer in die Pufferschicht bzw. das Substrat hineinragt als der zusätzliche Hohlraum.
6. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 5, bei der von der Pufferschichtoberfläche aus mehrere Hohlräume zwischen zwei benachbarte Leiterbahnen in das Substrat hineinragen.
7. Leiterbahnanordnung gemäß Anspruch 1, bei der über der Pufferschichtoberfläche eine Trageschicht aus einem vierten elektrischen Isolationsmaterial angeordnet ist, wobei das vierte elektrische Isolationsmaterial ungleich dem ersten, zweiten oder dritten elektrischen Isolationsmaterial ist und wobei sich das dritte elektrische Isolationsmaterial selektiv nur an dem vierten elektrischen Isolationsmaterial abscheiden lässt.
8. Leiterbahnanordnung gemäß Anspruch 7, bei der in dem Substrat relativ zur Substratoberfläche unter den Leiterbahnen eine Stoppschicht vorgesehen ist, welche den Hohlraum im Substrat nach unten begrenzt.
9. Leiterbahnanordnung gemäß Anspruch 8, bei der die Stoppschicht im Bereich des Hohlraums entfernt ist, so dass Bereiche des Substrats, welche unter der Stoppschicht angeordnet sind, freigelegt sind.
10. Leiterbahnanordnung gemäß einem der Ansprüche 7 bis 9, bei der über der Trageschicht und der Deckschicht eine zusätzliche Stoppschicht vorgesehen ist, auf der zusätzliche Leiterbahnebenen vorgesehen sein können.
11. Leiterbahnanordnung gemäß einem der Ansprüche 7 bis 10, bei der die Leiterbahnen in einem Abstand zueinander angeordnet sind, welcher kleiner ist als die Ausdehnung des Hohlraums in Richtung des Abstandes zwischen den Leiterbahnen oberhalb und/oder unterhalb der Leiterbahnen.
12. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 11, bei der das erste elektrische Isolationsmaterial und das zweite elektrische Isolationsmaterial gleich sind.
13. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 12, bei der das erste elektrische Isolationsmaterial und/oder das zweite elektrische Isolationsmaterial und/oder das dritte elektrische Isolationsmaterial und/oder das vierte elektrische Isolationsmaterial ein low-k-Material sind/ist, das eine relative Dielektrizitätskonstante εr im Bereich zwischen 1 und 4 hat.
14. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 13, bei der das erste elektrische Isolationsmaterial und/oder das zweite elektrische Isolationsmaterial und/oder das dritte elektrische Isolationsmaterial und/oder das vierte elektrische Isolationsmaterial ein organisches Material aufweisen/aufweist .
15. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 13, bei der das erste elektrische Isolationsmaterial und/oder das zweite elektrische Isolationsmaterial und/oder das vierte elektrische Isolationsmaterial Siliziumdioxid aufweisen/aufweist.
16. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 15, bei der die Leiterbahnen im Wesentlichen in gleicher Tiefe bezüglich der Substratoberfläche angeordnet sind und der Hohlraum im Wesentlichen senkrecht in das Substrat hineinragt .
17. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 16, bei der die Leiterbahnen von einer dünnen Kapselschicht aus einem Kapselmaterial eingekapselt sind, wobei das Kapselmaterial mechanisch härter als das elektrisch leitfähige Material, mechanisch härter als das erste elektrische Isolationsmaterial sowie mechanisch härter als das zweite elektrische Isolationsmaterial ist.
18. Leiterbahnanordnung gemäß Anspruch 17, bei der das Kapselmaterial eine Nitrid-Verbindung ist.
19. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 18, bei der die Leiterbahnen zumindest teilweise auf elektrisch leitfähigen Bereichen in dem Substrat angeordnet sind, wodurch elektrische Kontakte zwischen verschiedenen Leiterbahnebenen möglich sind.
20. Verfahren zum Herstellen einer Leiterbahnanordnung, • bei dem in einem Substrat unter einer Substratoberfläche mindestens zwei elektrisch leitfähige Leiterbahnen erzeugt werden, wobei das Substrat ein erstes elektrisches Isolationsmaterial und die Leiterbahnen ein elektrisch leitfähiges Material aufweisen, und wobei die Leiterbahnen nebeneinander in dem Substrat angeordnet werden, • bei dem über der Substratoberfläche eine Pufferschicht aus einem zweiten elektrischen Isolationsmaterial erzeugt wird, wobei die Pufferschicht eine zu der Substratoberfläche parallele Pufferschichtoberfläche aufweist, • bei dem ein von der Pufferschichtoberfläche aus durch die Pufferschicht hindurch in das Substrat hineinragender, zwischen den Leiterbahnen sich erstreckender Hohlraum erzeugt wird, wobei sich der Hohlraum ^bezüglich der Pufferschichtoberfläche tiefer in das Substrat hinein erstreckt als die Leiterbahnen, und
• bei dem über der Pufferschicht eine Deckschicht aus einem dritten elektrischen Isolationsmaterial erzeugt wird, wodurch der Hohlraum vollständig zur Pufferschichtoberfläche hin abgeschlossen wird, und wobei aus dem Substrat, den Leiterbahnen, der Pufferschicht und der Deckschicht die Leiterbahnanordnung gebildet wird.
21. Verfahren gemäß Anspruch 20, bei dem die Leiterbahnen als vergrabene Leiterbahnen in dem Substrat erzeugt werden.
22. Verfahren gemäß Anspruch 20 oder 21, bei dem vor dem Erzeugen der Deckschicht zwischen der Pufferschichtoberfläche und den Leiterbahnen ein zusätzlicher Hohlraum über den Leiterbahnen erzeugt wird, welcher sich in geringerer Tiefe in die Pufferschicht bzw. das Substrat hinein erstreckt als der Hohlraum.
23. Verfahren gemäß einem der Ansprüche 20 bis 22, bei dem die Deckschicht in einem Prozess mit einer geringen Kantenbedeckung erzeugt wird.
24. Verfahren gemäß einem der Ansprüche 20 bis 23, bei dem von der Pufferschichtoberfläche aus mehrere sich zwischen die Leiterbahnen erstreckende Hohlräume erzeugt werden.
25. Verfahren gemäß Anspruch 20, bei dem über der Pufferschichtoberfläche eine Trageschicht aus einem vierten elektrischen Isolationsmaterial erzeugt wird, wobei das vierte elektrische Isolationsmaterial ungleich dem ersten, zweiten oder dritten elektrischen Isolationsmaterial ist und wobei sich das dritte elektrische Isolationsmaterial selektiv nur an dem vierten elektrischen Isolationsmaterial abscheiden lässt.
26. Verfahren gemäß Anspruch 25, bei dem der Hohlraum dadurch erzeugt wird, dass zunächst auf der Trageschicht eine geeignete Ätzmaske erzeugt wird, dann mittels eines Ätzprozesses in Bereichen der Trageschicht, welche mittels der Ätzmaske nicht bedeckt werden, Material der Trageschicht, der Pufferschicht und des Substrates in vorbestimmter Weise entfernt wird, und schließlich die Ätzmaske wieder entfernt wird.
27. Verfahren gemäß Anspruch 26, bei dem ein Substrat bereitgestellt wird, welches relativ zur Substratoberfläche unter den Leiterbahnen eine Stoppschicht aufweist, und bei dem der Ätzprozess zum Erzeugen des Hohlraums in dem Substrat mittels der Stoppschicht nach unten begrenzt wird.
28. Verfahren gemäß Anspruch 27, bei dem die Stoppschicht im Bereich des Hohlraums selektiv entfernt wird, so dass Bereiche des Substrats, welche unter der Stoppschicht angeordnet sind, freigelegt werden.
29. Verfahren gemäß einem der Ansprüche 25 bis 28, bei dem die Deckschicht derart erzeugt wird, dass zunächst drittes elektrisches Isolationsmaterial selektiv nur auf dem vierten elektrischen Isolationsmaterial mindestens solange abgeschieden wird, bis der Hohlraum vollständig abgeschlossen ist, und dann das dritte elektrische Isolationsmaterial, welches auf der Trageschicht abgeschieden wurde, mittels chemisch-mechanischen Polierens teilweise wieder entfernt wird und somit die Deckschicht eingeebnet wird.
30. Verfahren gemäß einem der Ansprüche 25 bis 29, bei dem über der Trageschicht sowie der Deckschicht eine zusätzliche Stoppschicht erzeugt wird, auf der zusätzliche Leiterbahnebenen aufgebracht werden können.
31. Verfahren gemäß einem der Ansprüche 25 bis 30, bei dem die Leiterbahnen in einem Abstand zueinander angeordnet werden, welcher kleiner ist als die Ausdehnung des Hohlraums in Richtung des Abstandes zwischen den Leiterbahnen oberhalb und/oder unterhalb der Leiterbahnen.
32. Verfahren gemäß einem der Ansprüche 20 bis 31, bei dem die Leiterbahnen im Wesentlichen in gleicher Tiefe bezüglich der Substratoberfläche erzeugt werden und bei dem der Hohlraum im Wesentlichen senkrecht in das Substrat hineinragend erzeugt wird.
33. Verfahren gemäß einem der Ansprüche 20 bis 32, bei dem die Leiterbahnen mit einer dünnen Kapselschicht aus einem Kapselmaterial eingekapselt werden, wobei das Kapselmaterial mechanisch härter als das elektrisch leitfähige Material, mechanisch härter als das erste elektrische Isolationsmaterial sowie mechanisch härter als das zweite elektrische Isolationsmaterial ist.
34. Verfahren gemäß einem der Ansprüche 20 bis 33, bei dem die Leiterbahnen zumindest teilweise auf elektrisch leitfähigen Bereichen in dem Substrat erzeugt werden, wodurch elektrische Kontakte zwischen verschiedenen Leiterbahnebenen ermöglicht werden.
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