EP1371093A2 - Verfahren zur herstellung ferroelektrischer speicherzellen - Google Patents

Verfahren zur herstellung ferroelektrischer speicherzellen

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EP1371093A2
EP1371093A2 EP02727262A EP02727262A EP1371093A2 EP 1371093 A2 EP1371093 A2 EP 1371093A2 EP 02727262 A EP02727262 A EP 02727262A EP 02727262 A EP02727262 A EP 02727262A EP 1371093 A2 EP1371093 A2 EP 1371093A2
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EP
European Patent Office
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adhesive layer
layer
oxygen
temperature
diffusion barrier
Prior art date
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Withdrawn
Application number
EP02727262A
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English (en)
French (fr)
Inventor
Igor Kasko
Matthias Kroenke
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Definitions

  • the invention relates to a method for producing ferroelectric memory cells according to the stack principle, wherein between a lower capacitor electrode of a storage capacitor and a conductive plug formed underneath, which is used to electrically connect this capacitor electrode to a transistor electrode of a selection transistor formed in or on a semiconductor wafer, an adhesive layer and an oxygen diffusion barrier are formed over the adhesive layer and, after the ferroelectric has been deposited, are subjected to an RTP step in an oxygen atmosphere.
  • transistors are typically produced in or on a semiconductor wafer. An intermediate oxide is then deposited. The ferroelectric capacitor modules are produced on this intermediate oxide. The connection between the ferroelectric capacitor modules and the transistors is achieved by a plug that is located directly below the capacitor module in the stack-cell principle.
  • ferroelectric layer of the ferroelectric capacitor module it is necessary to carry out an annealing (ferro anneal) in an oxygen atmosphere at temperatures of up to 800 ° C.
  • ferro anneal the plug, which usually consists of polysilicon or tungsten, must be protected against oxidation, otherwise the electrical connection between the lower capacitor electrode and the transistor will be irreversibly interrupted.
  • reactions between the electrodes, the ferroelectric and the plug are to be avoided if they affect the functionality of the chip.
  • FIG. 1 shows a schematic cross section through a section of a ferroelectric memory cell constructed according to the stack cell principle. Shown is a plug 1 leading through an intermediate oxide layer 7 (TEOS), for example made of polysilicon, an immediately above lower part 2 of an adhesive layer, for example made of TiSi 2 , an overlying upper part 3 of the adhesive layer, for example made of Ti, a lower part 4 of Oxygen diffusion barrier, for example made of Ir and above it a second part 5 of the oxygen diffusion barrier, for example made of IrO 2 . Over this upper Ir0 2 section 5 of the oxygen diffusion barrier is the lower one
  • TEOS intermediate oxide layer 7
  • Capacitor electrode 6 which consists of Pt, for example.
  • RTP Rapid Thermal Processing
  • Temperature can be found at which the layer system remains conductive.
  • the method according to the invention is characterized in that the following steps are carried out:
  • Layer width of the layer system consisting of the adhesive layer and oxygen diffusion barrier, so that the silicidation of the adhesive layer proceeds faster than its oxidation during the RTP step.
  • the rate of oxidation of the adhesive layer and from this the diffusion coefficient of oxygen in the material of the adhesive layer, for example titanium is determined as a function of the temperature.
  • the rate at which a TiSi-Ir layer is formed from a titanium layer and from it the associated one Diffusion coefficient determined depending on the temperature is determined depending on the temperature. Then, with a given titanium layer thickness, the temperature-dependent diffusion coefficients and the oxidation rates can be used to calculate the optimum temperature required for the TiSi-Ir formation to proceed quickly enough, that is to say faster than the simultaneous formation of the insulating TiSi O areas to maintain the conductivity of the layer system.
  • the invention provides a formula with which the optimal temperature range or the optimal temperature for the RTP step can be calculated:
  • the left term gives the time until the silicate layer has been silicided and the right term the time until the adhesive layer has completely oxidized , d BARR the layer thickness of the system from the oxygen diffusion barrier and the adhesive layer thereof, k> BARR half layer width,
  • Fig. 1 shows a schematic cross section through a
  • FIG. 2a and 2b show details of section II from FIG. 1, each of which illustrates a process for a functioning electrical connection (a) and a process (b) which leads to an interruption of the conductive connection by oxidation of the adhesive layer, and
  • FIG. 3 which, like FIG. 1, shows a cross section through a section of a ferroelectric memory cell constructed according to the stack cell principle, shows the quantities which are essential for the method according to the invention.
  • These sizes are the thickness d BARR of the layer system consisting of adhesive layer 2, 3 and oxygen diffusion barrier 4, 5, b BARR half the width of this layer system, D Sauerst0ff (strongly drawn arrow) the (temperature-dependent) diffusion coefficient of oxygen in the material of the adhesive layer 2, 3 and D silicon (heavily drawn arrow from below) is the (temperature-dependent) diffusion coefficient of silicon, which is decisive for the silicidation of the adhesive layer 2, 3.
  • Silicon oxygen the left term indicates the time until the silicification of the adhesive layer and the right term the time until the oxidation of the same.
  • D silicon gives the temperature-dependent diffusion coefficient of silicon and D Sauerst ⁇ ff the temperature-dependent diffusion coefficient of oxygen along a certain interface.
  • the quotients d / D and b / D are unit times. From that for a certain species in a certain matrix for a certain
  • the function of temperature is, and the selected dimensions b and d, the time for silicidation (left term) must be less than the time for oxidation (right term).
  • an RTP step (after the top electrode structure) was carried out at 800 ° C. for 15 seconds in oxygen and then the ferro-anneal in 0 2 at a temperature of about 675 ° C. for 15 minutes.
  • ferroelectric manufactured according to this manufacturing process was carried out at 800 ° C. for 15 seconds in oxygen and then the ferro-anneal in 0 2 at a temperature of about 675 ° C. for 15 minutes.

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung ferroelektrischer Speicherzellen nach dem Stackprinzip, wobei zwischen einer unteren Kondensatorelektrode (6) eines Speicherkondensators und einem darunter gebildeten leitenden Plug (1), der zur elektrischen Verbindung dieser Kondensatorelektrode (6) mit einer Transistorelektrode eines in oder auf einem Halbleiterwafer gebildeten Auswahltransistors dient, eine Haftschicht (2, 3) und über der Haftschicht eine Sauerstoffdiffusionsbarriere (4, 5) gebildet und nach der Abscheidung des Ferroelektrikums einem RTP-Schritt in einer Sauerstoffatmosphäre unterworfen werden, wobei das Verfahren durch folgende Schritte gekennzeichnet ist: (A) Ermittlung der Oxidationsgeschwindigkeit der Haftschicht (2, 3) und des Diffusionskoeffizienten (D¿Sauerstoff?(T)) von Sauerstoff im Material der Haftschicht (2, 3) in Abhängigkeit von der Temperatur (T); (B) Ermittlung des Diffusionskoeffizienten (D¿Silizium?(T)) von Silizium in dem Material der Haftschicht (2, 3) in Abhängigkeit von der Temperatur und (C) Berechnung eines optimalen Temperaturbereichs für den RTP-Schritt aus den zuvor ermittelten beiden Diffusionskoeffizienten (D¿Sauerstoff?(T) und D¿Silizium?(T)) für eine vorgegebene Schichtdicke (dBARR) und Sauerstoffdiffusionsbarriere, so dass während des RTP-Schritts die Silizidierung der Haftschicht schneller abläuft als ihre Oxidation.

Description

Beschreibung
Verfahren zur Herstellung ferroelektrischer Speicherzellen
Die Erfindung betrifft ein Verfahren zur Herstellung ferroelektrischer Speicherzellen nach dem Stack-Prinzip, wobei zwischen einer unteren Kondensatorelektrode eines Speicherkondensators und einem darunter gebildeten leitenden Plug, der zur elektrischen Verbindung dieser Kondensatorelektrode mit einer Transistorelektrode eines in oder auf einem Halb- leiterwafer gebildeten Auswahltransistors dient, eine Haftschicht und über der Haftschicht eine Sauerstoffdiffusionsbarriere gebildet und, nachdem das Ferroelektriku abgeschieden wurde, einem RTP-Schritt in einer Sauerstoff- atmosphäre unterworfen werden. Bei nach dem Stack-Zellen- Prinzip aufgebauten ferroelektrischen Speicherzellen werden typischerweise Transistoren in oder auf einem Halbleiter- wafer hergestellt. Anschließend wird ein Zwischenoxid abgeschieden. Auf diesem Zwischenoxid werden die ferroelektri- sehen Kondensatormodule hergestellt. Die Verbindung zwischen den ferroelektrischen Kondensatormodulen und den Transistoren wird durch einen Plug erreicht, der sich beim Stack-Zellen-Prinzip unmittelbar unter dem Kondensatormodul befindet.
Zur Konditionierung der ferroelektrischen Schicht des ferroelektrischen Kondensatormoduls ist es erforderlich, eine Temperung (Ferro Anneal) in einer Sauerstoffatmosphare bei Temperaturen von bis zu 800 °C durchzuführen. Bei diesem Ferro Anneal muss der Plug, der meist aus Polysilizium oder Wolfram besteht, vor Oxidation geschützt werden, da andernfalls die elektrische Verbindung zwischen der unteren Kondensatorelektrode und dem Transistor irreversibel unterbrochen wird. Außerdem sollen Reaktionen zwischen den Elektroden, dem Ferroelektrikum und dem Plug vermieden werden, sofern sie die Funktionalität des Chips beeinträchtigen.
Alle zur Zeit kommerziell erwerblichen Produkte mit ferro- elektrischen Schichten sind nach dem Offset-Zellen-Prinzip aufgebaut und haben eine Integrationsdichte von nur wenigen Kilobit bis hin zu einem Megabit.
Um den Plug bei einem nach dem Stack-Zellen-Prinzip aufgebauten ferroelektrischen Speicher vor Oxidation zu schützen, wurden Schichtsysteme eingeführt, die aus einer Sauerstoffdiffusionsbarriere und einer darunterliegenden Haftschicht bestehen. Allerdings bereitet es große Schwierigkeiten, die Oxidation dieser Sauerstoffdiffusionsbarriere und vor allem der darunterliegenden Haftschicht und des Plugs aus PolySilizium oder Wolfram bzw. deren Oberfläche von der Seite her bei dem Ferro Anneal zu verhindern.
Von den Erfindern durchgeführte Experimente bei Prototypen haben gezeigt, dass bei dem Ferro Anneal in der Haftschicht, die aus Titan bestand, konkurrierende Prozesse abliefen.
Die beiliegende Fig. 1 zeigt einen schematischen Querschnitt durch einen Abschnitt einer nach dem Stack-Zellen-Prinzip aufgebauten ferroelektrischen Speicherzelle. Gezeigt ist ein durch eine Zwischenoxidschicht 7 (TEOS) führender Plug 1 zum Beispiel aus Polysilizium, ein unmittelbar darüberliegender unterer Teil 2 einer Haftschicht zum Beispiel aus TiSi2, ein darüberliegender oberer Teil 3 der Haftschicht, zum Beispiel aus Ti, ein unterer Teil 4 der Sauerstoffdiffusionsbarriere zum Beispiel aus Ir und darüber ein zweiter Teil 5 der Sauerstoffdiffusionsbarriere, zum Beispiel aus Ir02. Über diesem oberen Ir02-Abschnitt 5 der Sauerstoffdiffusionsbarriere liegt die untere
Kondensatorelektrode 6, die zum Beispiel aus Pt besteht. In ω cυ IV) M P1 cπ P1 o Cπ O (_π o Lπ
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Mit Hilfe eines RTP-Schritts (RTP = Rapid Thermal Processing) in Sauerstoff ist es möglich, die TiSi-Ir-Bildung von oben und unten in der Haftschicht gegenüber der TiSi-O-Bil- düng von der Seite her zu beschleunigen.
Es ist Aufgabe der Erfindung, ein Verfahren zur Herstellung von nach dem Stack-Prinzip aufgebauten ferroelektrischen Speicherzellen so anzugeben, dass zu einer vorgegebenen Dicke der Ti-Haftschicht eine zugehörige ideale RTP-
Temperatur gefunden werden kann, bei der das Schichtsystem leitfähig bleibt.
Gemäß einem wesentlichen Aspekt ist das erfindungsgemäße Verfahren dadurch gekennzeichnet, dass folgende Schritte ausgeführt werden:
(A) Ermittlung des Diffusionskoeffizienten von Sauerstoff im Material der Haftschicht in Abhängigkeit von der Temperatur; (B) Ermittlung der Silizidierungsgeschwindigkeit und des Diffusionskoeffizienten von Silizium in dem Material der Haftschicht in Abhängigkeit von der Temperatur, und (C) Berechnung eines optimalen Temperaturbereichs für den
RTP-Schritt aus den zuvor ermittelten beiden Diffusions- koeffizienten für eine vorgegebene Schichtdicke und
Schichtbreite des Schichtsystems aus Haftschicht und Sauerstoffdiffusionsbarriere, so dass während des RTP- Schritts die Silizidierung der Haftschicht schneller abläuft als ihre Oxidation.
Bei der Erfindung wird die Oxidationsgeschwindigkeit der Haftschicht und daraus der Diffusionskoeffizient von Sauerstoff im Material der Haftschicht, zum Beispiel Titan, abhängig von der Temperatur bestimmt. Ebenfalls wird die Geschwindigkeit bei der Bildung einer TiSi-Ir-Schicht aus einer Titanschicht und daraus der zugehörige Diffusionskoeffizient abhängig von der Temperatur bestimmt. Dann kann man bei einer vorgegebenen Titan-Schichtdicke mit Hilfe der temperaturabhängigen Diffusionskoeffizienten und der Oxidationsgeschwindigkeiten die optimale Temperatur be- rechnen, die erforderlich ist, damit die TiSi-Ir-Bildung schnell genug abläuft, das heißt schneller als die gleichzeitige Bildung der isolierenden TiSi-O-Bereiche, um die Leitfähigkeit des Schichtsystems zu erhalten.
Die Erfindung gibt eine Formel an, mit der der optimale Temperaturbereich bzw. die optimale Temperatur für den RTP- Schritt berechnet werden kann:
("•BARR X < ("B "*A«R*R' , (1)
D Silizium D Sauerstoff
In der Beziehung (1) geben der linke Term die Zeitdauer bis zur Durchsilizidierung der Haftschicht und der rechte Term die Zeitdauer bis zur Durchoxidierung der Haftschicht, dBARR die Schichtdicke des Systems aus der Sauerstoffdiffu- sionsbarriere und der Haftschicht derselben, k>BARR die halbe Schichtbreite,
Dsiiizium den temperaturabhängigen Diffusionskoeffizienten von Silizium und ^Sauerstoff den temperaturabhängigen Diffusionskoeffizienten von Sauerstoff im Material der Haftschicht an.
In der nachfolgenden Beschreibung wird ein Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens Bezug nehmend auf die Zeichnung näher beschrieben.
Die Zeichnungsfiguren zeigen im einzelnen:
Fig. 1 einen schematischen Querschnitt durch einen
Abschnitt einer nach dem Stack-Zellen-Prinzip aufgebauten ferroelektrischen Speicherzelle, die die beim RTP-Schritt ablaufenden konkurrierenden Vorgänge veranschaulicht (bereits beschrieben) ;
Fig. 2a und 2b Details des Ausschnitts II von Fig. 1 die jeweils einen zu einer funktionierenden elektrischen Verbindung (a) und einen durch Oxidation der Haftschicht zu einer Unterbrechung der leitenden Verbindung führenden Prozess (b) veranschaulichen, und
Fig. 3 einen Abschnitt durch eine nach dem Stack-
Zellen-Prinzip aufgebaute funktionierende ferroelektrische Speicherzelle ähnlich wie Fig. 1 zur Veranschaulichung des erfindungsgemäßen Verfahrens.
Während die Fig. 1, 2a und 2b bereits erläutert wurden, zeigt Fig. 3, die ähnlich wie Fig. 1 einen Querschnitt durch einen Abschnitt einer nach dem Stack-Zellen-Prinzip aufgebauten ferroelektrischen Speicherzelle zeigt, die für das erfindungsgemäße Verfahren wesentlichen Größen. Diese Größen sind die Dicke dBARR des Schichtsystems aus Haftschicht 2, 3 und Sauerstoffdiffusionsbarriere 4, 5, bBARR die halbe Breite dieses Schichtsystems, DSauerst0ff (stark gezeichneter Pfeil) den (temperaturabhängigen) Diffusionskoeffizienten von Sauerstoff im Material der Haftschicht 2, 3 und Dsilizium (stark gezeichneter Pfeil von unten) den (temperaturabhängigen) Diffusionskoeffizienten von Silizium, der für die Silizidierung der Haftschicht 2, 3 maßgeblich ist.
In der Beziehung
"-BARR )' ^ ( BARR ) Π I
Silizium Sauerstoff gibt der linke Term die Zeit an bis zur Durchsilizidierung der Haftschicht und der rechte Term die Zeit bis zur Durchoxidierung derselben.
Wie erwähnt gibt Dsilizium den temperaturabhängigen Diffusionskoeffizienten von Silizium und DSauerstθff den temperatur- abhängigen Diffusionskoeffizienten von Sauerstoff entlang einer bestimmten Grenzfläche an. Die Quotienten d/D bzw. b/D ergeben einheitenmäßig Zeiten. Aus den bei einer bestimmten Spezies in einer bestimmten Matrix bei einer bestimmten
Temperatur ermittelten Diffusionskoeffizienten und den in Fig. 3 angegebenen Abmessungen, d.h. der Schichtdicke dBARR und der halben Schichtbreite bBARR, gibt die obige Beziehung die Bedingung für das Herstellen einer funktionierenden Barriere an. Bei einer bestimmten Temperatur, wobei D eine
Funktion der Temperatur ist, und gewählten Abmessungen b und d muss die Zeit für die Silizidierung (linker Term) kleiner sein als die Zeit für die Oxidation (rechter Term) .
Bei einem beispielhaft durchgeführten Herstellungsprozess wurde zunächst ein RTP-Schritt (nach der Topelektrodenstruk- turierung) bei 800°C 15 Sekunden in Sauerstoff und anschließend der Ferro-Anneal in 02 bei einer Temperatur von etwa 675°C 15 Minuten lang ausgeführt. Bei gemäß diesem Herstellungsverfahren hergestellten ferroelektrischen
Speicherzellen vorgenommene TEM-Aufnahmen ergaben, dass die von der Seite her gebildeten TiSi-O-Bereiche so klein waren, dass sie die leitende Verbindung des Polysiliziumplugs mit der unteren Kondensatorelektrode über die Haftschicht und die Sauerstoffdiffusionsbarriere nicht unterbrechen konnten. Bezugszeichenliste
1 Polysiliziumplug
2 TiSi2-Haftschicht
3 Ti-Haftschicht
4 Ir-Sauerstoffdiffusionsbarriere
5 Ir02-Sauerstoffdiffusionsbarriere
6 Bottomelektrode des ferroelektrischen Kondensators
7 TEOS-Schicht 10 TiSi-O-Bereich dBARR Dicke des Schichtsystems 2-5 bßARR halbe Breite des Schichtsystems 2-5
Dsiiiziu Diffusionskoeffizient von Silizium im Material der
Schicht 2, 3 Dsauerstoff Diffusionskoeffizient von Sauerstoff im Material der Schicht 2, 3

Claims

Patentansprüche
1. Verfahren zur Herstellung ferroelektrischer Speicherzellen nach dem Stackprinzip, wobei zwischen einer unteren Kondensatorelektrode (6) eines ferroelektrischen
Speicherkondensators und einem darunter gebildeten leitenden Plug (1), der zur elektrischen Verbindung dieser Kondensatorelektrode (6) mit einer Transistorelektrode eines in oder auf einem Halbleiterwafer gebildeten Auswahltransistors dient, eine Haftschicht (2, 3) und über der Haftschicht eine Sauerstoffdiffusionsbarriere (4, 5) gebildet und nach der Bildung des Ferroelektrikums einem RTP- Schritt in einer Sauerstoffatmosphare unterworfen werden, g e k e n n z e i c h n e t durch folgende Schritte: (A) Ermittlung der Oxidationsgeschwindigkeit der Haftschicht (2, 3) und des Diffusionskoeffizienten (DSauerstoff (T) ) von Sauerstoff im Material der Haftschicht (2, 3) in Abhängigkeit von der Temperatur (T) ;
(B) Ermittlung des Diffusionskoeffizienten (Dsilizium(T) ) von Silizium in dem Material der Haftschicht (2, 3) in
Abhängigkeit von der Temperatur und
(C) Berechnung eines optimalen Temperaturbereichs für den RTP-Schritt aus den zuvor ermittelten beiden Diffusionskoeffizienten (DSauerstoff (T) und Dsilizium(T) ) für eine vorgegebene Schichtdicke (dBARR) und Schichtbreite (bBARR) des Schichtsystems aus Haftschicht und
Sauerstoffdiffusionsbarriere, so dass während des RTP- Schritts die Silizidierung der Haftschicht schneller abläuft als ihre Oxidation.
2 . Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass die Haftschicht (2, 3) von dem RTP-Schritt aus einer unteren Schicht (2) aus TiSi2 und einer unmittelbar darüberliegenden Schicht (3) aus Ti besteht.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass die Sauerstoffdiffusionsbarriere (4, 5) vor dem RTP- Schritt aus einer unteren Schicht (4) aus Ir, die direkt über der oberen Ti-Schicht (3) der Haftschicht liegt und einer die untere Schicht (4) der
Sauerstoffdiffusionsbarriere unmittelbar bedeckenden oberen Schicht (5) aus Ir02 besteht.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , dass der optimale Temperaturbereich für den RTP-Schritt aus folgender Beziehung berechnet wird:
^"-BBAARRRRJ)' < ^ (PBARR)
Silizium Sauerstoff
worin der linke Term eine Zeitdauer bis zur Durchsilizidie- rung der Haftschicht und der rechte Term eine Zeitdauer bis zur Durchoxidierung der Haftschicht (2, 3), dBARR die Schichtdicke des Schichtsystems aus Haftschicht und Säuerstoffdiffusionsbarriere, h-sAR die halbe Schichtbreite des Schichtsystems aus Haftschicht und Sauerstoffdiffusionsbarriere, Dsiiiziu den temperaturabhängigen Diffusionskoeffizienten von Silizium und
Dsauerstoff den temperaturabhängigen Diffusionskoeffizienten von Sauerstoff im Material der Haftschicht (2, 3) angeben.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113421881B (zh) * 2021-05-26 2022-08-19 复旦大学 通过金属扩散调节铁电存储器表面层有效厚度的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
US5434102A (en) * 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
WO1992019564A1 (en) * 1991-05-01 1992-11-12 The Regents Of The University Of California Amorphous ferroelectric materials
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
DE19640243A1 (de) * 1996-09-30 1998-04-09 Siemens Ag Kondensator mit einer Sauerstoff-Barriereschicht und einer ersten Elektrode aus einem Nichtedelmetall
US5932907A (en) * 1996-12-24 1999-08-03 International Business Machines Corporation Method, materials, and structures for noble metal electrode contacts to silicon
EP1078404A4 (de) * 1997-06-09 2001-02-28 Telcordia Tech Inc Annealen von perovkit-kristallen in ferroeletrischenzellen und zellen mit verbesserten barriere-eigenschaften
AU6768698A (en) * 1997-11-28 1999-06-16 Motorola, Inc. Semiconductor device with ferroelectric capacitor dielectric and method for making
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법
EP1153424A1 (de) * 1998-12-23 2001-11-14 Infineon Technologies AG Kondensatorelektrodenanordnung
EP1163698A1 (de) * 1999-02-16 2001-12-19 Symetrix Corporation Diffusionsbarriereschicht aus iridiumoxid zwischen einer lokalverbindung und einer dünnschichtstruktur aus schichtigem übergittermaterial
JP3495955B2 (ja) * 1999-03-26 2004-02-09 シャープ株式会社 半導体メモリ装置及びその製造方法
JP4150154B2 (ja) * 2000-08-21 2008-09-17 株式会社ルネサステクノロジ 半導体集積回路装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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