KR100579337B1 - 강유전성 메모리 셀 제조 방법 - Google Patents

강유전성 메모리 셀 제조 방법 Download PDF

Info

Publication number
KR100579337B1
KR100579337B1 KR1020037012312A KR20037012312A KR100579337B1 KR 100579337 B1 KR100579337 B1 KR 100579337B1 KR 1020037012312 A KR1020037012312 A KR 1020037012312A KR 20037012312 A KR20037012312 A KR 20037012312A KR 100579337 B1 KR100579337 B1 KR 100579337B1
Authority
KR
South Korea
Prior art keywords
layer
oxygen
barr
silicon
rtp
Prior art date
Application number
KR1020037012312A
Other languages
English (en)
Other versions
KR20030085034A (ko
Inventor
카스코이고르
크로엔케매티아스
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20030085034A publication Critical patent/KR20030085034A/ko
Application granted granted Critical
Publication of KR100579337B1 publication Critical patent/KR100579337B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명은 적층 원리에 따라서 강유전성 메모리 셀을 생성하는 방법에 관한 것이다. 상기 방법에 따르면, 접착층(adhesive layer)(2, 3)을, 메모리 캐패시터의 하부 캐패시터 전극(6)과, 상기 전극 아래에 형성되어 상기 캐패시터 전극(6)과 반도체 웨이퍼 내부 또는 상부에 형성되는 선택 트랜지스터(selection transistor)의 트랜지스터 전극 사이의 전기적 접속을 이루는 도전성 플러그(conductive plug)(1) 사이에 형성한다. 산소 확산 장벽(oxygen diffusion barrier)(4, 5)을 접착층 위에 형성하고, 강유전체를 증착하면, 접착층과 장벽을 산소 분위기에서 RTP(rapid thermal processing)으로 처리한다. 이 방법은, (A) 접착층(2, 3)의 산소 속도, 및 온도(T)에 의존하는 접착층(2, 3) 재료 내에서 산소의 확산 계수(DOxygen(T))를 판정하는 단계, (B) 온도에 의존하는 접착층(2, 3) 재료 내에서 실리콘의 확산 계수(DSilicon(T))를 판정하는 단계, 및 (C) 접착층 및 산소 확산 장벽으로 구성되는 층 시스템의 사전 결정된 층 두께(dBARR) 및 층 폭(bBARR)에 대하여 결정되는 2개의 확산 계수(DOxygen(T) 및 DSilicon(T))로부터, RTP 단계에 대한 최적 온도 범위를 계산하는 것에 의해서, RTP 단계 도중에 접착층의 실리콘화(siliconisation)가 그의 산화보다 더 빠르게 발생되게 하는 단계에 의해서 특징지어진다.

Description

강유전성 메모리 셀 제조 방법{METHOD FOR PRODUCING FERROELECTRIC MEMORY CELLS}
본 발명은 적층형 원리(stacked principle)에 따라서 메모리 셀을 제조하는 방법에 관한 것으로, 플러그(plug) 바로 위의 결합층(bonding layer)을, 강유전성 저장 캐패시터(storage capacitor)의 하부 캐패시터 전극과, 강유전성 저장 캐패시터 아래에 형성되고 이 캐패시터 전극을 반도체 웨이퍼의 내부 또는 상부에 형성되는 선택 트랜지스터(select transistor)의 트랜지스터 전극에 전기적으로 접속하는 데 이용되는 폴리실리콘 도전성 플러그 사이에 형성하고, 산소 확산 장벽(oxygen diffusion barrier)을 결합층 위에 형성하고, 강유전체를 증착한 다음에, 강유전체의 형성 이전 및 그에 대한 페로 어닐링(ferro anneal) 이전에, 산소 분위기 속에서 RTP 단계로 처리한다.
적층형 셀 원리에 따라서 구성된 강유전성 메모리 셀의 경우에, 전형적으로 트랜지스터를 반도체 웨이퍼의 내부 또는 상부에 제조한다. 다음에, 중간 산화물(intermediate oxide)을 증착한다. 강유전성 캐패시터 모듈을 이 중간 산화물 상에 제조한다. 적층형 셀 원리의 경우에 캐패시터 모듈의 바로 아래에 위치되는 플러그에 의해서, 강유전성 캐패시터 모듈을 트랜지스터에 접속시킨다.
강유전성 캐패시터 모듈의 강유전성 층을 조절하기 위해서는, 산소 분위기 내에서 800℃까지의 온도로 페로 어닐링(ferro anneal)을 실행할 필요가 있다. 이 페로 어닐링 도중에, 일반적으로 폴리실리콘 또는 텅스텐으로 구성되는 플러그는, 산화로부터 보호되어야 하는데, 그렇지 않을 경우 하부 캐패시터 전극과 트랜지스터 사이의 전기적 접속이 비가역적으로 차단될 수 있기 때문이다. 더욱이, 전극, 강유전체 및 플러그 사이의 반응이, 칩(chip)의 기능에 악영향을 미칠 수 있는 모든 경우에, 이 반응을 방지해야 한다.
현재 강유전성 층을 가지고 상업적으로 이용될 수 있는 모든 제품은, 오프셋 셀 원리(offset cell principle)에 따라 구성되며, 단지 수 킬로비트에서부터 1메가비트까지의 집적 밀도(integration density)를 갖는다.
적층형 셀 원리에 따라서 구성된 강유전성 메모리 내에서 플러그의 산화를 막기 위해서는, 산소 확산 장벽 및 결합층 하부를 포함하는 층 시스템(layer system)이 도입되어 왔다. 그러나, 페로 어닐링 도중에, 이 산소 확산 장벽 및 특히, 결합층 하부와 폴리 실리콘 또는 텅스텐으로 된 플러그의 산화, 또는 측면으로부터 그 표면에서의 산화를 방지하는 것은 매우 어렵다. 견본(prototypes)에 대하여 본 발명자가 수행한 실험에서는, 페로 어닐링 도중에 티타늄으로 구성된 결합층 내에 경쟁 프로세스(competing processes)가 발생되는 것을 관찰할 수 있었다.
첨부된 도 1은, 적층형 셀 원리에 따라서 구성된 강유전성 메모리 셀의 부분을 통과하는 도식적인 단면도를 도시한다. 이 도면은 중간 산화물 층(7)(TEOS)으로 통하고, 예를 들면, 폴리실리콘으로 이루어진 플러그(1)와, 예를 들면, TiSi2로 이루어진 결합층의 하부 부분(2)과, 그의 바로 위에 위치되어, 예를 들면 Ti로 이루어지는 결합층의 상부 부분(3)과, 결합층의 하부 부분의 위에 위치되어, 예를 들면 Ir로 이루어진 산소 확산 장벽의 하부 부분(4)과, 그 위에서, 예를 들면 IrO2로 이루어지는 산소 확산 장벽의 제 2 부분(5)을 도시한다. 이 산소 확산 장벽의 상부 IrO2 섹션(section)(5)은 예를 들면 Pt로 구성되는 하부 캐패시터 전극(6)이다. 페로 어닐링 도중에 측면에서부터 발생되는 산화는, 도 1에서 흑색으로 칠해진 굵은 화살표로 나타내고, 결합층(2, 3) 내에서의 TiSi-Ir의 동시 형성은, 도 1에서 흑색으로 칠해지지 않은 화살표로 표시한다. Ⅱ로 표시한 원은 발췌 부분을 둘러싸고, 그 상세도는 아래의 설명과 관계된 도 2a 및 도 2b에 도시되어 있다. 도 2a 및 도 2b에 도식적으로 도시된 프로세스 및 형태는 본 발명자가 생성한 TEM(transmission electron microscope) 이미지에 의한 것이다. 도 2a는 다시 한번 굵은 화살표를 사용하여 측면으로부터 발생되는 결합층(2, 3)의 산화를 나타내었다. 이 경우에, 절연 TiSi-O 영역(10)은 측면으로부터 형성된다. 흑색으로 칠해지지 않은 화살표는, 실리콘화(siliciding), 즉, 상부 및 하부에서 발생되는 TiSi-Ir의 형성을 나타낸다. 도 2a에서, 도전성 TiSi-Ir층은 측면으로부터의 절연 TiSi-O 층(10)의 형성보다 더 빠르게 발생된다.
대조적으로, 도 2b에서, 측면으로부터의 절연 TiSi-O 영역(10)은 플러그(1)의 전체 폭에 걸쳐서 형성되고, 후자는 더 이상 강유전성 캐패시터의 하부 전극(6)과 전기적으로 접속되지 않는다.
그러므로, Ti 결합층의 Ir/IrOx 피복에도 불구하고, IrOx/TEOS 경계를 따라서, 결합층(2)을 부분적으로 산화시킬 수 있는 산소 확산 경로가 존재하는 것이 확인되었다.
본 발명자에 의해서 실행된 실험 도중에, TiSi-O의 형성이 측면으로부터 진행되는 속도와, TiSi-Ir의 동시 형성이 상부 및 하부에서 발생되는 속도가 이러한 반응이 일어나는 온도에 의존한다는 것이 판명되었다.
산소 내에서 RTP(rapid thermal processing) 단계를 이용하면, 측면으로부터의 TiSi-O의 형성에 비해서 결합층 내에서 상부 및 하부로부터의 TiSi-Ir의 형성을 가속화할 수 있다.
M. Heintze, A. Catana, P.E. Schmid, F. Levy, P. Stadelmann 및 P. Weiss의 "Oxygen impurity effects on the formation of thin titanium silicide films by rapid thermal annealing"(J. Phys. D: Appl. Phys., Bd. 23, 1990, pages 1076-1081, XP001124373)은 480℃에서 800℃까지의 온도 범위에서 RTP 단계 도중에 티타늄과 실리콘 사이의 확산에 있어서 산소 불순물의 행태에 관하여 다루고 있다. 예로서, 이 문서의 도 1에서는 500℃로 20초, 60초 및 120초간 RTP 단계를 행한 경우에, 소결(sintered)된 Ti/Si 확산 쌍(diffusion pairs)의 농도 프로파일을 도시한다. 또한, 이 문서의 도 2는 550℃, 600℃ 및 800℃로 60초간 RTP 단계로 처리한 티타늄 실리사이드 시편의 농도 프로파일을 도시한다. 이들 테스트에 기반하여, 서술자는 650℃이하의 온도에서 산소가 티타늄의 완전한 실리콘화 반응을 방지하는 것으로 결론지었다. 이와는 대조적으로, 이 온도 이상에서는, 티타늄이 Ti/Si 반응에 의해서 완전히 소모되고, 결과적인 실리사이드는 실질적으로 산소 오염이 없어진다는 것을 관찰하였다(도 2(c)). 그러므로, 이 문서에서 테스트를 통해서 획득한 발견은, 본 특허 출원의 개시 내용의 도입부에서, 도 1, 도 2a 및 도 2b를 근거로 하여 본 발명자가 설명한, TiSi-O의 형성과 TiSi-Ir의 동시 형성이 발생되는 속도가 이들 반응이 발생되는 온도에 의존하고, 고온에서 RTP 단계를 이용하여 산화물의 형성에 비해서 TiSi-Ir의 형성을 가속화시킬 수 있다(출원 명세서에서, 3페이지의 마지막 부분과 4페이지의 처음 부분과 비교)는 조사 결과와 일치한다. 그러나, 위에서 언급한 문서의 작성자는, 최적 온도 범위의 계산에 대해서는 어떠한 지시를 제공하지 않았고, Ti/Si 시편의 두께를 40nm로 하는 등의 세부 내용 외에, 그의 설명은 구성 요소의 치수의 함수로서의 실리콘화 반응에 대한 영향에 관해서는 어떠한 설명도 제시하지 않았다.
Wee A T S, Huan A C H, Thian W H, Tan K L, Hogan R에 의한 "Investigation of Titanium Silicide formation using secondary Ion mass spectrometry"(Mat. Res. Soc. Symp. Proc., Vol. 342, 1994)에서, 사실상 동일한 결과를 획득하였다. 그 문서에서 RTA(rapid thermal annealing)으로 지칭된 급속 고온 처리(rapid high-temperature treatment)를, 질소 분위기에서 대략 650℃로 하여 실행하였다. 그러므로, 그 문서에서의 급속 고온 처리는, 산소 분위기 중에서 실행하는 본 특허 출원에서의 RTP 처리와는 다르다. 그 문서의 도 1b는, 620℃(100분)에서의 어닐링 단계 도중에, 티타늄의 실리콘화가 티타늄의 산화보다 우위를 점유한다는 것을 나타낸다. 이 문서의 도 2에서 도시된 곡선은, 앞서 언급된 질소 분위기 중에서의 RTA 단계에 의해서 달성된 결과를 다루는 것으로서, 특히 도 2a는, 작성자의 정보에 따르면, 이 질소 분위기에서의 RTA 단계가 티타늄의 실리콘화가 산소 확산에 실질적으로 영향을 받지 않으면서 발생될 수 있게 한다. 이 문서는, 또한, 산소 분위기 중에서 RTP 단계에 대한 최적 온도 범위를 계산할 수 있는, 소정의 계산 알고리즘을 설명하지 않았다.
WO 0039842 A는 본 명세서의 도입부에서 언급된 적층형 원리에 따라서 구성된다. 문서 D1의 15 페이지의 3번째 단락은, 유전체 금속 산화물 함유층, 즉, 강유전체를 결정화하기 위한 산소 함유 분위기 내에서의 고온 어닐링 단계(예를 들면, 페로 어닐링)를 설명하며, 강유전체에 대하여 SBT를 사용하는 경우에는, 이 페로 어닐링을 800℃에서 1시간 동안 실행한다.
문서 D1은, 어느 부분에서도 페로 어닐링 전에 실행되는, 산소 분위기 중에서의 RTP 단계를 언급하지 않았다.
US-A-5,932,907은, 페로 어닐링 도중에, 귀금속층의 실리콘화와 경쟁하여 발생되는 귀금속층의 산화에 관한 문제를 또한 인식하고, 미반응된 귀금속과 귀금속 실리사이드층 사이에 산소 확산 장벽을 위치시키는 것을 제안하였다. 이 문서는 페로 어닐링 이전에 수행되는, 산소 분위기 내에서의 RTP 단계에 대한 어떠한 지시도 제공하지 않았다.
본 발명의 목적은, Ti 결합층의 사전 결정된 두께에 대하여, 층 시스템이 도전성을 유지하는 것과 연관된 이상적인 RTP 온도를 찾을 수 있는 방식으로, 적층형 원리에 따라서 구성된 강유전성 메모리 셀의 제조 방법을 제공하는 것이다.
삭제
중요한 측면에 따르면, 본 발명에 따른 방법은 다음의 단계를 특징으로 한다.
(A) 결합층(2, 3)의 산소 속도 및 온도(T)의 함수로서 결합층(2, 3) 재료 내에서 산소의 확산 계수(Doxygen)를 판정하는 단계,
(B) 온도의 함수로서 결합층(2, 3) 재료 내에서 실리콘의 확산 계수(Dsilicon)를 판정하는 단계,
(C) 결합층(2, 3) 및 산소 확산 장벽(4, 5)을 포함하는 층 시스템의 사전 결정된 층 두께(dBARR) 및 층 폭(bBARR)에 대하여 사전에 결정된 2개의 확산 계수(Doxygen 및 Dsilicon)로부터 RTP 단계에 대한 최적 온도 범위를 아래의 계산식,
Figure 112003034925370-pct00009

에 의해서 계산-여기에서, 좌측 항은 결합층을 완전히 실리콘화하는 데 필요한 시간 주기를 나타내고, 우측 항은 결합층(2, 3)을 완전히 산화하는 데 필요한 시간 주기를 나타내며, dBARR은 결합층(2, 3) 및 산소 확산 장벽(4, 5)을 포함하는 층 시스템의 층 두께를 나타내고, bBARR은 결합층(2, 3) 및 산소 확산 장벽(4, 5)을 포함하는 층 시스템의 층 폭의 절반을 나타냄-하는 것에 의해서, RTP 단계 도중에 결합층의 실리콘화가 그 산화보다 더 빠르게 발생되게 하는 단계.
본 발명에서, 결합층의 산화 속도는 결정되어 있고, 이것으로부터, 예를 들면 티타늄 등의 결합층 재료 내에서의 산소의 확산 계수를 온도의 함수로서 결정한다. 티타늄 층으로부터 TiSi-Ir 층이 형성되는 속도가 성립되고, 이것으로부터 온도의 함수로서의 확산 계수도 또한 결정된다. 다음에, 사전 결정된 티타늄 층 두께가 주어졌을 경우, 온도 의존 확산 계수 및 산화 속도를 사용하여 TiSi-Ir 형성이 충분히 빠르게 발생되도록, 즉, 층 시스템의 도전성을 유지하기 위해서 절연 TiSi-O 영역의 동시 형성보다 더 빠르게 발생되도록 하는 데 필요한 최적 온도를 계산할 수 있다.
본 발명은 RTP 단계에 있어서의 최적 온도 범위 또는 최적 온도를 계산하는데 이용할 수 있는 공식을 제공한다.
Figure 112003034884857-pct00001
(1)의 관계식에서, 좌측 항은 결합층을 완전히 실리콘화하는데 필요한 시간 주기를 나타내고, 우측 항은 결합층을 완전히 산화하는데 필요한 시간 주기를 나타내며, dBARR은 그의 산소 확산 장벽 및 그의 결합층을 포함하는 시스템의 층 두께를 나타내고, bBARR은 층 폭의 절반을 나타내고, Dsilicon은 실리콘의 온도 의존 확산 계수를 나타내고, Doxygen은 결합층 재료 내에서 산소의 온도 의존 확산 계수를 나타낸다.
아래의 설명은 도면을 참조하여 본 발명에 따른 제조 방법의 예시적인 실시예의 보다 더 세부적인 설명을 제공한다.
도 1은 앞서 설명된 바와 같이, RTP 단계 도중에 발생되는 경쟁적인 프로세스를 나타내도록, 적층형 셀 원리에 따라서 구성된 강유전성 메모리의 부분을 통과하는 도식적인 단면도,
도 2a 및 도 2b는 도 1로부터의 발췌 부분 Ⅱ를 세부적으로 도시하는 도면으로서, 도 2a는 기능성 전기적 접속부가 되게 하는 프로세스(a)를 도시하는 도면이고, 도 2b는 결합층의 산화에 의한 결과로 도전성 접속이 차단되게 되는 프로세스(b)를 도시하는 도면,
도 3은 본 발명에 따른 방법을 나타내는 도 1에 도시된 것과 유사하게, 적층형 셀 원리에 따라서 구성되는 기능성 강유전성 메모리 셀을 통과하는 단면을 도시하는 도면.
도 1, 도 2a 및 도 2b는 이미 설명되어 있는 한편, 도 3은 도 1과 유사하게, 적층형 셀 원리에 따라서 구성된 강유전성 메모리 셀의 부분을 통과하는 단면도를 도시한 것으로, 본 발명에 따른 방법에서 중요한 변수를 나타낸다. 이들 변수는 결합층(2, 3) 및 산소 확산 장벽(4, 5)을 포함하는 층 시스템의 두께 dBARR, 이 층 시스템 폭의 절반인 bBARR, 결합층(2, 3) 재료 내에서 산소의 확산 계수(온도에 의존)를 나타내는 Doxygen(굵은 화살), 및 결합층(2, 3)의 실리콘화에 결정적인 실리콘의 확산 계수(온도에 의존)를 나타내는 Dsilicon(아래쪽으로부터의 굵은 화살)이다.
Figure 112003034884857-pct00002
위의 관계식에서, 좌측 항은 결합층을 완전히 실리콘화하는데 필요한 시간을 나타내고, 우측 항은 결합층을 완전히 산화하는데 필요한 시간 주기를 나타낸다.
앞서 언급된 바와 같이, Dsilicon은 실리콘의 온도 의존성 확산 계수를 나타내고, Doxygen은 한정된 경계 표면을 따라서 산소의 온도 의존성 확산 계수를 나타낸다. 단위 항에서 d/D 또는 b/D의 몫은 몇 배가 된다. 위의 관계식은, 특정 온도에서 특정 매트릭스 내의 특정 종류에 대해 결정된 확산 계수 및 도 3에 나타낸 치수, 즉, 층 두께 dBARR 및 층 폭의 절반인 bBARR에 기반하여 기능성 장벽을 제조하는 데 필요한 조건을 나타낸다. D가 온도의 함수가 되는 특정 온도에서, 선택된 치수인 b 및 d를 가지고, 실리콘화 하는데 필요한 시간(좌측 항)은 산화하는 데 필요한 시간(우측 항)보다 더 짧아야 한다.
예로서 실행된 제조 프로세스의 경우에, 가장 먼저, (상부 전극 패터닝 이후에) RTP 단계를 산소 내에서 800℃로 15초간 실행하고, 다음으로 O2 내에서 대략 675℃에서 15초간 페로 어닐링을 실행한다. 본 제조 방법을 이용하여 제조된 강유전성 메모리 셀에 대해서 취해진 TEM 이미지는, 측면으로부터 형성된 TiSi-O 영역이 너무 작아서 결합층 및 산소 확산 장벽을 거쳐서, 폴리실리콘 플러그와 하부 캐패시터 전극의 도전성 접속을 차단할 수 없다는 것을 나타낸다.
참조 부호의 설명
1 : 폴리실리콘 플러그 2 : TiSi2 결합층
3 : Ti 결합층 4 : Ir 산소 확산 장벽
5 : IrO2 산소 확산 장벽 6 : 강유전성 캐패시터의 하부 전극
7 : TEOS층 10 : TiSi-O 영역
dBARR : 층 시스템(2-5)의 두께 bBARR : 층 시스템(2-5) 폭의 절반
Dsilicon : 층(2, 3) 재료 내에서 실리콘의 확산 계수
Doxygen : 층(2, 3) 재료 내에서 산소의 확산 계수

Claims (4)

  1. 적층형 원리(stacked principle)에 따라서 강유전성 메모리 셀을 제조하는 방법에 있어서,
    플러그(plug)(1) 바로 위의 결합층(bonding layer)(2, 3)을, 강유전성 저장 캐패시터의 하부 캐패시터 전극(6)과, 상기 강유전성 저장 캐패시터 아래에 형성되고 상기 캐패시터 전극(6)을 반도체 웨이퍼 내부 또는 상부에 형성되는 선택 트랜지스터(select transistor)의 트랜지스터 전극에 전기적으로 접속시키는데 이용되는 폴리실리콘의 도전성 플러그(conductive plug)(1) 사이에 형성하고,
    산소 확산 장벽(oxygen diffusion barrier)(4, 5)을 상기 결합층 위에 형성하고,
    강유전체를 형성한 후 및 그의 페로 어닐링(ferro anneal)을 형성하기 전에, 산소 분위기 중에서 RTP(rapid thermal processing)로 처리하며,
    이 방법은,
    (A) 상기 결합층(2, 3)의 산소 속도 및 온도(T)의 함수로서 상기 결합층(2, 3) 재료 내에서 산소의 확산 계수(DOxygen(T))를 판정하는 단계,
    (B) 온도의 함수로서 상기 결합층(2, 3) 재료 내에서 실리콘의 확산 계수(DSilicon(T))를 판정하는 단계, 및
    (C) 상기 결합층 및 상기 산소 확산 장벽을 포함하는 층 시스템의 사전 결정된 층 두께(dBARR) 및 층의 폭(bBARR)에 대하여 미리 결정되는 2개의 확산 계수(DOxygen(T) 및 DSilicon(T))로부터, 상기 RTP 단계에 대한 최적 온도 범위를 아래의 계산식,
    Figure 112005062624212-pct00010
    으로 계산-여기에서, 좌측 항은 결합층을 완전히 실리콘화하는 데 필요한 시간 주기를 나타내고, 우측 항은 결합층(2, 3)을 완전히 산화하는 데 필요한 시간 주기를 나타내며, dBARR은 결합층(2, 3) 및 산소 확산 장벽(4, 5)을 포함하는 층 시스템의 층 두께를 나타내고, bBARR은 결합층(2, 3) 및 산소 확산 장벽(4, 5)을 포함하는 층 시스템의 층 폭의 절반을 나타냄-하는 것에 의해서, 상기 RTP 단계 도중에 상기 결합층의 실리콘화(siliconisation)를 그의 산화보다 더 빠르게 발생되게 하는 단계
    를 포함하는 것을 특징으로 하는 강유전성 메모리 셀 제조 방법.
  2. 제 1 항에 있어서,
    상기 RTP 단계로부터의 상기 결합층(2, 3)은, TiSi2로 이루어진 하부층(2) 및 그의 바로 위에 위치되어 Ti로 이루어진 층(3)을 포함하는 것을 특징으로 하는 강유전성 메모리 셀 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 RTP 단계 이전에, 상기 산소 확산 장벽(4, 5)은, 상기 결합층의 상부 Ti층(3)의 바로 위에 위치되는 Ir의 하부 층(4)과, 상기 산소 확산 장벽(4, 5)의 상기 하부 층(4)을 직접 덮는 IrO2의 상부 층(5)을 포함하는 강유전성 메모리 셀 제조 방법.
  4. 삭제
KR1020037012312A 2001-03-23 2002-03-22 강유전성 메모리 셀 제조 방법 KR100579337B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10114406.7 2001-03-23
DE10114406A DE10114406A1 (de) 2001-03-23 2001-03-23 Verfahren zur Herstellung ferroelektrischer Speicherzellen
PCT/DE2002/001054 WO2002078084A2 (de) 2001-03-23 2002-03-22 Verfahren zur herstellung ferroelektrischer speicherzellen

Publications (2)

Publication Number Publication Date
KR20030085034A KR20030085034A (ko) 2003-11-01
KR100579337B1 true KR100579337B1 (ko) 2006-05-12

Family

ID=7678800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037012312A KR100579337B1 (ko) 2001-03-23 2002-03-22 강유전성 메모리 셀 제조 방법

Country Status (7)

Country Link
US (1) US6806097B2 (ko)
EP (1) EP1371093A2 (ko)
JP (1) JP2004526320A (ko)
KR (1) KR100579337B1 (ko)
CN (1) CN1331215C (ko)
DE (1) DE10114406A1 (ko)
WO (1) WO2002078084A2 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113421881B (zh) * 2021-05-26 2022-08-19 复旦大学 通过金属扩散调节铁电存储器表面层有效厚度的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
US5434102A (en) * 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
WO1992019564A1 (en) * 1991-05-01 1992-11-12 The Regents Of The University Of California Amorphous ferroelectric materials
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
DE19640243A1 (de) * 1996-09-30 1998-04-09 Siemens Ag Kondensator mit einer Sauerstoff-Barriereschicht und einer ersten Elektrode aus einem Nichtedelmetall
US5932907A (en) * 1996-12-24 1999-08-03 International Business Machines Corporation Method, materials, and structures for noble metal electrode contacts to silicon
EP1078404A4 (en) * 1997-06-09 2001-02-28 Telcordia Tech Inc ANOVAL OF PEROVKITE CRYSTALS IN FERROELETRIC CELLS AND CELLS WITH IMPROVED BARRIER PROPERTIES
AU6768698A (en) * 1997-11-28 1999-06-16 Motorola, Inc. Semiconductor device with ferroelectric capacitor dielectric and method for making
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법
EP1153424A1 (de) * 1998-12-23 2001-11-14 Infineon Technologies AG Kondensatorelektrodenanordnung
EP1163698A1 (en) * 1999-02-16 2001-12-19 Symetrix Corporation Iridium oxide diffusion barrier between local interconnect layer and thin film of layered superlattice material
JP3495955B2 (ja) * 1999-03-26 2004-02-09 シャープ株式会社 半導体メモリ装置及びその製造方法
JP4150154B2 (ja) * 2000-08-21 2008-09-17 株式会社ルネサステクノロジ 半導体集積回路装置

Also Published As

Publication number Publication date
JP2004526320A (ja) 2004-08-26
KR20030085034A (ko) 2003-11-01
EP1371093A2 (de) 2003-12-17
WO2002078084A2 (de) 2002-10-03
CN1331215C (zh) 2007-08-08
US20040157345A1 (en) 2004-08-12
US6806097B2 (en) 2004-10-19
DE10114406A1 (de) 2002-10-02
CN1518766A (zh) 2004-08-04
WO2002078084A3 (de) 2003-03-13

Similar Documents

Publication Publication Date Title
EP0971393B1 (en) Method of fabricating a capacitor for integrated circuit
EP0506980A1 (en) Structure of semiconductor device and manufacturing method thereof
US7326990B2 (en) Semiconductor device and method for fabricating the same
JP2917916B2 (ja) 強誘電体を用いた半導体集積回路とその製造方法
JP2002203914A (ja) ２段階熱処理による半導体メモリ素子のキャパシタ製造方法
US7022623B2 (en) Method of fabricating a semiconductor device with a dielectric film using a wet oxidation with steam process
US6338996B1 (en) Semiconductor memory device production method
JPH08306722A (ja) 半導体装置および配線方法
JP2002076293A (ja) キャパシタ及び半導体装置の製造方法
KR100579337B1 (ko) 강유전성 메모리 셀 제조 방법
US5852319A (en) Gate electrode for semiconductor device
KR100408539B1 (ko) 커패시터를구비한반도체장치및그제조방법
JP3623427B2 (ja) 強誘電体容量を有する半導体装置の製造方法
US7078288B2 (en) Method of producing ferroelectric capacitor
JP3830652B2 (ja) 半導体装置及びその製造方法
US7232693B2 (en) Method for manufacturing ferroelectric memory
US6319763B1 (en) Manufacturing method for semiconductor device
JP3504211B2 (ja) 半導体装置の製造方法
KR100561839B1 (ko) 강유전체 커패시터 및 그 제조방법
KR100436820B1 (ko) 반도체 장치 및 그 제조 방법
JPH0697191A (ja) 半導体装置の製造方法
JP2005191358A (ja) 強誘電体膜の熱処理方法、容量素子及びその製造方法
JP2005101213A (ja) 半導体装置の製造方法
JP2012234865A (ja) 半導体装置の製造方法
JPH04354368A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140424

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150423

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee