KR100436820B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명에 있어서, 반도체 장치의 제조 방법은, 측벽을 갖는 플로팅 게이트 전극(4)이 실리콘 기판(1)의 상측에 터널 산화막(2)을 개재하여 형성되고, 윗쪽으로부터 보았을 때에 플로팅 게이트 전극(4)의 양측에 인접하는 위치에 활성 영역을 갖도록 배치되며, 상기 활성 영역에 불순물로서 비소가 주입된 것에 대하여, 질소 및 산소를 포함하는 제 1 혼합 가스의 환경 하에서 열 처리하는 램프 어닐링 공정과, 그 후에, 플로팅 게이트 전극(4)의 측벽에 산화막을 형성하도록, 산소를 포함하는 제 2 혼합 가스의 환경 하에서 열 처리하는 산화막 형성 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR SAME}

본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 반도체 장치로는, 특히 비휘발성 메모리 셀 등에 관한 것이다.

도 6∼도 8을 참조하여, 종래의 반도체 장치의 제조 방법에 대하여 설명한다. 도 6에 도시하는 바와 같이, 반도체 기판으로서의 실리콘 기판(1)의 주 표면에 터널 산화막(2)을 거쳐서 플로팅 게이트 전극(4)이 형성되어 있다. 플로팅 게이트 전극(4)의 상측에는, ONO 층간막을 거쳐서 제어 게이트 전극(5)이 형성되어 있다. 도 6에 나타내는 예의 경우에는, 제어 게이트 전극(5)의 상면 일부를 TEOS(tetraethylorthosilicate)막(8)이 덮고 있다. 실리콘 기판(1)의 주 표면이 노출된 영역(이하, 「 활성 영역」이라고 함) 중, 플로팅 게이트 전극(4) 등에 인접하는 부분에는, 윗쪽으로부터 불순물을 주입함으로써 소스층(7), 드레인층(6)이 형성된다. 도 6에 나타내는 예에서는, 공간 절약을 위해 중앙의 하나의 소스층(7)을 좌우의 메모리 셀이 공유하는 형태로, 전극이나 드레인층(6)이 좌우 대칭으로 배치되어 있다.

활성 영역에 비소 등의 불순물을 주입한 경우, 그 주입의 영향에 의해, 실리콘 기판(1)의 국소적인 비결정화가 일어난다. 다음에, 도 7에 도시하는 바와 같이, CVD(Chemical Vapor Deposition)법 등에 의해, 이 위에 면 전체를 TEOS막(9)으로 피복한다. 그 후, 열 처리를 행함으로써, 도 8에 도시하는 바와 같이, 플로팅 게이트 전극(4)의 측벽을 열산화시켜, 플로팅 게이트 전극(4)의 측벽을 덮도록 산화막(10)을 형성한다. 여기서 산화막(10)을 형성하는 것은 플로팅 게이트 전극(4)의 측벽에서 전자가 휘발하는 것을 방지하기 위한 것이고, 에칭 손상을 회복시키기 위한 것이다. 그러나, 소스층(7)이나 그 근방의 실리콘 기판(1)이 비결정된한 부분에서는, 산화막(10)을 형성하기 위한 열 처리의 열에 의해, 실리콘의 재결정화가 일어난다. 이 재결정화에 의해 실리콘 기판(1) 내에 결정 결함(11)이 발생한다.이러한 결정 결함(11)은 소스층(7)과 드레인층(6) 사이의 전류 누설을 초래하여, 반도체 장치의 정상적인 동작을 방해할 우려가 있다. 또한, 이러한 가능성이 있는 결정 결함(11)을 포함하고 있는 것 자체가 반도체 장치의 신뢰성을 저하시키는 것이다.

한편, 실리콘 기판 내에 질소를 포함하면, 재결정화했을 때에 결정 결함이 발생하기 어려운 것이 이미 알려져 있다. 그래서, 결정 결함의 발생을 방지하기 위해서는 도 6의 단계에서, 질소 흐름에 의한 램프 어닐링(lamp annealing)을 행하는 방법이 생각된다. 이 램프 어닐링은 「RTP(Rapid Thermal Process) 처리」라고도 불린다. 질소 흐름에 의한 램프 어닐링을 행한 경우, 도 9에 도시하는 바와 같이, 목적인 실리콘 기판(1)의 질화는 달성할 수 있지만, 동시에, 노출되어 있었던 플로팅 게이트 전극(4)의 측벽에 질화막(13)이 형성되어 버린다. 이와 같이 일단, 질화막(13)이 형성되면, 그 후, 도 10에 도시하는 바와 같이, TEOS막(9)으로 덮어 열 처리를 실시해도, 플로팅 게이트 전극(4)의 측벽에 대한 산화막(10) 형성이 질화막(13)에 의해 저지되어 이루어지지 않는다. 산화막(10)이 형성되지 않으면, 플로팅 게이트 전극(4)의 측벽으로부터 전자가 휘발할 우려가 있다.

그래서, 본 발명은 플로팅 게이트 전극의 측벽으로부터의 전자 휘발을 방지하면서, 반도체 기판 중의 결정 결함을 방지하여 전류 누설이 없고, 신뢰성이 높은 반도체 장치를 제공하는 것, 및 그 제조 방법을 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 실시예 1에서의 반도체 장치 제조 방법의 제 1 공정의 설명도,

도 2는 본 발명에 따른 실시예 1에서의, 질소 및 비소의, 기판 표면으로부터의 깊이와 농도의 관계를 나타내는 그래프,

도 3은 본 발명에 따른 실시예 1에서의 반도체 장치 제조 방법의 제 2 공정의 설명도,

도 4는 본 발명에 따른 실시예 1에서의 반도체 장치 제조 방법의 제 3 공정의 설명도,

도 5는 본 발명에 따른 실시예 1에서의 반도체 장치 제조 방법의 제 4 공정의 설명도,

도 6은 종래 기술에 따른 반도체 장치 제조 방법의 불순물 주입 후의 상태 설명도,

도 7은 종래 기술에 따른 반도체 장치 제조 방법의 TEOS막 형성 후의 상태 설명도,

도 8은 종래 기술에 따른 반도체 장치 제조 방법의 열처리 후의 상태 설명도,

도 9는 종래 기술에 따른 반도체 장치의 제조 방법에 있어서, 질소 흐름의 램프 어닐링을 적용한 경우의 제 1 설명도,

도 10은 종래 기술에 따른 반도체 장치의 제조 방법에 있어서, 질소 흐름의 램프 어닐링을 적용한 경우의 제 2 설명도.

도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 터널 산화막

3 : ONO 층간막 4 : 플로팅 게이트 전극

5 : 제어 게이트 전극 6 : 드레인층

7 : 소스층 8, 9 : TEOS막

10 : 산화막 11 : 결정 결함

12 : 질화 영역 13 : 질화막

상기 목적을 달성하기 위해, 본 발명에 근거하는 반도체 장치는 반도체 기판과, 상기 반도체 기판의 상측에 산화막을 개재하여 형성된 플로팅 게이트 전극과, 윗쪽으로부터 보았을 때에, 상기 플로팅 게이트 전극의 양측에 인접하는 위치에 상기 반도체 기판의 표면이 노출된 활성 영역을 구비하고, 상기 반도체 기판은 상기 활성 영역으로부터 내부를 향해 불순물이 주입된 불순물 주입 영역을 포함하며, 상기 불순물 주입 영역은 전역에 걸쳐 질소를 포함하고 있고, 상기 플로팅 게이트 전극은 측벽과, 상기 측벽을 거쳐서 전자가 휘발하지 않도록 상기 측벽을 덮어 형성된 산화막을 포함한다. 이 구성을 채용함으로써, 열 처리 시의 결정 결함의 발생을 방지하면서, 전자의 플로팅 게이트 전극으로부터의 전자 휘발을 방지할 수 있는 반도체 장치로 할 수 있다.

상기 발명에 있어서 바람직하게는, 상기 불순물은 비소이다. 이 구성을 채용함으로써 비소는 원자량이 크기 때문에, 주입에 의해 실리콘 기판에 침입시키기 쉽다.

상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 측벽을 갖는 플로팅 게이트 전극이 반도체 기판의 상측에 산화막을 개재하여 형성되고, 윗쪽으로부터 보았을 때에 상기 플로팅 게이트 전극의 양측에 인접하는 위치에 상기 반도체 기판의 표면이 노출된 활성 영역을 갖도록 배치되며, 상기 활성 영역에 불순물이 주입된 것에 대하여, 질소 및 산소를 포함하는 제 1 혼합 가스의 환경 하에서 열 처리하는 램프 어닐링 공정과, 상기 램프 어닐링 공정보다 후에 상기측벽에 산화막을 형성하도록, 산소를 포함하는 제 2 혼합 가스의 환경 하에서 열 처리하는 산화막 형성 공정을 포함한다. 이 방법을 채용함으로써 램프 어닐링 공정에서는, 플로팅 게이트 전극의 측벽에는 질화막을 형성시키지 않고 활성 영역을 질화할 수 있다. 플로팅 게이트 전극의 측벽에 질화막이 형성되어 있지 않는 것에 의해, 산화막 형성 공정에서는 플로팅 게이트 전극의 측벽에 산화막을 정상으로 형성할 수 있다.

상기 발명에 있어서 바람직하게는, 상기 제 1 혼합 가스로서 산소를 부피비로 10% 이상 70% 이하 포함하는 것을 이용한다. 이 방법을 채용함으로써, 플로팅 게이트 전극의 측벽에 질화막을 형성시키지 않고, 또한 활성 영역의 질화를 충분히 행할 수 있다.

상기 발명에 있어서 바람직하게는, 상기 불순물은 비소이다. 이 방법을 채용함으로써 비소는 원자량이 크기 때문에, 주입에 의해 실리콘 기판에 침입시키기 쉽다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

본 발명에 따른 실시예 1에서의 반도체 장치의 제조 방법에 대하여 설명한다. 도 6에 나타내는 구조까지의 제조 공정은 종래와 같다. 여기서, 종래 생각되고 있었던 질소 흐름에 의한 램프 어닐링을 행하는 대신에, 산소와 질소를 포함하는 제 1 혼합 가스의 흐름에 의한 램프 어닐링을 행한다. 제 1 혼합 가스 중에서의 산소 함유율은 부피비로 10% 이상 70% 이하이면 좋다.

상술한 램프 어닐링을 행하면, 도 1에 도시하는 바와 같이, 활성 영역에는 질화가 진행되어, 표면으로부터 내부로 확산하는 것과 같은 형태로 질화 영역(12)이 형성된다. 램프 어닐링은 질화 영역(12)이 소스층(7), 드레인층(6)을 완전히 포함하여 넓어지는 조건으로 해야 한다. 그 결과, 소스층(7)에서의, 불순물인 비소 As와, 램프 어닐링에 의해 질화된 부분의 질소 원자 N의 깊이 방향의 농도 분포를 그래프로 나타내면, 도 2와 같이 된다. 도 2로부터 명백한 것과 같이, 실리콘 기판(1) 중의 비소가 들어가 있는 위치에는 반드시 질소가 들어가 있다.

이와 같이, 제 1 혼합 가스로 램프 어닐링을 행한 경우, 도 1에 도시하는 바와 같이, 플로팅 게이트 전극(4)의 측벽에 질화막(13)은 형성되지 않는다. 이 다음에, 도 3에 도시하는 바와 같이, CVD법 등에 의해 상면을 덮도록 TEOS막(9)을 형성한다. 또한, 산소를 포함하는 제 2 혼합 가스의 환경 하에서 열 처리를 행함으로써, 도 4에 도시하는 바와 같이, 플로팅 게이트 전극(4)의 측벽이 열산화되어, 플로팅 게이트 전극(4)의 측벽을 덮도록 산화막(10)이 형성된다. TEOS막(9)을 에칭함으로써, 도 5에 나타내는 구조의 반도체 장치를 얻는다.

소스층(7)으로의 비소 주입 후에, 질소 흐름에 의한 램프 어닐링을 행하는 대신에, 산소와 질소를 포함하는 제 1 혼합 가스의 흐름에 의한 램프 어닐링을 행함으로써 했기 때문에, 플로팅 게이트 전극(4)의 측벽에는 산화막(도시 생략)이 얇게 형성되어 질화막(13)의 형성을 방해한다. 그 결과, 도 9, 도 10에서 문제로 되고 있었던 질화막(13)을 형성하지 않고, 실리콘 기판(1)을 질화할 수 있다. 또한, 플로팅 게이트 전극(4)의 측벽에 질화막(13)이 형성되어 있지 않는 것에 의해, 그 후의 공정에서, TEOS막(9)으로 둘러싼 상태로 열 처리했을 때에는, 플로팅 게이트 전극(4)의 측벽에 산화막(10)을 정상으로 형성할 수 있다.

그 결과, 플로팅 게이트 전극으로부터의 전자 휘발을 방지할 수 있고, 또한, 실리콘 기판 중에 생성된 질화물에 의해 결정 결함 발생을 방지한 반도체 장치를 제조할 수 있다.

또, 제 1 혼합 가스에 의한 램프 어닐링은 1000±수백℃의 온도에서, 수십초 정도 실행한다. 예컨대, 1100℃에서 30초 실행하면 효과가 얻어진다.

제 1 혼합 가스 중에서의 산소의 함유율은 부피비로 10% 이상 70% 이하가 좋다고 기술했는데, 산소가 부피비로 10%보다 적으면, 질화막 형성을 막는 데 충분한 산화막이 얻어지지 않는다. 산소가 부피비로 70%보다 많으면, 질소가 적어져 실리콘 기판의 질화가 충분히 행해질 수 없다. 따라서, 부피비로 10% 이상 70% 이하가 바람직하다.

(실시예 2)

도 5를 참조하여 본 발명에 따른 실시예 2에서의 반도체 장치에 대하여 설명한다. 이 반도체 장치는, 도 5에 도시하는 바와 같이, 플로팅 게이트(4)의 측벽에, 전자가 휘발하지 않을 정도로 측벽을 덮어 형성된 산화막(10)을 갖는다. 또한, 이 반도체 장치는 반도체 기판으로서의 실리콘 기판(1)의 활성 영역으로부터내부를 향해서 불순물로서의 비소를 함유하는 불순물 주입 영역을 갖고, 이 불순물 주입 영역에는 반드시 질소도 포함되어 있다.

이러한 구성이면, 결정 결함을 방지하면서, 플로팅 게이트 전극으로부터의 전자 휘발을 방지할 수 있는 반도체 장치로 할 수 있다. 또한, 이러한 구성의 반도체 장치이면, 실시예 1에 설명한 제조 방법을 적용함으로써 용이하게 제조할 수 있다.

또, 상술한 각 실시예에서는 불순물로서 비소를 이용했지만, 비소 이외에 붕소나 인을 불순물로서 이용해도 무방하다. 단, 비소를 이용한 경우, 원자량이 크기 때문에 주입에 의해 실리콘 기판에 침입시키기 쉬우므로 바람직하다.

본 발명에 의하면, 질소 및 산소를 포함하는 제 1 혼합 가스의 환경 하에서 열 처리하는 램프 어닐링 공정을 실행하기 위해서, 플로팅 게이트 전극의 측벽에는 질화막을 형성시키지 않고 활성 영역을 질화할 수 있다. 따라서, 산화막 형성 공정에서는, 플로팅 게이트 전극의 측벽에 산화막을 정상으로 형성할 수 있어, 전자 휘발을 방지한 반도체 장치를 제조할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 반도체 기판과,

   상기 반도체 기판의 상측에 산화막을 개재하여 형성된 플로팅 게이트 전극과,

   윗쪽으로부터 보았을 때에 상기 플로팅 게이트 전극의 양측에 인접하는 위치에 상기 반도체 기판의 표면이 노출된 활성 영역을 구비하되,

   상기 반도체 기판은 상기 활성 영역으로부터 내부를 향해서 불순물이 주입된 불순물 주입 영역을 포함하며,

   상기 불순물 주입 영역은 전역에 걸쳐 질소를 포함하고 있고,

   상기 플로팅 게이트 전극은 측벽과, 상기 측벽을 거쳐서 전자가 휘발하지 않도록 상기 측벽을 덮어 형성된 산화막을 포함하는

   반도체 장치.
2. 제 1 항에 있어서,

   상기 불순물은 비소인 반도체 장치.
3. 측벽을 갖는 플로팅 게이트 전극이 반도체 기판의 상측에 산화막을 개재하여형성되고, 윗쪽으로부터 보았을 때에 상기 플로팅 게이트 전극의 양측에 인접하는 위치에 상기 반도체 기판의 표면이 노출된 활성 영역을 갖도록 배치되며, 상기 활성 영역에 불순물이 주입된 것에 대하여,

   질소 및 산소를 포함하는 제 1 혼합 가스의 환경 하에서 열 처리하는 램프 어닐링 공정과,

   상기 램프 어닐링 공정보다 후에 상기 측벽에 산화막을 형성하도록, 산소를 포함하는 제 2 혼합 가스의 환경 하에서 열 처리하는 산화막 형성 공정을 포함하는

   반도체 장치의 제조 방법.