EP1266408A1 - Steg-feldeffekttransistor und verfahren zum herstellen eines steg-feldeffekttransistors - Google Patents

Steg-feldeffekttransistor und verfahren zum herstellen eines steg-feldeffekttransistors

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EP1266408A1
EP1266408A1 EP01919175A EP01919175A EP1266408A1 EP 1266408 A1 EP1266408 A1 EP 1266408A1 EP 01919175 A EP01919175 A EP 01919175A EP 01919175 A EP01919175 A EP 01919175A EP 1266408 A1 EP1266408 A1 EP 1266408A1
Authority
EP
European Patent Office
Prior art keywords
effect transistor
field effect
spacer
layer
gate
Prior art date
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Withdrawn
Application number
EP01919175A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Wolfgang RÖSNER
Richard Johannes Luyken
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1266408A1 publication Critical patent/EP1266408A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon

Definitions

  • the d ung OF INVENTION relates to a fin field effect transistor and a method for fabricating a fin Feld bintransi ⁇ stors.
  • Such a fin field effect transistor and a method for producing such a fin field effect transistor are known from [1].
  • the web field-effect transistor 200 from [1] has a silicon substrate 201 and an oxide layer of silicon oxide SiO 2 202 thereon (see FIG. 2).
  • a web 203 made of silicon is provided on part of the oxide layer 202.
  • a gate 204 of the resulting land field effect transistor 200 is disposed over part of land 203 and along the entire height of the land part.
  • the channel region (not shown) can be formed with the aid of the gate which extends along the side walls 205 of the fin 203
  • the web 203 forms a source region 206 and a drain region 207.
  • the fin field transistor 200 known from [1]
  • oxide spacers 208 only form along the side walls 205 of the web 203.
  • the IMPLAN ⁇ animals is of the mesa 203 to prevent over the side walls 205, and it is in addition to the source region 206 and the drain Bereic h 207 of the channel region implanted with dopant atoms.
  • the channel area is not protected by an oxide spacer. This leads to an underdiffusion when the S teg field transistor 200 is implanted with doping atoms.
  • a fin field effect transistor is generally to be understood as a field effect transistor whose source and drain extend vertically, also exposed, or over an insulator layer, for example an oxide layer, and has a gate which extends partially above it extending area, in particular over the channel region of the field effect transistor, and along the side walls of the resulting vertical structure.
  • the channel area extends along the vertical structure from source to drain.
  • the invention is therefore based on the problem of specifying a fin field effect transistor in which underdiffusion in the channel region below the gate is avoided as part of an implantation of the gate with doping atoms.
  • the invention is based on the problem of specifying methods for producing such a fin field effect transistor.
  • the problems are in accordance with by the fin field effect transistor, and by the method for manufacturing the fin field effect ⁇ sistors having the features of the independent patent applica ⁇ a reflection dissolved.
  • E S teg field effect transistor has e substrate, a ridge above the substrate and over em gate and a spacer over a portion of the bar on.
  • a fin field effect ⁇ sistors is formed on a substrate e web.
  • a gate layer is formed over the substrate and over part of the land.
  • An insulation layer is then formed over the gate layer.
  • the gate layer is partially removed below the insulation layer and a spacer is formed in the partially removed area.
  • a fin is formed over a substrate.
  • a gate layer is formed over the substrate, along and over part of the land.
  • An insulation layer is formed over the gate layer.
  • a layer to be removed is formed up to a height that lies above the web and below the insulation layer, over a part of the layer to be removed, a spacer is formed and the layer to be removed is essentially up to removed to the part that lies directly below the spacer.
  • the invention provides for the first time an em ⁇ teg field effect transistor with a spacer produced according to a self-aligned process.
  • the spacer is formed over part of the web, so that underdiffusion during source, dram implantation with doping atoms is avoided.
  • the configurations described below relate both to the fin field effect transistor and to the method for producing the fin field effect transistor.
  • the gate and / or the spacer can extend essentially along the entire height of the part of the web.
  • the substrate can have silicon, and alternatively a further layer, for example made of silicon oxide, can also be provided on the substrate, generally made of an oxide on which the web and the gate are arranged.
  • the web can have silicon.
  • the gate has polysilicon. Furthermore, the gate can also be formed by a stack of polysilicon and tungsten silicide.
  • the spacer can have silicon oxide and / or silicon nitride
  • the spacer has a first spacer part with silicon oxide and a second spacer part with silicon nitride.
  • the second spacer part is arranged above the first spacer part.
  • etch stop layer between the substrate and the web and the gate intended.
  • the etch stop layer preferably has silicon nitride.
  • the height of the spacer with respect to the substrate can be substantially equal to the height of the gate.
  • This configuration practically completely prevents underdiffusion in the implantation of the source region and the Dra region of the fin field effect transistor.
  • At least part of the elements of the web field effect transistor can be formed by means of deposition.
  • the layer to be removed can be removed by means of etching, for example by means of dry or wet etching.
  • FIG. 1 shows a bridge field effect transistor according to a first exemplary embodiment of the invention
  • Figure 2 shows a fin field effect transistor according to the prior art
  • FIG. 3 shows a plan view of the fin field effect transistor from FIG. 1 with a section line A-A ';
  • FIGS. 4A to 4E are sectional views of the fin field-effect ⁇ transistor of Figure 1 taken along section line AA 'of Figure 3, in which the individual method steps te of the manufacturing process of the fin field-effect transistor of Figure 1 according to a first exemplary embodiment of the invention are shown;
  • FIG. 5 shows a fin field effect transistor in accordance with a second exemplary embodiment of the invention
  • Figure 6 is a plan view of the fin field effect transistor of Figure 5 with a section line B-B ';
  • FIGS. 7A to 7E are sectional views of the fin field effect transistor from FIG. 5 along the section line B-B 'from FIG. 6, in which the individual method steps of the manufacturing method of the fin field effect transistor from FIG. 6 are shown according to a second exemplary embodiment of the invention;
  • Figure 8 shows a bridge field effect transistor according to a third embodiment of the invention.
  • FIG. 1 shows a fin field effect transistor 100 according to a first exemplary embodiment of the invention.
  • the web field-effect transistor 100 has a substrate 101 on which an oxide layer 102 made of silicon oxide SiO 2 with a layer thickness of approximately 200 is deposited (cf. FIG. 1). On the oxide layer 102 e fin 103 out of silicon ⁇ is formed. E strikess method used b: (silicon on insulators ⁇ gate SOI) for the manufacture of the fin 103 to a Ausfuh- from the SOI technique according to, for example approximately. Over a portion of the S Tegs 103 and along the partial region in the vertical
  • a polysilicon layer 106 forming em gate 104 and spacers 107, 108 made of silicon oxide are arranged in the direction along the side walls 105 of the web 103 and in the corresponding, linearly continued region on the oxide layer 102.
  • a protective layer 111 made of silicon nitride Si3N4 is applied over the gate 104 and the spacers 107, 108 to protect the gate 104.
  • a source region 109 and a dram region 110 are formed, which can be conductively coupled to one another depending on the control by means of the gate 104 via a channel region (not shown).
  • FIG. 3 shows the fin field effect transistor 100 from FIG. 1 m in a top view.
  • FIG. 3 shows a section line A-A ', along which a cut is made, which results in the sectional views of the fin field effect transistor 100 from FIG. 1 shown in FIGS. 4A to 4E.
  • the starting point is an SOI wafer, ie clearly a silicon substrate 101 with a silicon oxide layer 102 (see FIG. 4A).
  • a first step an adjustment of the insert carried ⁇ voltage of the fin field-effect transistor 100 through implantati ⁇ on of doping atoms, according to the exemplary embodiment with boron atoms.
  • this channel implantation can also be omitted as part of the method.
  • photoresist is applied to the silicon layer formed in such a way that the photoresist indicates where the web 103 is to be formed.
  • the silicon which is not covered with photoresist, is etched by means of a wet etching process or a dry etching process.
  • the etching process is stopped as soon as the surface of the silicon oxide layer 102 is reached.
  • the photoresist is removed from the resulting web 103.
  • gate oxide is formed along the side walls of the web 103 and above the web 103.
  • a layer of polysilicon is deposited by means of a CVD method over the silicon oxide layer 102, along the side walls of the web 103 and over the web 103.
  • the resulting polysilicon layer is doped with phosphorus atoms or boron atoms.
  • a silicon nitride layer (S13N14) is deposited as a protective layer 111 on the polysilicon layer, which serves as gate 104 in the fin field effect transistor 100, by means of a CVD method.
  • photoresist is applied on the Siliziumnit ⁇ d Anlagen 107 such that is not etched by the photoresist in the area further etching steps, the later as the gate 1 0 4 b zw.
  • S pacer 105 to 106 are used.
  • the nitride layer is Siliziu 111 which is not covered with photoresist, etched by ei ⁇ nes Nassatzvons ornicatzvons.
  • the etching process is terminated on the surface of the silicon oxide layer 102, so that oxide is not etched.
  • the photoresist is then removed from the silicon nitride layer 111 (see FIG. 4B).
  • the polysilicon layer 160 below the silicon nitride layer 111 is partially etched away by means of wet etching or dry etching. A T-shaped structure 400 is thus clearly created.
  • a silicon oxide layer with a thickness of approximately 500 n is deposited by means of a CVD process.
  • the silicon oxide layer is then removed again by means of a chemical-mechanical polishing process until the silicon nitride layer 111 is reached. If the silicon nitride layer 111 is reached, the CMP process is stopped.
  • silicon oxide is etched up to the surface of the silicon oxide layer 102 by means of a dry etching process. Dry etching is selective to silicon nitride. S omit formed below the silicon nitride layer, but o b preserver b of the fin 103 and iliziumoxid für on the side walls of the ridge and on the S 102, the desired S shown in Figure 1 pacer 105, 106 of the fin field-effect transistor 100 (cf., Fig. 4D).
  • oxide is separated to ⁇ and the source region and the drain region of the S Tegs 104 are now exposed ⁇ more -implantiert n via the side walls of the fin 103.
  • contacts for gate, source, drain can be etched for the fin field effect transistor 100, and siliciding of the fin field effect transistor 100 is possible.
  • FIG. 5 shows a fin field effect transistor 500 according to a second exemplary embodiment of the invention.
  • the fin field effect transistor 500 according to the second exemplary embodiment is therefore particularly suitable for standard semiconductor processes.
  • the fin field effect transistor 500 according to the second exemplary embodiment differs from the fin field effect transistor 100 according to the first exemplary embodiment essentially in that the silicon nitride layer 107 lies essentially only over the polysilicon layer of the gate 104 and that two silicon nitride spacers 501, 502 are arranged above the spacers 107, 108.
  • F ig. 6 shows the fin field-effect transistor 500 of Figure 5 a plan view with the section line B-B 'along which the Schnit ⁇ tansic h th t he F ⁇ g.7A F ⁇ g.7E to the fin field effect transistor arise 500th
  • F ⁇ g.7A shows the fin field-effect transistor 500 according to the second embodiment of the chnittline sectional view along the S BB 'in Figure 6 with the substrate 101, the silicon oxide film 102 and the fin 103 as well as a silicon nitride layer 701 on the ridge 103rd
  • a charge carrying implantation can be carried out to adjust the threshold voltage of the bridge field effect transistor 500.
  • gate oxide is formed over the web and the silicon nitride layer 701.
  • a polysilicon layer is deposited by means of a suitable CVD method, the polysilicon layer 106 being doped with phosphorus atoms or boron atoms during the deposition.
  • the polysilicon layer 106 has a thickness of approximately 400 n.
  • the thickness of the polysilicon layer 106 is not a critical criterion in the context of the manufacturing process.
  • a silicon nitride layer 111 is applied as a protective layer on the polysilicon layer 106 is deposited by means of a CVD method (see FIG. 7B).
  • a lso the portions of polysilicon layer 106 that are not protected by the photoresist are etched away by a dry etching or a wet etching method. This etch is selective to silicon nitride.
  • the etching process is stopped on the surface of the silicon nitride layer 701.
  • the photoresist is then removed from the silicon nitride layer 111 again (see FIG. 7B).
  • a silicon oxide layer 702 with a thickness of approximately 500 nm is deposited by means of a suitable CVD method over the web 103, on the silicon nitride layer 701 of the web 103 and over the remaining surface areas of the web field-effect transistor 500 that have been exposed until then.
  • the silicon oxide is removed by means of a chemical-mechanical polishing process, the CMP process being stopped at the upper limit of the silicon nitride layer 111 which is arranged on the polysilicon layer 106.
  • the silicon oxide layer 702 is then anisotropically etched to the lower edge of the silicon nitride layer 111 located on the polysilicon layer 106 (cf. FIG. 7C). Subsequently, a silicon nitride layer in accordance with the off nm f ⁇ ü guide for the thickness 50, it being noted, is very variably predetermined that the thickness of the S iliziumnitrid für deposited middle l s of a suitable CVD method.
  • the silicon nitride spacers are 5 0 1, 502 (see FIG. Fxg.7C) etched by means of ayeratzvons ge ⁇ .
  • the silicon oxide layer 702 on the silicon nitride layer 701 is etched away using a dry etching process, as a result of which silicon oxide spacers 107, 108 are formed (cf. FIG. 7D).
  • the fin field effect transistor 500 in which in turn the contacts to source, gate, dram can be etched in further process steps or which can be subjected to a conventional semiconductor standard process for further treatment.
  • the silicidation of the web field-effect transistor 500 according to the second exemplary embodiment is also possible.
  • FIG. 8 shows a bridge field effect transistor 800 according to a third exemplary embodiment.
  • the ridge field effect transistor 800 according to the third exemplary embodiment essentially corresponds to the ridge field effect transistor 100 according to the first exemplary embodiment, with the difference that a silicon metride layer 801 is provided as an etch stop layer on the silicon oxide layer 102.
  • a further silicon oxide layer 802 is also provided on the silicon nitride layer 801.
  • polysilicon can be used for an etch stop layer 801, as is also represented by the silicon nitride layer 702 according to the second exemplary embodiment above the silicon oxide layer 102.
  • the manufacturing process for the fin field effect transistor 800 according to the third exemplary embodiment likewise essentially corresponds to the manufacturing process for the fin field effect transistor 100 according to the first exemplary embodiment, although the further silicon oxide layer 802 is deposited on the silicon nitride layer 801 by means of a CVD method. After appropriate preparation of the polysilicon layer with photoresist, the further silicon oxide layer 802 is anisotropically etched using a dry etching process or a wet etching process. The etching is finished on the silicon nitride layer 801.

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Der Steg-Feldeffekttransistor weist ein Substrat auf, einen Steg über dem Substrat, sowie ein Gate und einen Spacer über einem Teil des Stegs.

Description

Beschreibung
Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
Die Erfindung betrifft einen Steg-Feldeffekttransistor und ein Verfahren zum Herstellen eines Steg-Feldeffekttransi¬ stors .
Ein solcher Steg-Feldeffekttransistor und ein Verfahren zum Herstellen eines solchen Steg-Feldeffekttransistors sind aus [1] bekannt.
Der Steg-Feldeffekttransistor 200 aus [1] weist ein Silizium- substrat 201, und darauf eine Oxidschicht aus Siliziumoxid Siθ2 202 auf (siehe Fig.2) .
Auf einem Teil der Oxidschicht 202 ist ein Steg 203 aus Silizium vorgesehen. Über einem Teil des Stegs 203 und entlang der gesamten Höhe des Teils des Stegs ist ein Gate 204 des sich ergebenden Steg-Feldeffekttransistors 200 angeordnet.
Bei dem aus [1] bekannten Steg-Feldeffekttransistor 200 kann der Kanalbereich (nicht dargestellt) mit Hilfe des sich ent- lang der Seitenwände 205 des Stegs 203 erstreckenden Gates
204 von Ladungsträgern invertiert werden. Der Steg 203 bildet einen Source-Bereich 206 und einen Drain-Bereich 207.
Bei dem aus [1] bekannten Steg-Feldtransistor 200 existiert jedoch keine selbstjustierte Spacer-Technologie für die LDD- I plantation oder HDD-Implantation, um den Steg 203, der auch als Mesa bezeichnet wird, in dem Source-Bereich 206 und in dem Drain-Bereich 207 mit Dotieratomen hoch zu dotieren.
Dies liegt insbesondere daran, dass sich Oxid-Spacer 208 lediglich entlang der Seitenwände 205 des Stegs 203 ausbilden. Durch die vorhandenen Oxid-Spacer 208 wird jedoch das implan¬ tieren der Mesa 203 über die Seitenwände 205 verhindert, und es wird zusätzlich zu dem Source-Bereich 206 und dem Drain- Bereich 207 der Kanalbereich mit Dotieratomen implantiert. Der Kanalbereich ist nicht durch einen Oxidspacer geschützt. Dies führt zu einer Unterdiffusion bei einer Implantation des Steg-Feldtransistors 200 mit Dotieratomen.
Weiterhin ist es oftmals wünschenswert, Source-Bereich 206 und den Drain-Bereich 207 des Stegs 203 frei zugänglich zu erhalten, um den Drain-Bereich 207 des Stegs 203 auf einfache Weise und exakt dotieren zu können.
Dies ist jedoch mit dem Steg-Feldeffekttransistor 200 gemäß dem [1] und dementsprechenden Herstellungsverfahren, das in [1] beschrieben ist, nicht möglich.
Unter einem Steg-Feldeffekttransistor ist im Rahmen der Erfindung allgemein ein Feldeffekttransistor zu verstehen, de- ren Source und Drain sich vertikal, auch freiliegend, oder über einer Isolatorschicht, beispielsweise einer Oxidschicht, erstreckt und ein Gate aufweist, das sich teilweise über dem sich vertikal erstreckenden Gebiet, insbesondere über dem Kanalbereich des Feldeffekttransistors, und entlang der Seiten- wände der sich ergebenden vertikalen Struktur erstreckt. Der Kanalbereich erstreckt sich entlang der vertikalen Struktur von Source zu Drain.
Somit liegt der Erfindung das Problem zugrunde, einen Steg- Feldeffekttransistor anzugeben, bei dem eine Unterdiffusion im Kanalbereich unterhalb des Gates im Rahmen einer Implantierung des Gates mit Dotieratomen vermieden wird.
Weiterhin liegt der Erfindung das Problem zugrunde, Verfahren zur Herstellung eines solchen Steg-Feldeffekttransistors anzugeben. Die Probleme werden durch den Steg-Feldeffekttransistor sowie durch die Verfahren zum Herstellen des Steg-Feldeffekttran¬ sistors mit den Merkmalen gemäß den unabhängigen Patentan¬ sprüchen gelost.
E Steg-Feldeffekttransistor weist e Substrat, einen Steg über dem Substrat und em Gate und einen Spacer über einem Teil des Stegs auf.
Bei einem Verfahren zum Herstellen eines Steg-Feldeffekttran¬ sistors wird auf einem Substrat e Steg gebildet. Über dem Substrat und über einen Teil des Stegs wird eine Gateschicht ausgebildet. Anschließend wird über der Gateschicht eine Isolationsschicht gebildet. Unterhalb der Isolationsschicht wird die Gateschicht teilweise entfernt und m dem teilweise entfernten Gebiet wird em Spacer gebildet.
In einem weiteren Verfahren zum Herstellen eines Steg-Feldeffekttransistors wird über einem Substrat em Steg ausgebil- det. Über dem Substrat, entlang und über einem Teil des Stegs wird eine Gateschicht gebildet. Über der Gateschicht wird eine Isolationsschicht gebildet. Über dem Bereich, der nicht von der Gateschicht bedeckt ist, wird eine wegzuatzende Schicht gebildet bis zu einer Hohe, die oberhalb des Stegs und unterhalb der Isolationsschicht liegt, über einem Teil der wegzuatzenden Schicht wird em Spacer gebildet und die wegzuatzende Schicht wird im wesentlichen bis auf den Teil entfernt, der direkt unterhalb des Spacers liegt.
Durch die Erfindung wird erstmals em Ξteg-Feldeffekttran- sistor mit einem gemäß einem selbstjustierten Prozess erzeugten Spacer angegeben. Bei dem erf dungsgemaßen Steg-Feldeffekttransistor ist der Spacer über einen Teil des Stegs ausgebildet, so dass eine Unterdiffusion bei einer Source-, Dram-Implantierung mit Dotieratomen vermieden wird. Auch bleiben bei dem erfindungsgemäßen Steg-Feldeffekttran¬ sistor der Source-Bereich und der Drain-Bereich des Stegs frei zugänglich, so dass eine exakte und einfache Dotierung des Source-Bereichs und des Drain-Bereichs des Stegs möglich wird.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhangigen Ansprüchen.
Die im weiteren beschriebenen Ausgestaltungen beziehen sich sowohl auf den Steg-Feldeffekttransistor als auch auf die Verfahren zum Herstellen des Steg-Feldeffekttransistors.
Das Gate und/oder der Spacer kann/können sich im wesentlichen entlang der gesamten Höhe des Teils des Stegs erstrecken.
Das Substrat kann Silizium aufweisen, und es kann alternativ auch auf dem Substrat eine weitere Schicht, beispielsweise aus Siliziumoxid vorgesehen sein, allgemein aus einem Oxid, auf dem der Steg sowie das Gate angeordnet sind.
Der Steg kann Silizium aufweisen.
Gemäß einer Ausgestaltung der Erfindung weist das Gate Poly- siliziu auf. Ferner kann das Gate auch durch einen Stapel von Polysiliziu und Wolframsilizid gebildet werden.
Der Spacer kann Siliziumoxid und/oder Siliziumnitrid aufwei- se
Gemäß einer weiteren Ausgestaltung der Erfindung weist der Spacer einen ersten Spacerteil mit Siliziumoxid und einen zweiten Spacerteil mit Siliziumnitrid auf. Der zweite Spacerteil ist über dem ersten Spacerteil angeordnet.
Gemäß einer weiteren Ausgestaltung der Erfindung ist zwischen dem Substrat und dem Steg und dem Gate eine Atzstoppschicht vorgesehen. Die Atzstoppschicht weist vorzugsweise Silizium- nitrid auf.
Durch diese Ausgestaltung wird eine weitere Vereinfachung des Herstellungsverfahrens des Steg-Feldeffekttransistors er¬ reicht, da keine aktive Überwachung beim Atzen der das Gate bildenden Polysiliziumschicht an der Grenze zu dem Substrat oder dem Oxid erforderlich ist. Der Atzprozess wird gemäß dieser Ausgestaltung automatisch an der Atzstoppschicht ge- stoppt.
Weiterhin kann die Hohe des Spacers bezüglich des Substrats im wesentlichen gleich der Hohe des Gates sein.
Durch diese Ausgestaltung wird eine Unterdiffusion bei der Implantierung des Source-Bereichs und des Dra -Bereichs des Steg-Feldeffekttransistors praktisch vollständig vermieden.
Zumindest em Teil der Elemente des Steg-Feldeffekttransi- stors kann mittels Abscheiden gebildet werden.
Somit kann gemäß dieser Weiterbildung übliche Halbleiter- Prozesstechnik eingesetzt werden, wodurch eine einfache und kostengünstige Realisierung der Herstellungsverfahren ermog- licht ist.
Die zu entfernende Schicht kann mittels Atzen entfernt werden, beispielsweise mittels Trockenatzens oder Nassatzens.
Ausfuhrungsbeispiele der Erfindung sind m den Figuren dargestellt und werden im weiteren naher erläutert.
Es zeigen
Figur 1 einen Steg-Feldeffekttransistor gemäß einem ersten Ausfuhrungsbeispiel der Erfindung; Figur 2 einen Steg-Feldeffekttransistor gemäß dem Stand der Technik;
Figur 3 eine Draufsicht auf den Steg-Feldeffekttransistor aus Figur 1 mit einer Schnittlinie A-A';
Figuren 4A bis 4E Schnittansichten des Steg-Feldeffekt¬ transistors aus Figur 1 entlang der Schnittlinie A-A' aus Figur 3, in denen die einzelnen Verfahrensschrit- te des Herstellungsverfahrens des Steg-Feldeffekttransistors aus Figur 1 gemäß einem ersten Ausfüh- rungsbeispiel der Erfindung dargestellt sind;
Figur 5 einen Steg-Feldeffekttransistor gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Figur 6 eine Draufsicht des Steg-Feldeffekttransistors aus Figur 5 mit einer Schnittlinie B-B';
Figuren 7A bis 7E Schnittansichten des Steg-Feldeffekttransistors aus Figur 5 entlang der Schnittlinie B-B' aus Figur 6, in denen die einzelnen Verfahrensschritte des Herstellungsverfahrens des Steg-Feldeffekttransistors aus Figur 6 gemäß einem zweiten Ausfüh- rungsbeispiel der Erfindung dargestellt sind;
Figur 8 einen Steg-Feldeffekttransistor gemäß einem dritten Ausführungsbeispiel der Erfindung.
Fig.l zeigt einen Steg-Feldeffekttransistor 100 gemäß einem ersten Ausführungsbeispiel der Erfindung.
Der Steg-Feldeffekttransistor 100 weist ein Substrat 101 auf, auf dem eine Oxidschicht 102 aus Siliziumoxid Siθ2 einer Schichtdicke von ungefähr 200 abgeschieden ist (vgl. Fig.l). Auf der Oxidschicht 102 ist e Steg 103 aus Silizium ausge¬ bildet. Zum Herstellen des Stegs 103 wird gemäß dem Ausfuh- rungsbeispiel ein aus der SOI-Technik (SOI: Silicon on Isola¬ tor) bekanntes Verfahren eingesetzt. Über einem Teilbereich des Stegs 103 und entlang des Teilbereichs in vertikaler
Richtung entlang der Seitenwände 105 des Stegs 103 und in dem entsprechenden, linear fortgesetzten Bereich auf der Oxid- schicht 102 sind eine em Gate 104 bildende Polysilizium- schicht 106 sowie Spacer 107, 108 aus Siliziumoxid angeord- net.
Über dem Gate 104 und den Spacern 107, 108 ist eine Schutzschicht 111 aus Siliziumnitrid Si3N4 zum Schutz des Gates 104 aufgebracht. Somit bilden sich em Source-Bereich 109 und em Dram-Bereich 110 aus, die miteinander abhangig von der Steuerung mittels des Gates 104 über einen Kanalbereich (nicht dargestellt) leitend gekoppelt sein können.
Im weiteren werden für gleiche Elemente in unterschiedlichen Zeichnungen die gleichen Bezugszeichen verwendet.
Fig.3 zeigt den Steg-Feldeffekttransistor 100 aus Figur 1 m der Draufsicht.
In Fig.3 ist eine Schnittlinie A-A' dargestellt, entlang der em Schnitt durchgeführt wird, die die in Fιg.4A bis Fig.4E dargestellten Schnittansichten des Steg-Feldeffekttransistors 100 aus Fig.l ergeben.
Anhand der Fιg.4A bis Fιg.4E werden im weiteren die einzelnen Verfahrensschritte zum Herstellen des Steg- Feldeffekttransistors 100 gemäß dem ersten Ausfuhrungsbei- spiel erläutert.
Ausgegangen wird von einem SOI-Wafer, d.h. anschaulich von einem Silizium-Substrat 101, m dem sich eine Siliziumoxid- schicht 102 befindet (vgl. Fιg.4A). In einem ersten Schritt erfolgt eine Einstellung der Einsatz¬ spannung des Steg-Feldeffekttransistors 100 durch Implantati¬ on von Dotieratomen, gemäß dem Ausfuhrungsbeispiel mit Bor- Atomen. Bei einem vollständig verarmten Transistor kann diese Kanalimplantation im Rahmen des Verfahrens auch weggelassen werden.
In einem weiteren Schritt wird auf die gebildete Siliziu - schicht Photolack aufgetragen derart, dass durch den Photolack angegeben wird, wo sich der Steg 103 ausbilden soll.
In einem weiteren Schritt wird das Silizium, das nicht mit Photolack bedeckt ist, mittels eines Nassatzverfahrens oder eines Trockenatzverfahrens geatzt.
Das Atzverfahren wird gestoppt, sobald die Oberflache der Si- liziumoxidschicht 102 erreicht ist.
In einem weiteren Schritt wird der Photolack von dem sich nunmehr ergebenden Steg 103 entfernt.
In einem weiteren Schritt wird entlang der Seitenwande des Stegs 103 sowie über dem Steg 103 Gateoxid gebildet.
In einem weiteren Schritt wird über der Siliziumoxidschicht 102, entlang der Seitenwande des Stegs 103 sowie über dem Steg 103 eine Schicht Polysiliziu mittels eines CVD- Verfahrens abgeschieden. Wahrend des Abscheidens des Polysi- liziums wird die sich ergebende Polysiliziumschicht mit Phosphor-Atomen oder Bor-Atomen dotiert.
In einem weiteren Schritt wird auf der Polysiliziumschicht, die bei dem Steg-Feldeffekttransistor 100 als Gate 104 dient, mittels eines CVD-Verfahrens eine Siliziumnitπdschicht (S13N14) als Schutzschicht 111 abgeschieden. Anschließend wird Photolack auf der Siliziumnitπdschicht 107 aufgetragen derart, dass durch den Photolack der Bereich in weiteren Atzschritten nicht geatzt wird, der spater als Gate 104 bzw. Spacer 105, 106 verwendet werden soll.
In einem anschließenden Schritt wird die Siliziu nitrid- schicht 111, die nicht mit Photolack bedeckt ist, mittels ei¬ nes Nassatzverfahrens oder eines Trockenatzverfahrens geatzt.
Weiterhin wird die Polysiliziumschicht 106, die nicht durch den Photolack geschützt ist, mittels eines Trockenatzverfah¬ rens oder eines Nassatzverfahrens weggeatzt.
Das Atzverfahren wird an der Oberflache der Siliziu oxid- schicht 102 beendet, so dass Oxid nicht geatzt wird.
Anschließend wird der Photolack von der Siliziu nitridschicht 111 entfernt (vgl. Fιg.4B) .
In einem weiteren Schritt (vgl. Fιg.4C) wird mittels Nassat- zens oder Trockenatzens die Polysiliziumschicht 160 unterhalb der Siliziumnitridschicht 111 teilweise weggeatzt. Es entsteht somit anschaulich eine T-formige Struktur 400.
In einem weiteren Schritt (vgl. Fιg.4D) wird eine Siliziu- oxidschicht der Dicke von ungefähr 500 n mittels eines CVD- Verfahrens abgeschieden.
Anschließend wird die Siliziumoxidschicht mittels eines che- misch-mechanischen Polierverfahrens wieder entfernt so lange, bis die Siliziumnitridschicht 111 erreicht ist. Ist die Siliziumnitridschicht 111 erreicht, wird das CMP-Verfahren gestoppt.
Anschließend wird mittels eines Trockenatzverfahrens Siliziu- moxid bis zu der Oberflache der Siliziumoxidschicht 102 geatzt. Das Trockenatzen ist selektiv zu Ξiliziumnitrid. Somit bilden sich unterhalb der Siliziumnitridschicht, aber oberhalb des Stegs 103 und an den Seitenwänden des Stegs und auf der Siliziumoxidschicht 102 die in Figur 1 dargestellten gewünschten Spacer 105, 106 des Steg-Feldeffekttransistors 100 aus (vgl. Fig. 4D) .
In einem weiteren Schritt (vgl. Fig.4E) wird Streuoxid abge¬ schieden und der Source-Bereich und der Drain-Bereich des Stegs 104 werden über die Seitenwände des Stegs 103, die nun¬ mehr freiliegen, n -implantiert.
Auch eine Implantation von Atomen in den Kanalbereich ist nunmehr nicht möglich, da das gesamte Gate 104 durch die Spacer 105, 106 vollständig geschützt ist.
In abschließenden Standard-Halbleiter-Prozessschritten können für den Steg-Feldeffekttransistor 100 Kontakte für Gate, Source, Drain, geätzt werden, und es ist eine Silizidierung des Steg-Feldeffekttransistors 100 möglich.
Fig.5 zeigt einen Steg-Feldeffekttransistor 500 gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Bei dem Steg-Feldeffekttransistor 500 ist zu dessen Herstellung, wie im weiteren erläutert wird, kein Unterätzen der Polysiliziumschicht 106 mehr erforderlich.
Somit ist der Steg-Feldeffekttransistor 500 gemäß dem zweiten Ausführungsbeispiel insbesondere für Halbleiter-Standardpro- zesse geeignet.
Der Steg-Feldeffekttransistor 500 gemäß dem zweiten Ausführungsbeispiel unterscheidet sich von dem Steg-Feldeffekttran- sistor 100 gemäß dem ersten Ausfuhrungsbeispiel im wesentlichen dadurch, dass die Siliziumnitridschicht 107 im wesentlichen nur über der Polysiliziumschicht des Gate 104 liegt und dass über den Spacern 107, 108 zwei Siliziumnitrid-Spacer 501, 502 angeordnet sind.
Fig.6 zeigt den Steg-Feldeffekttransistor 500 aus Fig.5 der Draufsicht mit der Schnittlinie B-B', entlang der die Schnit¬ tansichten der Fιg.7A bis Fιg.7E des Steg-Feldeffekttransistors 500 sich ergeben.
Fιg.7A zeigt den Steg-Feldeffekttransistor 500 gemäß dem zweiten Ausführungsbeispiel der Schnittansicht entlang der Schnittlinie B-B' aus Fig.6 mit dem Substrat 101 der Siliziumoxidschicht 102 und dem Steg 103 sowie einer Siliziumnitridschicht 701 auf dem Steg 103.
Optional kann m einem weiteren Schritt eine Ladungstrageπm- plantation zum Einstellen der Einsatzspannung des Steg-Feldeffekttransistors 500 durchgeführt werden.
In einem weiteren Schritt wird Gateoxid über dem Steg und der Siliziumnitridschicht 701 gebildet.
In einem weiteren Schritt (vgl. Fιg.7B) wird eine Polysiliziumschicht mittels eines geeigneten CVD-Verfahrens abgeschieden, wobei wahrend des Abscheidens die Polysiliziumschicht 106 mit Phosphor-Atomen oder Bor-Atomen dotiert wird. Die Polysiliziumschicht 106 weist eine Dicke von ungefähr 400 n auf.
In diesem Zusammenhang ist anzumerken, dass die Dicke der Po- lysiliziumschicht 106 kein kritisches Kriterium im Rahmen der Herstellungsverfahrens darstellt .
Nachdem mittels eines chemisch-mechanischen Polierverfahrens das Polysilizium soweit entfernt worden ist, dass sich die Hohe einer Struktur, die schließlich das Gate 104 des Steg- Feldeffekttransistors 100 bildet, ergibt, wird eine Siliziumnitridschicht 111 ais Schutzschicht auf der Polysilizium- schicht 106 mittels eines CVD-Verfahrens abgeschieden (vgl. Fig.7B) .
Anschließend wird auf den Bereich, der für das Gate 104 des Steg-Feldeffekttransistors 500 vorgesehen ist, Photolack auf¬ getragen und der nicht mit dem Photolack bedeckte Teil der Siliziumnitridschicht 702 wird mittels eines Trockenätzverfahrens oder eines Nassätzverfahrens weggeätzt.
Auch die Bereiche der Polysiliziumschicht 106, die nicht durch den Photolack geschützt sind, werden mittels eines Trockenätzverfahrens oder eines Nassätzverfahrens weggeätzt. Diese Ätzung ist selektiv zu Siliziumnitrid.
Das Ätzverfahren wird an der Oberfläche der Siliziumnitridschicht 701 gestoppt.
Anschließend wird der Photolack von der Siliziumnitridschicht 111 wieder entfernt (vgl. Fig.7B).
In einem weiteren Schritt wird eine Siliziumoxidschicht 702 der Dicke von ungefähr 500 nm mittels eines geeigneten CVD- Verfahrens über dem Steg 103, auf der Siliziumnitridschicht 701 des Stegs 103 sowie über den restlichen, bis dahin frei- gelegten Oberflächenbereichen des Steg-Feldeffekttransistors 500 abgeschieden.
Mittels eines chemisch-mechanischen Polierverfahrens wird das Siliziumoxid entfernt, wobei das CMP-Verfahren gestoppt wird an der Obergrenze der Siliziumnitridschicht 111, die auf der Polysiliziumschicht 106 angeordnet ist.
Anschließend wird die Siliziumoxidschicht 702 anisotrop geätzt bis zur Unterkante der sich auf der Polysiliziumschicht 106 befindenden Siliziumnitridschicht 111 (vgl. Fig.7C). Anschließend wird eine Siliziumnitridschicht gemäß dem Aus¬ führungsbeispiel der Dicke 50 nm, wobei anzumerken ist, dass die Dicke der Siliziumnitridschicht sehr variabel vorgebbar ist, mittels eines geeigneten CVD-Verfahrens abgeschieden.
In einem weiteren Schritt werden die Siliziumnitrid-Spacer 501, 502 (vgl. Fxg.7C) mittels eines Trockenatzverfahrens ge¬ atzt .
In einem letzten Schritt wird die Siliziumoxidschicht 702 auf der Siliziumnitridschicht 701 mittels eines Trockenatzverfahrens weggeatzt, wodurch Siliziumoxid-Spacer 107, 108 gebildet werden (vgl. Fιg.7D).
In einem weiteren Schritt (vgl. Fιg.7E) wird Streuoxid abgeschieden und der Source-Bereich und der Dram-Bereich des
Stegs 104 werden über die Seitenwande des Stegs 103, die nun-
+ mehr freiliegen, n -implantiert.
Ergebnis ist der Steg-Feldeffekttransistor 500, bei dem wiederum m weiteren Verfahrensschritten die Kontakte zu Source, Gate, Dram geatzt werden können oder der einem üblichen Halbleiter-Standardprozess zur Weiterbehandlung unterzogen werden kann. Auch die Ξilizidierung des Steg-Feldeffekt- transistors 500 gemäß dem zweiten Ausführungsbeispiel ist möglich.
Fig.8 zeigt einen Steg-Feldeffekttransistor 800 gemäß einem dritten Ausfuhrungsbeispiel.
Der Steg-Feldeffekttransistor 800 gemäß dem dritten Ausfuhrungsbeispiel entspricht im wesentlichen dem Steg-Feldeffekttransistor 100 gemäß dem ersten Ausführungsbeispiel mit dem Unterschied, dass auf der Siliziumoxidschicht 102 eine Sili- ziummtridschicht 801 als Atzstoppschicht vorgesehen ist.
Weiter ist auf der Siliziumnitridschicht 801 eine weitere Siliziumoxidschicht 802 vorgesehen. Durch die Ätzstoppschicht 801 ist keine "Ätzung auf Zeit" des letzten Atzverfahrensschrittes jeweils bis zu der Oberfläche der Siliziumoxidschicht 102 erforderlich, da ueder Atzprozess automatisch an der Atzstoppschicht 801 gestoppt wird.
Alternativ kann für eine Ätzstoppschicht 801, wie sie auch die Siliziumnitridschicht 702 gemäß dem zweiten Ausfuhrungsbeispiel über der Siliziumoxidschicht 102 darstellt, Polysi- lizium verwendet werden.
Der Herstellungsprozess für den Steg-Feldeffekttransistor 800 gemäß dem dritten Ausführungsbeispiel entspricht ebenfalls im wesentlichen Herstellungsprozess für den Steg-Feldeffekt- transistor 100 gemäß dem ersten Ausführungsbeispiel, wobei allerdings die weitere Siliziumoxidschicht 802 auf der Siliziumnitridschicht 801 abgeschieden wird mittels eines CVD- Verfahrens. Nach entsprechender Präparierung der Polysiliziumschicht mit Photolack wird die weitere Siliziumoxidschicht 802 anisotrop geätzt mittels eines Trockenätzverfahrens oder eines Nassatzverfahrens. Das Atzen wird auf der Siliziumnitridschicht 801 beendet.
Es ist darauf hinzuweisen, dass gemäß einem anderen Ausfuh- rungsbeispiel vorgesehen ist, den Steg-Feldeffekttransistor 500 gemäß dem zweiten Ausführungsbeispiel ohne die Atzstoppschicht 701 vorzusehen, m welchem Fall die jeweiligen Atzverfahren "manuell" an der Oberflache der Siliziumoxidschicht 102 gestoppt werden müssen.
Weiterhin ist anzumerken, dass anstelle der CVD-Verfahren auch Sputter-Verfahren oder Aufdampfverfahren eingesetzt werden können, jeweils auch Kombination miteinander. In diesem Dokument ist folgende Veröffentlichung zitiert:
[1] D.Hisamoto et al, A Fully Depleted Lean-Channel Transistor (DELTA) - A novel vertical ultrathin SOI MOSFET, IEEE Electron Device Letters, Volume 11, No . 1, S. 36 - 38, 1990

Claims

Patentansprüche
1. Steg-Feldeffekttransistor, mit
• einem Substrat, • einem Steg über dem Substrat, und
• einem Gate und einem Spacer über einem Teil des Stegs.
2. Steg-Feldeffekttransistor nach Anspruch 1, bei dem sich das Gate und/oder der Spacer im wesentlichen entlang der gesamten Hohe des Teils des Stegs erstreckt.
3. Steg-Feldeffekttransistor nach Anspruch 1 oder 2, bei dem das Substrat Siliziumoxid aufweist.
4. Steg-Feldeffekttransistor nach einem der Ansprüche 1
bei dem der Steg Silizium aufweist.
5. Steg-Feldeffekttransistor nach einem der Ansprüche 1
bei dem das Gate Polysilizium aufweist.
6. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 5, bei dem der Spacer Siliziumoxid und/oder Siliziumnitrid aufweist .
7. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 5, • bei dem der Spacer einen ersten Spacerteil mit Siliziumoxid und einen zweiten Spacerteil mit Siliziumnitrid aufweist, • wobei der zweite Spacerteil über dem ersten Spacerteil angeordnet ist.
8. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 7, bei dem zwischen dem Substrat und dem Steg und dem Gate eine Ätzstoppschicht vorgesehen ist.
9. Steg-Feldeffekttransistor nach Anspruch 8, bei dem die Ätzstoppschicht Siliziumnitrid aufweist.
10. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 9, bei dem die Höhe des Spacers bezüglich des Substrats im we- sentlichen gleich ist der Höhe des Gates.
11. Verfahren zum Herstellen eines Steg- Feldeffekttransistors,
• bei dem auf einem Substrat ein Steg gebildet wird, • bei dem über dem Substrat entlang und über einen Teil des Stegs eine Gateschicht gebildet wird,
• bei dem über der Gateschicht eine Isolationsschicht gebildet wird,
• bei dem unterhalb der Isolationsschicht die Gateschicht teilweise entfernt wird, und
• bei dem unterhalb der Isolationsschicht ein Spacer gebildet wird.
12. Verfahren zum Herstellen eines Steg- Feldeffekttransistors,
• bei dem auf einem Substrat ein Steg gebildet wird,
• bei dem über dem Substrat entlang und über einen Teil des Stegs eine Gateschicht gebildet wird,
• bei dem über der Gateschicht eine Isolationsschicht gebil- det wird,
• bei dem über dem Bereich, der nicht von der Gateschicht bedeckt ist, eine zu entfernende Schicht gebildet wird bis zu einer Höhe, die oberhalb des Stegs und unterhalb der Isolationsschicht liegt, • bei dem über einem Teil der zu entfernenden Schicht ein Spacer gebildet wird, • bei dem die zu entfernende Schicht im wesentlichen bis auf den Teil entfernt wird, der direkt unterhalb des Spacers liegt.
5 13. Verfahren nach Anspruch 11 oder 12, bei dem zumindest e Teil der Elemente des Steg- Feldeffekttransistors mittels Abscheiden gebildet werden.
14. Verfahren nach einem der Ansprüche 11 bis 13, 0 bei dem für das Substrat Siliziumoxid verwendet wird.
15. Verfahren nach einem der Ansprüche 11 bis 14, bei dem für den Steg Silizium verwendet wird.
5 16. Verfahren nach einem der Ansprüche 11 bis 15, bei dem für das Gate Polysilizium verwendet wird.
17. Verfahren nach einem der Ansprüche 11 bis 16, bei dem für den Spacer Siliziumoxid und/oder Siliziumnitrid 0 verwendet wird/werden.
18. Verfahren nach einem der Ansprüche 11 bis 17, bei dem der Spacer auf folgende Weise gebildet wird:
• es wird em erster Spacerteil mit Siliziumoxid gebildet, 5 • es wird über dem ersten Spacerteil em zweiter Spacerteil mit Siliziumnitrid gebildet.
19. Verfahren nacn einem der Ansprüche 11 bis 18, bei dem zwischen dem Substrat und dem Steg und dem Gate eine 0 Atzstoppschicht gebildet wird.
20. Verfahren nach Anspruch 19, bei dem für die Atzstoppscmcht Siliziumnitrid verwendet wird. !
21. Verfahren nach einem der Ansprüche 11 bis 20, bei dem der Spacer derart gebildet wird, dass dessen Höhe bezüglich des Substrats im wesentlichen gleich ist der Höhe des Gates.
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