KR20020092380A - 바아-타입 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
바아-타입 전계 효과 트랜지스터는 기판, 상기 기판 위에 위치한 바아 및 상기 바아의 일부 위에 위치한 게이트 및 스페이서를 포함한다.
Description
이러한 바아-타입 FET 및 그 제조 방법은 [1]에 공지되어 있다.
[1]에 공지된 바아-타입 FET(200)은 실리콘 기판(201), 및 그 위에 산화실리콘 SiO2(202)으로 이루어진 산화물 층(202)을 포함한다(참고: 도 2).
산화물 층(102)의 일부 상에는 실리콘으로 이루어진 바아(203)가 제공된다. 바아(203)의 일부 위에 그리고 상기 바아의 상기 일부의 전체 높이를 따라 바아-타입 FET(200)의 게이트(204)가 배치된다.
[1]에 공지된 바아-타입 FET(200)에서는 채널 영역(도시되지 않음)의 전하 캐리어가 바아(203)의 측벽(205)을 따라 연장된 게이트(204)에 의해 반전될 수 있다. 바아(203)는 소오스 영역(206) 및 드레인 영역(207)을 형성한다.
그러나, [1]에 공지된 바아-타입 FET(200)에는 메사라고도 하는 바아(203)를 소오스 영역(206) 및 드레인 영역(207)에서 도펀트로 하이 도핑하기 위한 LDD 주입용 또는 HDD 주입용의 셀프얼라인 스페이서 기술이 없다.
특히, 산화물 스페이서(208)가 바아(203)의 측벽(205)을 따라서만 형성되는 것이 중요하다.
그러나, 기존 산화물 스페이서(208)에 의해 측벽(205)를 통한 메사(203)의 주입이 방해받을 수 있고 소오스 영역(206) 및 드레인 영역(207)에 부가해서 채널 영역이 도펀트로 주입된다. 채널 영역은 산화물 스페이서에 의해 보호되지 않는다. 이것은 도펀트를 바아-타입 FET(200)에 주입할 때 하방 확산을 야기한다.
또한, 바아(203)의 소오스 영역(206) 및 드레인 영역(207)에 자유로이 접근할 수 있어서, 바아(203)의 드레인 영역(207)을 간단한 방식으로 정확히 도핑할 수 있는 것이 바람직하다.
그러나, 이것은 [1]에 따른 바아-타입 FET(200) 및 [1]에 따른 그 제조 방법으로는 불가능하다.
본 발명의 범주에서 바아-타입 FET는 일반적으로 그 소오스 및 드레인이 수직으로 노출되어 또는 절연층, 예컨대 산화물 층 위에 연장되며, 그 게이트가 부분적으로 수직으로 연장된 영역 위에, 특히 FET의 채널 영역 위에 그리고 형성된 수직 구조물의 측벽을 따라 연장되는 FET를 의미한다. 채널 영역은 소오스로부터 드레인으로의 수직 구조물을 따라 연장된다.
본 발명은 바아-타입 FET 및 바아-타입 FET의 제조 방법에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따른 바아-타입 FET의 사시도.
도 2는 선행 기술에 따른 바아-타입 FET의 사시도.
도 3은 절단선 A-A'을 가진 도 1의 바아-타입 FET의 평면도.
도 4A 내지 4E는 본 발명의 제 1 실시예에 따른 도 1의 바아-타입 FET의 제조 방법의 개별 단계를 나타낸, 도 3의 절단선 A-A'을 따른 도 1의 바아-타입 FET의 단면도.
도 5는 본 발명의 제 2 실시예에 따른 바아-타입 FET의 사시도.
도 6은 절단선 B-B'을 가진 도 5의 바아-타입 FET의 평면도.
도 7A 내지 7E는 본 발명의 제 2 실시예에 따른 도 6의 바아-타입 FET의 제조 방법의 개별 단계를 나타낸, 도 6의 절단선 B-B'을 따른 도 5의 바아-타입 FET의 단면도.
도 8은 본 발명의 제 3 실시예에 따른 바아-타입 FET의 사시도.
본 발명의 목적은 도펀트를 게이트에 주입하는 범주에서 게이트 하부의 채널 영역에서 하방 확산이 피해지는 바아-타입 FET를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 바아-타입 FET의 제조 방법을 제공하는 것이다.
상기 목적은 독립 청구항의 특징을 가진 바아-타입 FET 및 바아-타입 FET의 제조 방법에 의해 달성된다.
바아-타입 FET는 기판, 상기 기판 위의 바아 및 상기 바아의 일부 위의 게이트 및 스페이서를 포함한다.
바아-타입 FET를 제조하기 위한 방법에서는 기판 상에 바아가 형성된다. 기판 위에 그리고 바아의 일부 위에 게이트 층이 형성된다. 그리고 나서, 게이트 층 위에 절연층이 형성된다. 절연층의 하부에서 게이트 층이 부분적으로 제거되고 상기 부분적으로 제거된 영역 내에 스페이서가 형성된다.
바아-타입 FET를 제조하기 위한 다른 방법에서는 기판 위에 바아가 형성된다. 기판 위에, 바아를 따라 그리고 바아의 일부 위에 게이트 층이 형성된다. 게이트 층 위에 절연층이 형성된다. 게이트 층에 의해 커버되지 않은 영역 위에, 에칭될 층이 바아의 상부에 그리고 절연층의 하부에 놓인 높이까지 형성된다. 에칭될 층의 일부 위에 스페이서가 형성되고, 에칭될 층은 스페이서의 바로 하부에 놓인 부분까지 제거된다.
본 발명에 의해 처음으로 셀프얼라인 공정으로 형성된 스페이서를 가진 바아-타입 FET가 제공된다. 본 발명에 따른 바아-타입 FET에서는 스페이서가 바아의 일부 위에 형성되므로, 도펀트를 소오스, 드레인에 주입시 하방 확산이 피해진다.
본 발명에 따른 바아-타입 FET에서는 바아의 소오스 영역 및 드레인 영역에자유로이 접근할 수 있으므로, 바아의 소오스 영역 및 드레인 영역의 정확하고 간단한 도핑이 가능해진다.
본 발명의 바람직한 실시예는 종속 청구항에 제시된다.
이하에 설명되는 실시예는 바아-타입 FET에 뿐만 아니라 바아-타입 FET의 제조 방법에도 관련된다.
게이트 및/또는 소오스는 실질적으로 바아의 상기 부분의 전체 높이를 따라 연장될 수 있다.
기판은 실리콘을 함유할 수 있고, 대안으로서 기판 상에 부가 층, 예컨대 산화실리콘 층, 일반적으로 산화물로 이루어진 층이 제공될 수 있고, 상기 층 상에 바아 및 게이트가 배치된다.
바아는 실리콘을 함유할 수 있다.
본 발명의 실시예에 따라 게이트는 폴리실리콘을 함유한다. 또한, 게이트는 폴리실리콘과 규화텅스텐의 스택으로도 형성될 수 있다.
스페이서는 산화실리콘 및/또는 질화실리콘을 함유할 수 있다.
본 발명의 또 다른 실시예에 따라 스페이서는 산화실리콘을 가진 제 1 스페이서 부분 및 질화실리콘을 가진 제 2 스페이서 부분을 포함한다. 상기 제 2 스페이서 부분은 제 1 스페이서 부분 위에 배치된다.
본 발명의 또 다른 실시예에 따라 기판과 바아와 게이트 사이에 에칭 스톱층이 제공된다. 에칭 스톱층은 바람직하게는 질화실리콘을 함유한다.
상기 실시예에 의해 바아-타입 FET의 제조 공정이 더욱 간소화되는데, 그 이유는 게이트를 형성하는 폴리실리콘층을 에칭할 때 기판 또는 산화물에 대한 경계에서 액티브한 모니터링이 필요 없기 때문이다. 이 실시예에 따라 에칭 공정은 에칭 스톱층에서 자동으로 중단된다.
또한, 기판에 대한 스페이서의 높이는 실질적으로 게이트의 높이와 동일할 수 있다.
상기 실시예에 의해 바아-타입 FET의 소오스 영역 및 드레인 영역의 주입시 하방 확산이 완전히 피해진다.
바아-타입 FET의 엘리먼트의 적어도 일부는 디포짓에 의해 형성될 수 있다.
따라서, 상기 실시예에 따라 통상의 반도체 공정 기술이 사용될 수 있기 때문에, 제조 공정이 간단하고 저렴해진다.
제거될 층이 에칭에 의해, 예컨대 건식 에칭 또는 습식 에칭에 의해 제거될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 바아-타입 FET(100)를 도시한다.
바아-타입 FET(100)은 기판(101)을 포함하고, 상기 기판 상에는 약 200 nm의 층 두께를 가진 산화실리콘(SiO2)로 된 산화물 층(102)이 디포짓된다(참고: 도 1). 상기 산화물(102)상에는 실리콘으로 된 바아(103)가 형성된다. 바아(103)를 제조하기 위해, 실시예에 따라 SOI(SOI: Silicon on Isolator)-기술에서 공지된 방법이 사용된다. 바아(103)의 일부 위에 그리고 상기 일부를 따라 수직 방향으로 바아(103)의 측벽(105)를 따라 그리고 산화물 층(102)의 선형으로 연장된 영역 내에, 게이트(104)를 형성하는 폴리실리콘 층(106) 및 산화실리콘으로 이루어진 스페이서(107, 108)가 배치된다.
게이트(104) 및 스페이서(107, 108) 위에는 게이트(104)를 보호하기 위해 질화실리콘(Si3N4)으로 이루어진 보호층(111)이 제공된다. 따라서, 게이트(104)에 의한 제어에 따라 채널 영역(도시되지 않음)을 통해 서로 도전 결합될 수 있는 소오스 영역(109) 및 드레인 영역(110)이 형성된다.
여러 도면에서 동일한 엘리먼트에는 동일한 도면 부호가 사용된다.
도 3은 도 1의 바아-타입 FET(100)를 평면도로 도시한다.
도 3에는 절단선 A-A'이 도시되며, 이 절단선을 따른, 도 1의 바아-타입 FET(100)의 단면도가 도 4A 내지 도 4E에 도시된다.
도 4A 내지 도 4E를 참고로 제 1 실시예에 따른 바아-타입 FET(100)의 개별 제조 단계를 설명한다.
실리콘 기판(101)으로 나타나는 SOI 웨이퍼 내에 산화실리콘 층(102)이 배치된다(참고: 도 4A).
제 1 단계에서, 도펀트, 실시예에서는 붕소 원자의 주입에 의해 바아-타입 FET(100)의 차단 전압이 세팅된다. 트래지스터가 완전히 공핍되면, 상기 채널 주입은 본 방법의 범주에서 생략될 수도 있다.
후속 단계에서, 포토레지스트는 그것에 의해 바아(103)가 어디에 형성되어야 하는지가 지시되도록 실리콘 층에 디포짓된다.
후속 단계에서, 포토레지스트로 커버되지 않은 실리콘이 습식 에칭 방법에 의해 또는 건식 에칭 방법에 의해 에칭된다.
산화실리콘 층(102)의 표면에 도달하면, 상기 에칭 공정이 중단된다.
후속 단계에서, 형성된 바아(103)로부터 포토레지스트가 제거된다.
후속 단계에서 바아(103)의 측벽을 따라 그리고 바아(103) 위에 게이트 산화물이 형성된다.
후속 단계에서 산화실리콘 층(102) 위에, 바아(103)의 측벽을 따라 그리고 바아(103) 위에 폴리실리콘 층이 CVD 방법에 의해 디포짓된다. 폴리실리콘의 디포짓 동안 형성된 폴리실리콘 층이 인 원자 또는 붕소 원자로 도핑된다.
후속 단계에서, 바아-타입 FET(100)에서 게이트(104)로 사용되는 폴리실리콘 층 상에 CVD 방법에 의해 질화실리콘 층(Si3Ni4)이 보호층(111)으로 디포짓된다.
그리고 나서, 포토레지스트는 그것에 의해 나중에 게이트(104) 또는 스페이서(105, 106)로 사용되어야 하는 영역이 후속 에칭 단계에서 에칭되지 않도록, 질화실리콘 층(107)상에 디포짓된다.
후속 단계에서, 포토레지스트에 의해 커버되지 않은 질화실리콘 층(111)은 습식 에칭 방법에 의해 또는 건식 에칭 방법에 의해 에칭된다.
또한, 포토레지스트에 의해 보호되지 않은 폴리실리콘 층(106)은 건식 에칭 방법에 의해 또는 습식 에칭 방법에 의해 에칭된다.
상기 에칭 공정은 산화실리콘 층(102)의 표면에서 끝나므로, 산화물은 에칭되지 않는다.
그리고 나서, 질화실리콘 층(111)으로부터 포토레지스트가 제거된다(참고: 도 4B).
후속 단계(참고: 도 4C)에서 습식 에칭 또는 건식 에칭에 의해 질화실리콘 층(111)의 하부에서 폴리실리콘 층(160)이 부분적으로 에칭된다. 따라서, T형 구조물(400)이 형성된다.
후속 단계(참고: 도 4D)에서 산화실리콘 층이 약 500 nm의 두께로 CVD 방법에 의해 디포짓된다.
그리고 나서, 산화실리콘 층이 화학적-기계적 폴리싱 방법에 의해 다시 질화실리콘 층(111)에 이를 때까지 제거된다. 질화실리콘 층(111)에 도달되면, CMP 공정은 중단된다.
그 다음에, 건식 에칭 방법에 의해 산화실리콘이 산화실리콘 층(102)의 표면까지 에칭된다. 건식 에칭은 질화실리콘에 대해 선택적이다.
따라서, 질화실리콘 층의 하부이지만, 바아(103)의 상부에, 바아의 측벽에 그리고 산화실리콘 층(102)상에 바아-타입 FET(100)의, 도 1에 도시된 소정 스페이서(105, 106)가 형성된다(참고: 도 4D).
후속 단계(참고: 도 4E)에서 스트레이(stray) 산화물이 디포짓되고, 바아(104)의 소오스 영역 및 드레인 영역이 이제 노출된 바아(103)의 측벽을 통해 n+주입된다.
이제, 채널 영역 내로 원자의 주입은 불가능한데, 그 이유는 전체 게이트(104)가 스페이서(105, 106)에 의해 완전히 보호되기 때문이다.
후속하는 표준 반도체 프로세스 단계에서 바아-타입 FET(100)에 있어서 게이트, 소오스, 드레인용 콘택이 에칭될 수 있고, 바아-타입 FET(100)의 규화가 가능하다.
도 5는 본 발명의 제 2 실시예에 따른 바아-타입 FET(500)를 도시한다.
바아-타입 FET(500)에서는 그 제조를 위해 후술되는 바와 같이 폴리실리콘 층(106)의 언더에칭이 더 이상 필요없다.
따라서, 제 2 실시예에 따른 바아-타입 FET(500)는 특히 반도체 표준 프로세스에 적합하다.
제 2 실시예에 따른 바아-타입 FET(500)은 질화실리콘 층(107)이 실질적으로 게이트(104)의 폴리실리콘 층 위에만 배치되고, 스페이서(107, 108) 위에는 2개의 질화실리콘 스페이서(501, 502)가 배치된다는 점이 제 1 실시예에 따른 바아-타입 FET(100)와 다르다.
도 6은 절단선 B-B'을 가진 도 5의 바아-타입 FET(500)의 평면도를 도시하고, 상기 절단선을 따른 바아-타입 FET(500)의 단면도는 도 7A 내지 도 7E에 도시된다.
도 7A는 제 2 실시예에 따른 바아-타입 FET(500)를 기판(101), 산화실리콘 층(102), 바아(103) 및 상기 바아(103)상의 질화실리콘 층(701)을 가진, 도 6의 절단선 B-B'을 따른 단면도로 도시한다.
선택적으로 후속 단계에서 바아-타입 FET(500)의 차단 전압 세팅을 위한 전하 캐리어 주입이 이루어질 수 있다.
후속 단계에서, 바아 및 질화실리콘 층(701) 위에 게이트 산화물이 형성된다.
후속 단계(참고: 도 7B)에서, 폴리실리콘 층은 적합한 CVD-방법에 의해 디포짓된다. 상기 디포짓 동안, 폴리실리콘 층(106)은 인 원자 또는 붕소 원자로 도핑된다. 폴리실리콘 층(106)은 약 400 nm의 두께를 갖는다.
이것과 관련해서, 폴리실리콘 층(106)의 두께는 제조 방법의 범주에서 임계 기준이 없다.
화학적-기계적 폴리싱 공정에 의해 폴리실리콘은 바아-타입 FET(100)의 게이트(104)를 형성하는 구조물의 높이가 얻어질 정도로 제거된 후에, 질화실리콘 층(111)이 보호층으로서 CVD 방법에 의해 폴리실리콘 층(106) 상에 디포짓된다(참고: 도 7B).
후속해서, 바아-타입 FET(500)의 게이트(104)를 위해 제공된 영역 상에 포토레지스트가 도포되고 상기 포토레지스트로 커버되지 않은 질화실리콘 층(702) 부분이 건식 에칭 방법에 의해 또는 습식 에칭 방법에 의해 에칭된다.
포토레지스트에 의해 보호되지 않은 폴리실리콘 층(106)의 영역은 건식 에칭 방법에 의해 또는 습식 에칭 방법에 의해 에칭된다. 상기 에칭은 질화실리콘에 대해 선택적이다.
상기 에칭 공정은 질화실리콘 층(701)의 표면에서 중단된다.
그리고 나서, 질화실리콘 층으로부터 포토레지스트가 다시 제거된다(참고: 도 7B).
후속 단계에서, 산화실리콘 층(702)이 약 500 nm의 두께로 적합한 CVD 방법에 의해 바아(103) 위에, 바아(103)의 질화실리콘 층(701)상에 그리고 바아-타입 FET(500)의, 그때까지 노출된 나머지 표면 영역 위에 디포짓된다.
화학적-기계적 폴리싱 방법에 의해 산화실리콘이 제거되며, 상기 CMP 공정은폴리실리콘 층(106)상에 배치된 질화실리콘 층(111)의 상부 경계에서 중단된다.
그리고 나서, 산화실리콘 층(702)이 폴리실리콘 층(106)상에 있는 질화실리콘 층(111)의 하부 에지까지 이방성 에칭된다(참고: 도 7C).
후속해서, 질화실리콘 층이 실시예에 따라 50 nm의 두께로(질화실리콘 층의 두께는 매우 가변적으로 미리 정해질 수 있다) 적합한 CVD-방법에 의해 디포짓된다.
후속 단계에서, 질화실리콘 스페이서(501, 502)(참고: 도 7C)가 건식 에칭 방법에 의해 에칭된다.
마지막 단계에서 질화실리콘 층(701)상의 산화실리콘 층(702)은 건식 에칭 방법에 의해 에칭됨으로써, 산화실리콘 스페이서(107, 108)가 형성된다(참고: 도 7D).
후속 단계(참고: 도 7E)에서 스트레이(stray) 산화물이 디포짓되고 바아(104)의 소오스 영역 및 드레인 영역이 노출된 바아(103)의 측벽을 통해 n+주입된다.
결과적으로, 바아-타입 FET(500)가 형성되고, 후속 단계에서 상기 FET에 소오스, 게이트, 드레인에 대한 콘택이 에칭될 수 있거나, 또는 상기 FET가 통상의 반도체 표준 프로세스에서 후속 처리된다. 제 2 실시예에 따른 바아-타입 FET(500)의 규화도 가능하다.
도 8은 제 3 실시예에 따른 바아-타입 FET(800)를 도시한다.
제 3 실시예에 따른 바아-타입 FET(800)는 산화실리콘 층(102)상에 질화실리콘 층(801)이 에칭 스톱층으로서 제공된다는 점이 제 1 실시예에 따른 바아-타입 FET(100)와 다르다. 또한, 질화실리콘 층(801)상에는 부가의 산화실리콘 층(802)이 제공된다.
에칭 스톱 층(801)에 의해, 산화실리콘 층(102)의 표면까지 마지막 에칭 단계의 시간 조절이 필요없는데, 그 이유는 각각의 에칭 프로세스가 에칭 스톱층(801)에서 자동으로 중단되기 때문이다.
대안으로서, 산화실리콘 층(102) 위의 제 2 실시예에 따른 질화실리콘 층(702)을 형성하는 에칭 스톱층(801)에 폴리실리콘이 사용될 수 있다.
제 3 실시예에 따른 바아-타입 FET(800)에 대한 제조 공정은 제 1 실시예에 따른 바아-타입 FET(100)의 제조 공정에 상응하지만, 단 부가의 산화실리콘 층(802)이 CVD 방법에 의해 질화실리콘 층(801)상에 디포짓된다. 포토레지스트를 가진 폴리실리콘 층의 제공 후에, 부가의 산화실리콘 층(802)이 건식 에칭 방법에 의해 또는 습식 에칭 방법에 의해 이방성으로 에칭된다. 상기 에칭은 질화실리콘 층(801)상에서 끝난다.
다른 실시예에 따라, 제 2 실시예에 따른 바아-타입 FET(500)를 에칭 스톱층(701) 없이 제공할 수 있는데, 이 경우 각각의 에칭 공정은 산화실리콘 층(102)의 표면에서 "수동으로" 중단되어야 한다.
또한, CVD 방법 대신에 스퍼터링 방법 또는 증착 방법 또는 그 조합이 사용될 수 있다.
상기 명세서에는 하기 간행물이 인용된다:
[1] D. Hisamoto 등, A Fully Depleted Lean-Channel Transistor(DELTA)-A novel vertical ultrathin SOI MOSFET, IEEE Electron Device Letters, Volume 11, No. 1, 페이지 36-38, 1990.
Claims (21)
- - 기판- 상기 기판 위의 바아, 및- 상기 바아의 일부 위의 게이트 및 스페이서를 포함하는 바아-타입 전계 효과 트랜지스터.
- 제 1항에 있어서,상기 게이트 및/또는 스페이서가 상기 바아의 상기 일부의 전체 높이를 따라 연장되는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 기판이 산화실리콘을 함유하는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 바아가 실리콘을 함유하는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 게이트가 폴리실리콘을 함유하는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 스페이서가 산화실리콘 및/또는 질화실리콘을 함유하는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,- 상기 스페이서가 산화실리콘을 가진 제 1 스페이서 부분 및 질화실리콘을 가진 제 2 스페이서 부분을 포함하고,- 상기 제 2 스페이서 부분은 제 1 스페이서 부분 위에 배치되는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서,상기 기판과 바아와 게이트 사이에는 에칭 스톱층이 제공되는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 8항에 있어서,상기 에칭 스톱층이 질화실리콘을 함유하는 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- 제 1항 내지 제 9항 중 어느 한 항에 있어서,상기 스페이서의 높이가 기판에 대해 실질적으로 게이트의 높이와 동일한 것을 특징으로 하는 바아-타입 전계 효과 트랜지스터.
- - 기판 위에 바아가 형성되는 단계,- 상기 기판 위에서 바아의 일부를 따라 그리고 바아의 일부 위에 게이트 층이 형성되는 단계,- 상기 게이트 층 위에 절연층이 형성되는 단계,- 상기 절연층의 하부에서 게이트 층이 부분적으로 제거되는 단계, 및- 상기 절연층의 하부에 스페이서가 형성되는 단계를 포함하는 바아-타입 전계 효과 트랜지스터의 제조 방법.
- - 기판 위에 바아가 형성되는 단계,- 상기 기판 위에서 바아의 일부를 따라 그리고 바아의 일부 위에 게이트 층이 형성되는 단계,- 상기 게이트 층 위에 절연층이 형성되는 단계,- 상기 게이트 층에 의해 커버되지 않은 영역 위에, 제거될 층이 바아의 상부에 그리고 절연층의 하부에 놓이는 높이까지 형성되는 단계,- 상기 제거될 층의 일부 위에 스페이서가 형성되는 단계,-상기 제거될 층이 실질적으로 스페이서의 바로 하부에 놓이는 부분까지 제거되는 단계를 포함하는 바아-타입 전계 효과 트랜지스터의 제조 방법.
- 제 11항 또는 제 12항에 있어서,상기 바아-타입 FET의 엘리먼트의 적어도 일부가 디포짓에 의해 형성되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 13항 중 어느 한 항에 있어서,상기 기판에 산화실리콘이 사용되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 14항 중 어느 한 항에 있어서,상기 바아에 실리콘이 사용되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 15항 중 어느 한 항에 있어서,상기 게이트에 폴리실리콘이 사용되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 16항 중 어느 한 항에 있어서,상기 스페이서에 산화실리콘 및/또는 질화실리콘이 사용되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 17항 중 어느 한 항에 있어서,상기 스페이서는- 산화실리콘을 가진 제 1 스페이서 부분이 형성되고,- 질화실리콘을 가진 제 2 스페이서 부분이 상기 제 1 스페이서 부분 위에 형성되는 방식으로 형성되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 18항 중 어느 한 항에 있어서,상기 기판과 바아와 게이트 사이에 에칭 스톱층이 형성되는 것을 특징으로 하는 방법.
- 제 19항에 있어서,상기 에칭 스톱층에 질화실리콘이 사용되는 것을 특징으로 하는 방법.
- 제 11항 내지 제 20항 중 어느 한 항에 있어서,상기 스페이서는 그 높이가 기판에 대해 실질적으로 게이트의 높이와 동일하도록 형성되는 것을 특징으로 하는 방법.
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