EP0838745B1 - Régulateur de tension à sélection automatique d'une tension d'alimentation la plus élevée - Google Patents

Régulateur de tension à sélection automatique d'une tension d'alimentation la plus élevée Download PDF

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EP0838745B1
EP0838745B1 EP97410120A EP97410120A EP0838745B1 EP 0838745 B1 EP0838745 B1 EP 0838745B1 EP 97410120 A EP97410120 A EP 97410120A EP 97410120 A EP97410120 A EP 97410120A EP 0838745 B1 EP0838745 B1 EP 0838745B1
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EP
European Patent Office
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voltage
transistors
transistor
regulator
circuit
Prior art date
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Expired - Lifetime
Application number
EP97410120A
Other languages
German (de)
English (en)
Other versions
EP0838745A1 (fr
Inventor
Marc Gens
François Van Zanten
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, SGS Thomson Microelectronics SA filed Critical STMicroelectronics SA
Publication of EP0838745A1 publication Critical patent/EP0838745A1/fr
Application granted granted Critical
Publication of EP0838745B1 publication Critical patent/EP0838745B1/fr
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Expired - Lifetime legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load

Definitions

  • the present invention relates to a voltage regulator for supplying a regulated supply voltage to a load from an input voltage.
  • An example of application of the present invention concerns integrated circuits for telephone sets remotely powered where power is supplied by the telephone line, either by the ringing circuit when the set is not not off-hook, either by the speech circuit when the station is off the hook, or even by a power supply specific to the telephone set (for example, a stack).
  • the invention applies more particularly to a regulator suitable for automatically selecting an input voltage the highest among several uncorrelated supply voltages, i.e. from separate and supplied circuits on several independent inputs of the regulator.
  • Figure 1 shows a classic diagram of a regulator intended to supply a voltage regulated to a specified value from a single supply voltage.
  • Such a regulator receives, on an input terminal E, a supply voltage to be regulated V, and delivers, on an output terminal S, a regulated voltage V R.
  • the regulator comprises a circuit 1 providing a reference voltage, and a circuit 2 for controlling a P-channel power MOS transistor M10, the source of which is connected to terminal E and the drain of which constitutes terminal S.
  • Circuit 1 has the role of setting a precise reference voltage V BG to control, via the control circuit 2, the output voltage V R.
  • Circuit 1 comprises two bipolar PNP type transistors Q1 and Q2, the respective transmitters of which are connected to terminal E and the respective collectors of which constitute two output terminals 3, 4 of circuit 1 intended to control circuit 2 as will be seen by the following.
  • the bases of the transistors Q1 and Q2 are connected to the collector of the transistor Q1.
  • the collectors of the transistors Q1 and Q2 are respectively connected to the collectors of bipolar transistors of the NPN type Q3 and Q4, the bases of which are connected and constitute a terminal 5 at the reference potential V BG .
  • the emitter of transistor Q4 is connected to ground via two resistors R1 and R2 connected in series.
  • the emitter of transistor Q3 is connected to the midpoint of the series association of resistors R1 and R2.
  • the resistors R1 and R2 and the surface ratio of the transistors Q3 and Q4 are chosen to obtain the desired voltage V BG with a given current in the transistors Q1, Q2, Q3 and Q4.
  • Circuit 1 includes a starting circuit consisting of a current source I, the output of which is connected to ground via a diode D and at the base of a bipolar transistor of NPN type Q D , the collector of which is connected to terminal 4 and whose transmitter is connected to the midpoint of the series association of resistors R1 and R2.
  • Circuit 1 shown in Figure 1 is generally designated by its Anglo-Saxon name "band gap” and its operation is perfectly known.
  • the circuit 2 for controlling the transistor M10 consists of two bipolar PNP transistors of the Q5 and Q6 type, the respective emitters of which are connected to the terminal E and the bases of which are respectively connected to the terminals 4 and 3.
  • the collectors of the transistors Q5 and Q6 are connected to the respective drains of two N-channel MOS transistors M11 and M3 mounted in current mirror, the sources of the transistors M11 and M3 being connected to ground and the transistor M11 being mounted as a diode.
  • the collector of transistor Q6 constitutes an output terminal of circuit 2 connected to the gate of transistor M10.
  • a resistive bridge consisting of resistors R3 and R4 is generally connected between terminal S and ground when the desired voltage V R is different from the reference voltage V BG .
  • This divider bridge is connected to terminal 5 of circuit 1 to form a feedback loop making it possible to maintain the reference voltage V BG on the bases of the transistors Q3 and Q4.
  • This reference voltage ensures the equality of the currents in the transistors Q3 and Q4.
  • This current imbalance is amplified by circuit 2 and modifies the potential V G for controlling the transistor M10 to restore, via the resistive bridge R3-R4, the voltage V BG which ensures the equality of the currents in the transistors Q3 and Q4.
  • the voltage V R is equal to V BG (R3 + R4) / R4.
  • a capacitor C is generally provided at the outlet of the regulator and is connected between terminal S and earth. The role of this capacitor is, in particular, to ensure the stability of the feedback loop.
  • a drawback of a regulator as shown in FIG. 1 is that, if the voltage V becomes lower than the regulated voltage V R , the terminals E and S are short-circuited by the transistor M10.
  • the substrate of the MOS transistor M10 or its well is generally connected to its source, that is to say to the potential V.
  • the substrate of a MOS transistor or its well is generally designated by the "body” of the transistor ("bulk” in its Anglo-Saxon name) to distinguish it from the overall substrate of the integrated circuit on which the various components are made.
  • the body of a MOS transistor is generally symbolized by an arrow whose direction indicates the P or N type of the transistor channel.
  • the PN junction between the drain and the body of the transistor M10 is directly biased and the transistor is then short-circuited by the drain / body diode.
  • the drain and the source of the transistor M10 are exchanged (the current being reversed), which transforms the feedback from the circuit 1 into reaction.
  • This short circuit harms a second role of the capacitor C which is to temporarily supply the load in the event of insufficient or disappearance of the supply voltage V.
  • the regulator when used to supply a microprocessor, one seeks to be able to maintain the supply of the microprocessor while it can save the data, following an insufficiency or the disappearance of the supply voltage.
  • the voltage V R is generally compared with respect to a threshold by means of a circuit external to the regulator to detect a decrease in the voltage V R and then use the capacitor C to temporarily supply the microprocessor before the voltage V R disappears.
  • a drawback of such a solution is that it introduces a voltage drop of about 0.7 volts between the input and output terminals of the regulator.
  • Isolation diodes are also used when we want to be able to power the regulator as shown in FIG. 1 from different voltages by selecting, as the voltage to be regulated, the one with the greatest potential Student.
  • FIG. 2 represents a classic example of a voltage regulator automatically selecting, from two supply voltages V M and V L arriving at two input terminals E M and E L , the highest voltage.
  • the circuits 1 and 2 represented in FIG. 1 have been shown diagrammatically in FIG. 2 by a reference voltage source 1 and by an amplifier 2 receiving, as input, the reference voltage V BG and the potential of the midpoint of the resistive divider bridge R3-R4.
  • Amplifier 2 and generator 1 are polarized by the highest supply voltage V M or V L by means of diodes, respectively D1, D2 and D3, D4 interposed in series between each terminal E M or E L and the generator 1 or amplifier 2 bias terminal.
  • MOS transistors suitably ordered and which fulfill the same function of selecting the highest voltage and voltage isolation function the weakest. These transistors, like the diodes, introduce an additional voltage drop.
  • Document EP-A-0465933 describes a voltage regulator suitable for being supplied from several independent voltages each other.
  • a voltage amplifier proportional to an error voltage between the regulated voltage and a reference voltage drives a bipolar transistor multi-transmitters with each transmitter connected to a voltage feed.
  • a first drawback of this regulator is that it leads to a high consumption when the most tension high supply voltages is less than the voltage of regulated output desired. Indeed, the amplifier then seeks maintain the output voltage at the desired value and the bipolar transistor conducts strongly.
  • Another disadvantage is than the supply terminals associated with the highest voltages weak are not isolated from the rest of the circuit if they are at least 0.7 volts higher than the voltage of control of the multi-emitter transistor.
  • the present invention aims to propose a new regulator voltage suitable for selecting a supply voltage highest among at least two independent voltages while minimizing the voltage drop across the regulator.
  • the present invention also aims to optimize the use a decoupling capacitor placed at the output of the regulator to temporarily supply the load when no voltage unregulated supply is no more than the voltage of regulated output.
  • the present invention provides a voltage regulator intended to control a voltage of output delivered by a power transistor on a voltage of reference, and comprising at least two input terminals specific to each receiving an independent supply voltage; a means for automatically selecting the supply voltage the highest among the voltages present at the input terminals; and a means for isolating the supply terminal associated with the lowest voltage of the rest of the circuit, said means introducing a very low voltage drop, corresponding to that of a single power transistor, between the input terminal at the highest voltage and one regulator output terminal.
  • the regulator comprises at least two first transistors of power each having a first power electrode connected directly to one of said input terminals and a second power electrode connected to the output terminal, and a control circuit suitable for making that of the said conductive power transistors which is associated with the supply voltage the highest and block the other power transistor.
  • At least said first two associated power transistors the supply voltages present at the input terminals of the regulator are P-channel MOS transistors, the regulator comprising a circuit for polarizing the bodies of at least the said first two power transistors at the highest voltage.
  • said selection means selects the voltage supply of the regulator circuits among the voltages on the input terminals and a voltage regulated output present on the output terminal.
  • FIG. 3 represents a first embodiment of a voltage regulator according to the invention.
  • This regulator comprises two input terminals E M and E L , suitable for receiving respectively supply voltages V M and V L independent of each other, and an output terminal S, associated with a decoupling capacitor C and delivering a regulated voltage V R.
  • the regulator comprises two P-channel power MOS transistors M10M and M10L having respectively a first power electrode connected to the terminal E M or E L and a second power electrode connected to the terminal S.
  • a circuit 1 ' provides a reference voltage V BG on which the output voltage V R must be controlled, and is associated with an amplifier 2'.
  • a resistive divider bridge made up of resistors R3 and R4 is connected in series between terminal S and ground.
  • the midpoint of the association of resistors R3 and R4 is connected to a first input of the amplifier 2 ', a second input of which receives the voltage V BG .
  • the amplifier 2 ′ is associated with a circuit 10 for selecting the power transistor M10M or M10L to be controlled.
  • a characteristic of the present invention is that the circuits 1 ′, 2 ′ and 10 are supplied by the highest voltage among the voltages V L , V M and V R by means of a comparator 11 of which three inputs are respectively connected to the terminals E L , E M and S.
  • Another characteristic of the present invention is that the bodies (substrates or boxes) of the MOS transistors M10M and M10L are connected to the highest potential among the voltages V M , V L and V R.
  • This connection has been symbolized in FIG. 3 by a connection between the bodies of the transistors M10M and M10L and the output of the comparator 11.
  • the transistors M10M and M10L are not conductive insofar as their respective bodies are also at the voltage V R , which prohibits any direct polarization of the drain / body and source / body junctions.
  • the transistor M10L or M10M associated with the lower supply voltage V L or V M is blocked by the circuit 10 and , even if this lowest voltage V L or V M is lower than the voltage V R , this transistor is not conductive insofar as its body is brought to the highest potential.
  • An advantage of the present invention is that the lowest voltage V M or V L is isolated from the regulator.
  • Another advantage of the present invention is that the voltage drop between regulator input and output terminals is weak. Indeed, it is limited to about 0.1 volts corresponding to the voltage drop in one of the MOS transistors of power in the on state.
  • Another advantage of the first embodiment is that, even if the reference potential V BG is no longer maintained when the two voltages V L and V M are insufficient or disappear, an optimal use of the capacitor C is guaranteed to temporarily supply the charge.
  • FIG. 4 represents a second embodiment of the present invention, in which the regulator further comprises a comparator 12 associated with a low power P channel transistor M10R for generating a RESET logic signal.
  • This RESET signal is intended to indicate a regulator supply fault by means of one of the voltages V M or V L , that is to say that the highest voltage of the regulator is the voltage V R , and that the output voltage V R is less than a determined threshold.
  • This RESET signal is, for example, used to signal to the load (not shown), for example a microprocessor, that the voltage which it receives is now only supplied by the capacitor C and is therefore only temporary.
  • the transistor M10R is connected, by its source, to the terminal S and, by its drain, to a first input terminal of the comparator 12 as well as, via a resistor R5, at the midpoint of the series association of resistors R3A and R3B with resistance R4.
  • the gate of the transistor M10R is connected to the selection circuit 10 which therefore selects the transistor to be made conductive from the three transistors M10M, M10L and M10R as a function of which of the three voltages V M , V L and V R is the highest.
  • the tipping point of comparator 12 is fixed by the values of resistors R3A, R3B, R4 and R5. Its value corresponds to: V BG . [(R5 / R4). (R3A + R3B) / (R5 + R3B) + 1].
  • An advantage of this second embodiment is that the transistor M10R makes it possible to maintain the feedback loop even when the voltage V R is the highest voltage, thus allowing the regulator to integrate the generation of a RESET signal when the voltage V R corresponds to the discharge of the capacitor C and becomes less than a threshold voltage. This makes it possible to determine this threshold voltage very precisely insofar as it is linked to the voltage V BG fixed by the circuit 1 '. In addition, this minimizes the consumption linked to the generation of the RESET signal insofar as the components of the regulator are used which are generally chosen for their low consumption.
  • means for selecting the voltage higher are provided separately for the circuit 1 ', circuits 2' and 10 and for the polarization of the bodies of M10M and M10L transistors.
  • a bias circuit is provided bodies intended for M10M and M10L transistors as well than other regulator P-channel MOS transistors.
  • FIG. 5 represents an embodiment of the circuit 1 'for generating the reference voltage V BG , as well as the control circuit 2' and the selection circuit 10 associated therewith.
  • FIG. 6 represents an embodiment of a circuit 13 for biasing the bodies of the P-channel MOS transistors, as well as the transistors M10L, M10M and M10R and the resistive means 14 associated with the comparator 12 and the feedback of the regulator .
  • the circuit 1 ' consists of a current source I, a diode D, resistors R1 and R2, and transistors Q D , Q3 and Q4 as described above in relation to FIG. 1.
  • the transistors Q1 and Q2 of FIG. 1 are, for example, each replaced by three bipolar PNP type transistors respectively associated with the terminals E M , E L and S or, as shown, by two multi-emitter transistors whose respective collectors are connected to the collectors of the transistors Q3 and Q4 and respectively define the output terminals 3 and 4 of the circuit 1 '.
  • a first transmitter, respectively Q1M or Q2M, of the multi-transmitter transistors is connected to the terminal E M
  • a second transmitter, respectively Q1L or Q2L is connected to the terminal E L
  • a third transmitter, respectively Q1R or Q2R is connected to terminal S.
  • the operation of circuit 1 ' is similar to that of circuit 1 exposed in relation to FIG. 1 with the difference that its supply voltage is always the highest voltage among the voltages V M , V L and V R.
  • Terminal 4 is connected to the respective bases of three bipolar PNP transistors Q5M, Q5R and Q5L of circuit 2 'whose emitters are respectively connected to terminals E M , S and E L.
  • the respective collectors of the transistors Q5M, Q5R and Q5L are connected to the drains and grids of N-channel MOS transistors M11M, M11R and M11L mounted as a diode and the respective sources of which are connected to ground.
  • N-channel MOS transistors M3L, M3R and M3M whose respective sources are connected to ground, are mounted as current sources on the transistors M11L, M11R and M11M with which they constitute current mirrors by connection of their respective gates .
  • the respective drains of the transistors M3L and M3M are connected, via an N-channel MOS transistor M4L, M4M, the gate of which is connected to the respective M3L or M3M transistor, to the collector of a bipolar PNP transistor Q6L, Q6M (or to the common collector of a multi-emitter transistor).
  • the drain of the transistor M3R is directly connected to the collectors of the transistors Q6L and Q6M.
  • the respective drains of the transistors M3L and M3M are also connected to the collector of a bipolar transistor of PNP type, respectively Q6RA or Q6RB, the emitter of which is connected to the terminal S.
  • the respective bases of the transistors Q6RA, Q6RB, Q6L and Q6M are connected to terminal 3.
  • the collectors of the transistors Q6RA and Q6RB deliver, respectively, control potentials V GL and V GM on the gates of the transistors M10L and M10M (FIG. 6).
  • the collector of the multi-emitter transistor Q6L-Q6M delivers a control potential V GR on the gate of the transistor M10R ( Figure 6).
  • circuit 2 The operation of circuit 2 'described above is deduced from that of circuit 2 of FIG. 1 with regard to the transistors Q5, Q6, M3 and M11 assigned the respective letters M, R and L, the higher of the voltages V M , V L , V R causing the transistors Q5, Q6, M3 and M11 to carry the corresponding letter and blocking the other transistors.
  • the circuit 10 comprises two P-channel MOS transistors M12L and M12M connected in series between the respective collectors of the transistors Q6RA and Q6RB.
  • the common electrode of the transistors M12L and M12M is connected to the common collector of the transistors Q6L and Q6M.
  • the role of the transistors M12L and M12M is to block the two power transistors among the transistors M10L, M10M and M10R which are associated with the two lowest voltages among the voltages V M , V L and V R.
  • Two P-channel MOS transistors M14 and M15 are connected in series and in a diode between a terminal V B and the common gates of the transistors M12L and M12M.
  • the terminal V B represents the output terminal of the circuit 13 for biasing the bodies of the P channel transistors which will be described hereinafter in relation to FIG. 6.
  • the terminal V B is at the potential of the highest voltage among the voltages V M , V L and V R.
  • the drain of transistor M15 is connected to the common drain of three N-channel MOS transistors M13L, M13R and M13M which are mounted as a current mirror on the respective transistors M11L, M11R and M11M.
  • circuits 2 ′ and 10 will be better understood in relation to FIGS. 7 and 8.
  • the circuit 13 for biasing the bodies of the P-channel transistors, in particular the M10L and M10M transistors, at the highest voltage among the voltages V M , V L and V R comprises three similar arrangements each consisting of three P-channel MOS transistors and an N-channel MOS transistor.
  • Each group of four transistors comprises a P-channel transistor, M16M, M16R or M16L, respectively, connected between the terminal E M , S or E L and the terminal V B.
  • the respective gates of the transistors M16M, M16R and M16L are connected to the source of the N-channel MOS transistor M9M, M9R and M9L of the corresponding group.
  • the transistors M9M, M9R and M9L are mounted as a current mirror on the respective transistors M11M, M11R and M11L (FIG. 5).
  • the respective gates of the transistors M11M, M11R and M11L have been designated by terminals V BM , V BR and V BL to allow the transfer of the connections between FIGS. 5 and 6.
  • the two other MOS channel transistors P, respectively M7M and M8M, M7R and M8R, M7L and M8L, of each group of the circuit 13 have a first electrode connected to the terminal, respectively E M , S or E L , their gates being connected to the drain of the transistor M9 of the group corresponding.
  • a second electrode of the transistors M7M and M7R is connected to the drain of the transistor M9L.
  • a second electrode of the transistors M8L and M8R is connected to the drain of the transistor M9M.
  • a second electrode of the transistor M7L and M8M is connected to the drain of the transistor M9R.
  • the transistor M16 of the corresponding group establishes the potential of the terminal V B at the highest voltage and the transistors M7 and M8 of this group block the six P-channel MOS transistors of the other two groups by bringing their respective gates to the most potential Student. All the bodies of the P channel transistors of the circuit 13 are connected to the terminal V B to prevent any short circuit by the drain / body or source / body diodes.
  • the polarization of the bodies of P-channel transistors, at the highest voltage among the voltages V M , V L and V R is achieved by means of a bipolar transistor of PNP type with three emitters.
  • Each transmitter is connected to one of the voltages V M , V L , V R (in a similar way to the transmitters Q2R, Q2L and Q2M of the circuit 1 ') and the base of this transistor is biased by a current source of low value (approximately 1 ⁇ A), made from circuit 1 '.
  • the collector of this transistor is connected to the bodies of the P-channel transistors to be polarized. The collector then takes the potential of the transmitter which is connected to the highest voltage, thus polarizing the bodies of the P-channel transistors at this same voltage.
  • the comparator 12 responsible for producing the RESET signal is biased by being connected to the terminal V B.
  • This comparator 12 having a very low consumption, the potential of the terminal V B is not substantially modified.
  • the comparator 12 can also be powered only by the voltage V R. Indeed, when generating the RESET logic signal, the highest voltage will always be the voltage V R.
  • FIG. 7 illustrates the operation of the voltage regulator according to the present invention when the highest voltage of the circuit corresponds to one of the supply voltages V M and V L. The operation is similar regardless of the higher voltage V M or V L.
  • FIG. 7 corresponds to normal operation of the regulator where the regulated voltage V R is produced from the voltage V L.
  • the blocked transistors which do not intervene in the operation have been eliminated, and the terminals V B and E L have been confused.
  • Circuit 1 has only been partially shown.
  • the transistor Q6L is found in series with the transistor M12L, the gate of which is biased by the transistors M14 and M15, and with the transistor M3L.
  • the transistor Q6L associated with the transistor M12L therefore constitutes a cascode current source charged by the transistor M3L, which is controlled by the transistors Q2L, Q5L and M11L, and whose output V GL is connected to the gate of the transistor M10L.
  • the operation described in relation to FIG. 1 is thus reproduced.
  • the potential of the gates of the transistors M12L and M12M is substantially equal to V L - 2V TH , where V TH represents the threshold voltage of the transistors M14 and M15.
  • the potential V GR present on the source of the transistor M12L is therefore substantially equal to V L - 2V TH , increased by the gate-source voltage drop of the transistor M12L.
  • This voltage drop is equal to the threshold voltage V TH of the transistor M12L plus a term due to the drain-source current of the transistor M12L and corresponding to the parabolic component of its gate-source voltage.
  • the potential V GR is greater than V L - V TH .
  • the potential V GM is, by the same reasoning, equal to the potential V GR , the transistor M12M being conductive but not crossed by any current.
  • V GR V GM > V L - V TH
  • the transistors M10R and M10M are blocked because their respective sources are at potentials lower than the voltage V L. Blocking the transistor M10M isolates the power supply V M , while blocking the transistor M10R causes the resistance of the feedback loop to correspond to the resistance R3 (R3A + R3B).
  • the output voltage V R is equal to V BG . (R3 + R4) / R4. It will be noted that, as the body of the transistor M10M is connected to the potential V L , the terminal E M is well completely isolated from the regulator and there is no short circuit between the terminals E M and S.
  • the potential difference between the source and the drain of the transistor M10L is too small to supply sufficient current to the load connected to the terminal S.
  • the loop feedback consisting of resistors R3A and R3B, transistor Q3 (not shown in Figure 6), transistor Q6L and transistor M12L, then lowers the potential V GL to a value near ground.
  • the transistor M3L then operates in triode, which unlocks the transistor M4L.
  • the unlocking of the transistor M4L leads to the conduction of the transistor M10R which then short-circuits the resistors R3A and R3B.
  • the voltage V R cannot in this case be maintained at the desired nominal value and decreases.
  • the feedback loop continues to operate by the transistor M10R and the resistor R5, which guarantees that the voltage V BG is maintained at the chosen reference value.
  • the regulator When the voltage V L becomes lower than the voltage V R or disappears, the regulator is then in an operating mode where it is supplied by the voltage V R and where it is capable of generating the RESET signal which will be described later in relation to figure 8.
  • FIG. 8 does not represent the transistors of FIGS. 5 and 6 which are blocked and which do not intervene in the operation. In the case shown in FIG. 8, it is considered that the voltage V R is greater than the voltages V L and V M.
  • the two transistors Q6RA and Q6RB have their base-emitter junctions in parallel and their currents are therefore equal.
  • a current flows here in the two transistors M12L and M12M, we obtain as before, from a functional point of view, a source of current cascode.
  • the upper part (Q6RA, M12L and Q6RB, M12M) is here divided into two and produces, on the respective sources of the transistors M12L and M12M, the two blocking voltages V GL and V GM which are both greater than V R - V TH .
  • the transistors M10M and M10L are therefore blocked and, as their respective bodies are at potential V R , the terminals E M and E L are completely isolated from the regulator.
  • the lower part (M12L, M12M and M3R) of the cascode current source supplies the voltage V GR , determined by the feedback loop comprising the transistor M10R and the resistor R5.
  • V BG is well maintained at the specified value.
  • the voltage V BG is then used to index the threshold from which the RESET signal is produced by means of the comparator 12.
  • the switching of the comparator 12 occurs when the voltage V R becomes lower than V BG . [(R5 /R4).(R3A + R3B) / (R5 + R3B) + 1].
  • all the bodies of the N-channel MOS transistors are connected to their source.
  • all the bodies of the P-channel MOS transistors of circuit 13 as well as the bodies of the transistors M12L and M12M and the power transistors M10L and M10M are connected to the terminal V B at the potential of the highest voltage.
  • the body of transistor M14 is also connected to voltage V B as its source, and the bodies of transistors M10R and M15 are connected to their respective sources.
  • Figures 9 and 10 illustrate another embodiment according to which the upper transistors of circuits 1 ′, 2 'and 10 are P-channel MOS transistors. In FIGS. 9 and 10, only the upper parts of circuits 1 ', 2' and 10 have been represented.
  • the transistors Q1R, Q1L and Q1M are replaced, respectively, by P-channel MOS transistors M1M, M1L and M1R (FIG. 9).
  • the transistors Q2M, Q2L and Q2R are replaced, respectively, by transistors M2M, M2L and M2R.
  • the bodies of these P channel MOS transistors are all connected to the terminal V B to guarantee the isolation between the voltages V M , V L and V R.
  • the bipolar transistors of circuit 2 ′ are replaced by P-channel MOS transistors whose references in FIG. 10 are similar by replacing the letter Q with the letter M. All the bodies of these P-channel MOS transistors are then connected to the terminal V B.
  • the present invention is capable of various variants and modifications which will appear to the man of art.
  • the sizing of the transistors and resistance is within the reach of the skilled person in function desired functional characteristics.
  • the regulator according to the invention can be fully realized in bipolar technology by replacing P channel MOS transistors by PNP transistors and N-channel MOS transistors by NPN transistors. In this case, it is not necessary to provide a bias circuit 13 bodies of P-channel MOS transistors.
  • MOS transistors constitute an embodiment preferred according to the invention insofar as they are controllable in voltage, which results in lower consumption of the regulator.
  • the invention also applies to the realization of a negative voltage regulator. It is enough to do this, replace the P-channel MOS transistors with N channel transistors and vice versa, and replace the PNP-type bipolar transistors by type-transistors NPN and vice versa. The voltage selection is then made on the voltage with the most negative value.

Description

La présente invention concerne un régulateur de tension destiné à fournir une tension d'alimentation régulée à une charge à partir d'une tension d'entrée.
Un exemple d'application de la présente invention concerne les circuits intégrés pour des postes téléphoniques télé-alimentés où l'alimentation est fournie par la ligne téléphonique, soit par le circuit de sonnerie quand le poste n'est pas décroché, soit par le circuit de parole quand le poste est décroché, voire par une alimentation propre au poste téléphonique (par exemple, une pile).
L'invention s'applique plus particulièrement à un régulateur propre à sélectionner automatiquement une tension d'entrée la plus élevée parmi plusieurs tensions d'alimentation non corrélées, c'est-à-dire provenant de circuits distincts et fournies sur plusieurs entrées indépendantes du régulateur.
La figure 1 représente un schéma classique d'un régulateur destiné à fournir une tension régulée à une valeur spécifiée à partir d'une seule tension d'alimentation.
Un tel régulateur reçoit, sur une borne d'entrée E, une tension d'alimentation à réguler V, et délivre, sur une borne de sortie S, une tension régulée VR. Le régulateur comporte un circuit 1 fournissant une tension de référence, et un circuit 2 de commande d'un transistor MOS de puissance à canal P M10 dont la source est connectée à la borne E et dont le drain constitue la borne S. Le circuit 1 a pour rôle de fixer une tension de référence VBG précise pour asservir, par l'intermédiaire du circuit de commande 2, la tension de sortie VR. Le circuit 1 comporte deux transistors bipolaires de type PNP Q1 et Q2 dont les émetteurs respectifs sont reliés à la borne E et dont les collecteurs respectifs constituent deux bornes de sortie 3, 4 du circuit 1 destinées à commander le circuit 2 comme on le verra par la suite. Les bases des transistors Q1 et Q2 sont reliées au collecteur du transistor Q1. Les collecteurs des transistors Q1 et Q2 sont respectivement reliés aux collecteurs de transistors bipolaires de type NPN Q3 et Q4 dont les bases sont reliées et constituent une borne 5 au potentiel de référence VBG. L'émetteur du transistor Q4 est relié à la masse par l'intermédiaire de deux résistances R1 et R2 montées en série. L'émetteur du transistor Q3 est relié au point-milieu de l'association en série des résistances R1 et R2. Les résistances R1 et R2 et le rapport de surface des transistors Q3 et Q4 sont choisis pour obtenir la tension VBG souhaitée avec un courant donné dans les transistors Q1, Q2, Q3 et Q4. Le circuit 1 comporte un circuit de démarrage constitué d'une source de courant I dont la sortie est connectée à la masse par l'intermédiaire d'une diode D et à la base d'un transistor bipolaire de type NPN QD dont le collecteur est relié à la borne 4 et dont l'émetteur est relié au point-milieu de l'association en série des résistances R1 et R2.
Le circuit 1 représenté à la figure 1 est généralement désigné par son appellation anglo-saxonne "band gap" et son fonctionnement est parfaitement connu.
Le circuit 2 de commande du transistor M10 est constitué de deux transistors bipolaires de type PNP Q5 et Q6 dont les émetteurs respectifs sont reliés à la borne E et dont les bases sont respectivement reliées aux bornes 4 et 3. Les collecteurs des transistors Q5 et Q6 sont reliés aux drains respectifs de deux transistors MOS à canal N M11 et M3 montés en miroir de courant, les sources des transistors M11 et M3 étant connectées à la masse et le transistor M11 étant monté en diode. Le collecteur du transistor Q6 constitue une borne de sortie du circuit 2 reliée à la grille du transistor M10. Un pont résistif constitué de résistances R3 et R4 est généralement connecté entre la borne S et la masse quand la tension VR souhaitée est différente de la tension de référence VBG. Le point-milieu de ce pont diviseur est relié à la borne 5 du circuit 1 pour constituer une boucle de contre-réaction permettant de maintenir la tension de référence VBG sur les bases des transistors Q3 et Q4. Cette tension de référence assure l'égalité des courants dans les transistors Q3 et Q4. Lorsque se produit une dérive par rapport à cette tension de référence, les courants dans les transistors Q1 et Q2 se trouvent déséquilibrés. Ce déséquilibre de courant est amplifié par le circuit 2 et modifie le potentiel VG de commande du transistor M10 pour rétablir, par l'intermédiaire du pont résistif R3-R4, la tension VBG qui assure l'égalité des courants dans les transistors Q3 et Q4. La tension VR est égale à VBG(R3 + R4)/R4.
Un condensateur C est généralement prévu en sortie du régulateur et est raccordé entre la borne S et la masse. Le rôle de ce condensateur est, notamment, d'assurer la stabilité de la boucle de contre-réaction.
Un inconvénient d'un régulateur tel que représenté à la figure 1 est que, si la tension V devient inférieure à la tension régulée VR, les bornes E et S se trouvent court-circuitées par le transistor M10. En effet, le substrat du transistor MOS M10 ou son caisson est généralement relié à sa source, c'est-à-dire au potentiel V. On désigne généralement le substrat d'un transistor MOS ou son caisson par le "corps" du transistor ("bulk" dans son appellation anglo-saxonne) pour le distinguer du substrat global du circuit intégré sur lequel sont réalisés les différents composants. Le corps d'un transistor MOS est généralement symbolisé par une flèche dont le sens indique le type P ou N du canal du transistor. Quand la tension VR est supérieure à la tension V, la jonction PN entre le drain et le corps du transistor M10 se trouve polarisée en direct et le transistor est alors court-circuité par la diode drain/corps. De plus, le drain et la source du transistor M10 s'échangent (le courant étant inversé), ce qui transforme la contre-réaction opérée par le circuit 1 en réaction.
Ce court-circuit nuit à un second rôle du condensateur C qui est d'alimenter temporairement la charge en cas d'insuffisance ou de disparition de la tension d'alimentation V. Par exemple, quand le régulateur sert à alimenter un microprocesseur, on cherche à pouvoir maintenir l'alimentation du microprocesseur le temps qu'il puisse sauvegarder les données, suite à une insuffisance ou à la disparition de la tension d'alimentation. On compare généralement la tension VR par rapport à un seuil au moyen d'un circuit externe au régulateur pour détecter une diminution de la tension VR et utiliser alors le condensateur C pour alimenter temporairement le microprocesseur avant la disparition de la tension VR.
Une solution classique pour isoler la borne E du reste du régulateur, lorsque la tension d'alimentation devient inférieure à la tension VR, est de placer une diode à l'entrée du régulateur. Toutefois, un inconvénient d'une telle solution est qu'elle introduit une chute de tension d'environ 0,7 volt entre les bornes d'entrée et de sortie du régulateur.
On a également recours à des diodes d'isolement quand on souhaite pouvoir alimenter le régulateur tel que représenté à la figure 1 à partir de différentes tensions en sélectionnant, comme tension à réguler, celle dont le potentiel est le plus élevé.
La figure 2 représente un exemple classique de régulateur de tension sélectionnant automatiquement, parmi deux tensions d'alimentation VM et VL arrivant sur deux bornes d'entrée EM et EL, la tension la plus élevée. Les circuits 1 et 2 représentés à la figure 1 ont été schématisés fonctionnellement à la figure 2 par une source de tension de référence 1 et par un amplificateur 2 recevant, en entrée, la tension de référence VBG et le potentiel du point-milieu du pont diviseur résistif R3-R4. L'amplificateur 2 et le générateur 1 sont polarisés par la tension d'alimentation VM ou VL la plus élevée au moyen de diodes, respectivement D1, D2 et D3, D4 interposées en série entre chaque borne EM ou EL et la borne de polarisation du générateur 1 ou de l'amplificateur 2.
Si un tel circuit permet bien de sélectionner la tension d'alimentation la plus élevée, le recours à des diodes présente, comme précédemment, l'inconvénient d'introduire une chute de tension d'environ 0,7 volt en série avec le régulateur.
Une autre solution de l'art antérieur consiste à utiliser, à la place des diodes, des transistors MOS convenablement commandés et qui remplissent la même fonction de sélection de la tension la plus élevée et la fonction d'isolement de la tension la plus faible. Ces transistors, comme les diodes, introduisent une chute de tension supplémentaire.
Le document EP-A-0465933 décrit un régulateur de tension propre à être alimenté à partir de plusieurs tensions indépendantes les unes des autres. Un amplificateur d'une tension proportionnelle à une tension d'erreur entre la tension régulée et une tension de référence commande un transistor bipolaire multi-émetteurs dont chaque émetteur est connecté à une tension d'alimentation. Un premier inconvénient de ce régulateur est qu'il entraíne une forte consommation quand la tension la plus élevée des tensions d'alimentation est inférieure à la tension de sortie régulée souhaitée. En effet, l'amplificateur cherche alors à maintenir la tension de sortie à la valeur souhaitée et le transistor bipolaire conduit fortement. Un autre inconvénient est que les bornes d'alimentation associées aux tensions les plus faibles ne sont pas isolées du reste du circuit si elles sont supérieures d'au moins 0,7 volts par rapport à la tension de commande du transistor multi-émetteurs. De plus, dans ce cas, plusieurs bornes d'alimentation peuvent être en court-circuit. En outre, le recours à des diodes pour alimenter l'amplificateur de commande conduit à une tension de déchet (tension minimale entre la tension d'alimentation la plus élevée et la tension de sortie) importante, même si le transistor bipolaire est remplacé par des transistors à effet de champ.
La présente invention vise à proposer un nouveau régulateur de tension propre à sélectionner une tension d'alimentation la plus élevée parmi au moins deux tensions indépendantes tout en minimisant la chute de tension aux bornes du régulateur.
La présente invention vise également à optimiser l'utilisation d'un condensateur de découplage placé en sortie du régulateur pour alimenter temporairement la charge quand aucune tension d'alimentation non régulée n'est supérieure à la tension de sortie régulée.
Pour atteindre ces objets, la présente invention prévoit un régulateur de tension destiné à asservir une tension de sortie délivrée par un transistor de puissance sur une tension de référence, et comportant au moins deux bornes d'entrée propres à recevoir, chacune, une tension d'alimentation indépendante ; un moyen pour sélectionner automatiquement la tension d'alimentation la plus élevée parmi les tensions présentes aux bornes d'entrée ; et un moyen pour isoler la borne d'alimentation associée à la tension la plus faible du reste du circuit, lesdits moyens introduisant une très faible chute de tension, correspondant à celle d'un seul transistor de puissance, entre la borne d'entrée à la tension la plus élevée et une borne de sortie du régulateur.
Selon un mode de réalisation de la présente invention, le régulateur comporte au moins deux premiers transistors de puissance ayant chacun une première électrode de puissance connectée directement à une desdites bornes d'entrée et une deuxième électrode de puissance connectée à la borne de sortie, et un circuit de commande propre à rendre conducteur celui desdits transistors de puissance qui est associé à la tension d'alimentation la plus élevée et à bloquer l'autre transistor de puissance.
Selon un mode de réalisation de la présente invention, au moins lesdits deux premiers transistors de puissance associés aux tensions d'alimentation présentes aux bornes d'entrée du régulateur sont des transistors MOS à canal P, le régulateur comportant un circuit de polarisation des corps d'au moins lesdits deux premiers transistors de puissance à la tension la plus élevée.
Selon un mode de réalisation de la présente invention, où le régulateur comporte un condensateur entre la borne de sortie et la masse, ledit moyen de sélection sélectionne la tension d'alimentation des circuits du régulateur parmi les tensions d'alimentation présentes sur les bornes d'entrée et une tension de sortie régulée présente sur la borne de sortie.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles :
  • les figures 1 et 2 qui ont été décrites précédemment sont destinées à exposer l'état de la technique et le problème posé ;
  • la figure 3 représente un schéma fonctionnel d'un premier mode de réalisation d'un régulateur de tension selon la présente invention ;
  • la figure 4 représente un schéma fonctionnel d'un deuxième mode de réalisation d'un régulateur de tension selon la présente invention ;
  • les figures 5 et 6 représentent un schéma détaillé d'un mode de réalisation d'un régulateur tel que représenté à la figure 4 ;
  • la figure 7 est un schéma partiel simplifié du régulateur représenté aux figures 5 et 6 illustrant son fonctionnement quand une tension d'alimentation non régulée est supérieure à la tension de sortie régulée souhaitée ;
  • la figure 8 est un schéma partiel simplifié du régulateur représenté aux figures 5 et 6 illustrant son fonctionnement quand aucune des tensions d'alimentation n'est supérieure à la tension de sortie régulée souhaitée ;
  • la figure 9 représente partiellement un circuit de référence de tension selon un autre mode de réalisation de la présente invention ; et
  • la figure 10 représente partiellement un circuit de commande de transistors de puissance d'un régulateur selon un autre mode de réalisation de la présente invention.
    • Pour des raisons de clarté, les mêmes éléments ont été désignés par les mêmes références aux différentes figures.
    La figure 3 représente un premier mode de réalisation d'un régulateur de tension selon l'invention. Ce régulateur comporte deux bornes d'entrée EM et EL, propres à recevoir respectivement des tensions d'alimentation VM et VL indépendantes l'une de l'autre, et une borne de sortie S, associée à un condensateur de découplage C et délivrant une tension régulée VR. Selon ce mode de réalisation, le régulateur comporte deux transistors MOS de puissance à canal P M10M et M10L ayant respectivement une première électrode de puissance connectée à la borne EM ou EL et une deuxième électrode de puissance reliée à la borne S. Un circuit 1' fournit une tension de référence VBG sur laquelle doit être asservie la tension de sortie VR, et est associé à un amplificateur 2'. Un pont diviseur résistif constitué de résistances R3 et R4 est monté en série entre la borne S et la masse. Le point-milieu de l'association des résistances R3 et R4 est relié à une première entrée de l'amplificateur 2' dont une deuxième entrée reçoit la tension VBG. Selon l'invention, l'amplificateur 2' est associé à un circuit 10 de sélection du transistor de puissance M10M ou M10L à commander.
    Une caractéristique de la présente invention est que les circuits 1', 2' et 10 sont alimentés par la tension la plus élevée parmi les tensions VL, VM et VR au moyen d'un comparateur 11 dont trois entrées sont respectivement reliées aux bornes EL, EM et S.
    Une autre caractéristique de la présente invention est que les corps (substrats ou caissons) des transistors MOS M10M et M10L sont reliés au potentiel le plus élevé parmi les tensions VM, VL et VR. Cette liaison a été symbolisée à la figure 3 par une liaison entre les corps des transistors M10M et M10L et la sortie du comparateur 11. Ainsi, même si la tension VR est supérieure aux tensions VM et VL, les transistors M10M et M10L ne sont pas conducteurs dans la mesure où leurs corps respectifs sont également à la tension VR, ce qui interdit toute polarisation en direct des jonctions drain/corps et source/corps. De plus, si une des tensions VM ou VL est suffisante (supérieure à la tension VR), le transistor M10L ou M10M associé à la tension d'alimentation VL ou VM la plus faible est bloqué par le circuit 10 et, même si cette tension la plus faible VL ou VM est inférieure à la tension VR, ce transistor n'est pas conducteur dans la mesure où son corps est porté au potentiel le plus élevé. Ces caractéristiques seront mieux comprises en relation avec les figures 7 et 8.
    Un avantage de la présente invention est que la tension VM ou VL la plus faible est isolée du régulateur.
    Un autre avantage de la présente invention est que la chute de tension entre les bornes d'entrée et de sortie du régulateur est faible. En effet, elle est limitée à environ 0,1 volt correspondant à la chute de tension dans un des transistors MOS de puissance à l'état passant.
    Un autre avantage du premier mode de réalisation est que, même si le potentiel de référence VBG n'est plus maintenu quand les deux tensions VL et VM sont insuffisantes ou disparaissent, on garantit une utilisation optimale du condensateur C pour alimenter temporairement la charge.
    La figure 4 représente un deuxième mode de réalisation de la présente invention, dans lequel le régulateur comporte en outre un comparateur 12 associé à un transistor de faible puissance à canal P M10R pour générer un signal logique RESET. Ce signal RESET est destiné à indiquer un défaut d'alimentation du régulateur au moyen d'une des tensions VM ou VL, c'est-à-dire que la tension la plus élevée du régulateur est la tension VR, et que la tension de sortie VR est inférieure à un seuil déterminé. Ce signal RESET est, par exemple, utilisé pour signaler à la charge (non représentée), par exemple un microprocesseur, que la tension qu'elle reçoit est désormais uniquement fournie par le condensateur C et n'est donc que temporaire. Le transistor M10R est relié, par sa source, à la borne S et, par son drain, à une première borne d'entrée du comparateur 12 ainsi que, par l'intermédiaire d'une résistance R5, au point-milieu de l'association en série de résistances R3A et R3B avec la résistance R4. La grille du transistor M10R est reliée au circuit de sélection 10 qui sélectionne donc le transistor à rendre conducteur parmi les trois transistors M10M, M10L et M10R en fonction de celle des trois tensions VM, VL et VR qui est la plus élevée.
    Le point de basculement du comparateur 12 est fixé par les valeurs des résistances R3A, R3B, R4 et R5. Sa valeur correspond à : VBG.[(R5/R4).(R3A + R3B)/(R5 + R3B) + 1].
    Un avantage de ce deuxième mode de réalisation est que le transistor M10R permet de maintenir la boucle de contre-réaction même quand la tension VR est la tension la plus élevée, permettant ainsi au régulateur d'intégrer la génération d'un signal RESET quand la tension VR correspond à la décharge du condensateur C et devient inférieure à une tension seuil. Cela permet de déterminer cette tension seuil de façon très précise dans la mesure où elle est liée à la tension VBG fixée par le circuit 1'. De plus, cela minimise la consommation liée à la génération du signal RESET dans la mesure où on utilise les composants du régulateur qui sont généralement choisis pour leur faible consommation.
    En pratique, des moyens de sélection de la tension la plus élevée (représentés globalement par le comparateur 11 à la figures 3 et 4) sont prévus de façon distincte pour le circuit 1', les circuits 2' et 10 et pour la polarisation des corps des transistors M10M et M10L. Ainsi, on prévoit un circuit de polarisation des corps destiné aux transistors M10M et M10L ainsi qu'à d'autres transistors MOS à canal P du régulateur.
    L'invention sera décrite par la suite en relation avec le deuxième mode de réalisation (figure 4). Les modifications à apporter pour obtenir le régulateur exposé en relation avec la figure 3 se déduisent des rôles respectifs des différents constituants exposés ci-dessous.
    Les figures 5 et 6 représentent un schéma détaillé d'un régulateur de tension selon l'invention. La figure 5 représente un mode de réalisation du circuit 1' de génération de la tension de référence VBG, ainsi que du circuit de commande 2' et du circuit de sélection 10 associés. La figure 6 représente un mode de réalisation d'un circuit 13 de polarisation des corps des transistors MOS à canal P, ainsi que les transistors M10L, M10M et M10R et les moyens résistifs 14 associés au comparateur 12 et à la contre-réaction du régulateur.
    Le circuit 1' est constitué d'une source de courant I, d'une diode D, de résistances R1 et R2, et de transistors QD, Q3 et Q4 tel que décrits précédemment en relation avec la figure 1. Les transistors Q1 et Q2 de la figure 1 sont, par exemple, remplacés, chacun par trois transistors bipolaires de type PNP respectivement associés aux bornes EM, EL et S ou, comme cela est représenté, par deux transistors multi-émetteurs dont les collecteurs respectifs sont reliés aux collecteurs des transistors Q3 et Q4 et définissent respectivement les bornes 3 et 4 de sortie du circuit 1'. Un premier émetteur, respectivement Q1M ou Q2M, des transistors multi-émetteurs est relié à la borne EM, un deuxième émetteur, respectivement Q1L ou Q2L, est relié à la borne EL, et un troisième émetteur, respectivement Q1R ou Q2R, est relié à la borne S. Le fonctionnement du circuit 1' est similaire à celui du circuit 1 exposé en relation avec la figure 1 à la différence près que sa tension d'alimentation est toujours la tension la plus élevée parmi les tensions VM, VL et VR.
    La borne 4 est reliée aux bases respectives de trois transistors bipolaires de type PNP Q5M, Q5R et Q5L du circuit 2' dont les émetteurs sont respectivement reliés aux bornes EM, S et EL. Les collecteurs respectifs des transistors Q5M, Q5R et Q5L sont reliés aux drains et grilles de transistors MOS à canal N M11M, M11R et M11L montés en diode et dont les sources respectives sont connectées à la masse. Des transistors MOS à canal N M3L, M3R et M3M, dont les sources respectives sont connectées à la masse, sont montés en sources de courant sur les transistors M11L, M11R et M11M avec lesquels ils constituent des miroirs de courant par connexion de leurs grilles respectives. Les drains respectifs des transistors M3L et M3M sont connectés, par l'intermédiaire d'un transistor MOS à canal N M4L, M4M dont la grille est reliée au transistor M3L ou M3M respectif, au collecteur d'un transistor bipolaire de type PNP Q6L, Q6M (ou au collecteur commun d'un transistor multi-émetteurs). Le drain du transistor M3R est relié directement aux collecteurs des transistors Q6L et Q6M. Les drains respectifs des transistors M3L et M3M sont également reliés au collecteur d'un transistor bipolaire de type PNP, respectivement Q6RA ou Q6RB, dont l'émetteur est relié à la borne S. Les bases respectives des transistors Q6RA, Q6RB, Q6L et Q6M sont reliées à la borne 3. Les collecteurs des transistors Q6RA et Q6RB délivrent, respectivement, des potentiels de commande VGL et VGM sur les grilles des transistors M10L et M10M (figure 6). Le collecteur du transistor multi-émetteurs Q6L-Q6M délivre un potentiel de commande VGR sur la grille du transistor M10R (figure 6).
    Le fonctionnement du circuit 2' décrit ci-dessus se déduit de celui du circuit 2 de la figure 1 pour ce qui concerne les transistors Q5, Q6, M3 et M11 affectés des lettres respectives M, R et L, la plus élevée des tensions VM, VL, VR faisant conduire les transistors Q5, Q6, M3 et M11 affectés de la lettre correspondante et bloquant les autres transistors.
    Selon l'invention, le circuit 10 comporte deux transistors MOS à canal P M12L et M12M connectés en série entre les collecteurs respectifs des transistors Q6RA et Q6RB. L'électrode commune des transistors M12L et M12M est reliée au collecteur commun des transistors Q6L et Q6M. Le rôle des transistors M12L et M12M est de bloquer les deux transistors de puissance parmi les transistors M10L, M10M et M10R qui sont associés aux deux tensions les plus faibles parmi les tensions VM, VL et VR. Deux transistors MOS à canal P M14 et M15 sont connectés en série et en diode entre une borne VB et les grilles communes des transistors M12L et M12M. La borne VB représente la borne de sortie du circuit 13 de polarisation des corps des transistors à canal P qui sera décrit par la suite en relation avec la figure 6. La borne VB est au potentiel de la tension la plus élevée parmi les tensions VM, VL et VR. Le drain du transistor M15 est relié au drain commun de trois transistors MOS à canal N M13L, M13R et M13M qui sont montés en miroir de courant sur les transistors M11L, M11R et M11M respectifs. Le rôle des transistors M14, M15, M13R, M13L et M13M est de polariser les grilles des transistors M12L et M12M à un potentiel élevé pour que leur potentiel de source soit lui-même suffisamment élevé pour garantir le blocage de deux des trois transistors M10L, M10M et M10R. Le fonctionnement des circuits 2' et 10 sera mieux compris en relation avec les figures 7 et 8.
    Selon le mode de réalisation illustré par la figure 6, le circuit 13 de polarisation des corps des transistors à canal P, en particulier des transistors M10L et M10M, à la tension la plus élevée parmi les tensions VM, VL et VR comporte trois montages similaires constitués, chacun, de trois transistors MOS à canal P et d'un transistor MOS à canal N. Chaque groupe de quatre transistors comporte un transistor à canal P, respectivement M16M, M16R ou M16L, connecté entre la borne EM, S ou EL et la borne VB. Les grilles respectives des transistors M16M, M16R et M16L sont reliées à la source du transistor MOS à canal N M9M, M9R et M9L du groupe correspondant. Les transistors M9M, M9R et M9L sont montés en miroir de courant sur les transistors respectifs M11M, M11R et M11L (figure 5). Aux figures 5 et 6, les grilles respectives des transistors M11M, M11R et M11L ont été désignées par des bornes VBM, VBR et VBL pour permettre le report des connexions entre les figures 5 et 6. Les deux autres transistors MOS à canal P, respectivement M7M et M8M, M7R et M8R, M7L et M8L, de chaque groupe du circuit 13 ont une première électrode reliée à la borne, respectivement EM, S ou EL, leurs grilles étant reliées au drain du transistor M9 du groupe correspondant. Une deuxième électrode des transistors M7M et M7R est reliée au drain du transistor M9L. Une deuxième électrode des transistors M8L et M8R est reliée au drain du transistor M9M. Une deuxième électrode des transistor M7L et M8M est reliée au drain du transistor M9R. Seul le groupe de transistors associé à la tension la plus élevée parmi les tensions VM, VL et VR conduit, les grilles des transistors à canal P du groupe correspondant étant mises à la masse par le transistor à canal N M9M, M9R ou M9L qui conduit grâce au montage en miroir sur les transistors M11M, M11R et M11L. Le transistor M16 du groupe correspondant établit le potentiel de la borne VB à la tension la plus élevée et les transistors M7 et M8 de ce groupe bloquent les six transistors MOS à canal P des deux autres groupes en portant leurs grilles respectives au potentiel le plus élevé. Tous les corps des transistors à canal P du circuit 13 sont reliés à la borne VB pour empêcher tout court-circuit par les diodes drain/corps ou source/corps.
    A titre de variante non représentée, la polarisation des corps de transistors à canal P, à la tension la plus élevée parmi les tensions VM, VL et VR est réalisée au moyen d'un transistor bipolaire de type PNP à trois émetteurs. Chaque émetteur est connecté à une des tensions VM, VL, VR (d'une manière similaire aux émetteurs Q2R, Q2L et Q2M du circuit 1') et la base de ce transistor est polarisée par une source de courant de faible valeur (environ 1 µA), réalisée à partir du circuit 1'. Le collecteur de ce transistor est connecté aux corps des transistors à canal P à polariser. Le collecteur prend alors le potentiel de l'émetteur qui est connecté à la tension la plus élevée, polarisant ainsi les corps des transistors à canal P à cette même tension.
    Dans le mode de réalisation représenté à la figure 6, le comparateur 12 chargé de produire le signal RESET est polarisé en étant relié à la borne VB. Ce comparateur 12 ayant une consommation très faible, le potentiel de la borne VB n'est sensiblement pas modifié. Toutefois, on pourra, à titre de variante, associer la polarisation du comparateur 12 à un montage à transistors sélectionnant, parmi les tensions VM, VL et VR, la tension la plus élevée. Le comparateur 12 peut également être alimenté uniquement par la tension VR. En effet, lors de la génération du signal logique RESET, la tension la plus élevée sera toujours la tension VR.
    La figure 7 illustre le fonctionnement du régulateur de tension selon la présente invention lorsque la tension la plus élevée du montage correspond à une des tensions d'alimentation VM et VL. Le fonctionnement est similaire quelle que soit cette tension VM ou VL qui est la plus élevée.
    Le cas représenté à la figure 7 correspond à un fonctionnement normal du régulateur où la tension régulée VR est produite à partir de la tension VL. Pour des raisons de clarté, on a éliminé, par rapport aux schémas des figures 5 et 6, les transistors bloqués qui n'interviennent pas dans le fonctionnement, et les bornes VB et EL ont été confondues. Le circuit 1' n'a été représenté que partiellement. Le transistor Q6L se retrouve en série avec le transistor M12L, dont la grille est polarisée par les transistors M14 et M15, et avec le transistor M3L. Le transistor Q6L associé au transistor M12L constitue donc une source de courant cascode chargée par le transistor M3L, lequel est commandé par les transistors Q2L, Q5L et M11L, et dont la sortie VGL est connectée à la grille du transistor M10L. On reproduit ainsi le fonctionnement décrit en relation avec la figure 1. Le potentiel des grilles des transistors M12L et M12M est sensiblement égal à VL - 2VTH, où VTH représente la tension seuil des transistors M14 et M15. Le potentiel VGR présent sur la source du transistor M12L est donc sensiblement égal à VL - 2VTH, majoré de la chute de tension grille-source du transistor M12L. Cette chute de tension est égale à la tension seuil VTH du transistor M12L majorée d'un terme dû au courant drain-source du transistor M12L et correspondant à la composante parabolique de sa tension grille-source. Ainsi, le potentiel VGR est supérieur à VL - VTH. Le potentiel VGM est, par le même raisonnement, égal au potentiel VGR, le transistor M12M étant conducteur mais n'étant traversé par aucun courant.
    Comme VGR = VGM > VL - VTH, les transistors M10R et M10M sont bloqués car leurs sources respectives sont à des potentiels inférieurs à la tension VL. Le blocage du transistor M10M permet d'isoler l'alimentation VM, tandis que le blocage du transistor M10R entraíne que la résistance de la boucle de contre-réaction correspond à la résistance R3 (R3A + R3B). La tension de sortie VR est égale à VBG.(R3 + R4)/R4. On notera que, comme le corps du transistor M10M est relié au potentiel VL, la borne EM est bien complètement isolée du régulateur et il n'y a pas de court-circuit entre les bornes EM et S.
    Dans le cas où la tension VL est trop faiblement supérieure à la tension VR, la différence de potentiel entre la source et le drain du transistor M10L est trop faible pour fournir un courant suffisant à la charge connectée à la borne S. La boucle de contre-réaction constituée des résistances R3A et R3B, du transistor Q3 (non représenté à la figure 6), du transistor Q6L et du transistor M12L, abaisse alors le potentiel VGL jusqu'à une valeur près de la masse. Le transistor M3L fonctionne alors en triode, ce qui débloque le transistor M4L. Le déblocage du transistor M4L entraíne la mise en conduction du transistor M10R qui court-circuite alors les résistances R3A et R3B. La tension VR ne peut dans ce cas pas être maintenue à la valeur nominale souhaitée et diminue. Toutefois, la boucle de contre-réaction continue à fonctionner par le transistor M10R et la résistance R5, ce qui garantit le maintien de la tension VBG à la valeur de référence choisie.
    Quand la tension VL devient inférieure à la tension VR ou disparaít, le régulateur se trouve alors dans un mode de fonctionnement où il est alimenté par la tension VR et où il est propre à générer le signal RESET qui sera décrit par la suite en relation avec la figure 8.
    Comme pour la figure 7, la figure 8 ne représente pas les transistors des figures 5 et 6 qui sont bloqués et qui n'interviennent pas dans le fonctionnement. Dans le cas représenté à la figure 8, on considère que la tension VR est supérieure aux tensions VL et VM.
    Les deux transistors Q6RA et Q6RB ont leurs jonctions base-émetteur en parallèle et leurs courants sont donc égaux. Comme un courant circule ici dans les deux transistors M12L et M12M, on obtient comme précédemment, d'un point de vue fonctionnel, une source de courant cascode. Toutefois, la partie supérieure (Q6RA, M12L et Q6RB, M12M) est ici divisée en deux et produit, sur les sources respectives des transistors M12L et M12M, les deux tensions de blocage VGL et VGM qui sont toutes deux supérieures à VR - VTH. Les transistors M10M et M10L sont donc bloqués et, comme leurs corps respectifs sont au potentiel VR, les bornes EM et EL sont complètement isolées du régulateur. La partie inférieure (M12L, M12M et M3R) de la source de courant cascode fournit la tension VGR, déterminée par la boucle de contre-réaction comportant le transistor M10R et la résistance R5. Ainsi, la tension de référence VBG est bien maintenue à la valeur spécifiée. Selon la présente invention, la tension VBG sert alors à indexer le seuil à partir duquel le signal RESET est produit au moyen du comparateur 12. Le basculement du comparateur 12 se produit quand la tension VR devient inférieure à VBG.[(R5/R4).(R3A + R3B)/(R5 + R3B) + 1].
    Selon l'invention, tous les corps des transistors MOS à canal N sont connectés à leur source. Par contre, tous les corps des transistors MOS à canal P du circuit 13, ainsi que les corps des transistors M12L et M12M et des transistors de puissance M10L et M10M sont connectés à la borne VB au potentiel de la tension la plus élevée. Le corps du transistor M14 est également connecté à la tension VB comme sa source, et les corps des transistors M10R et M15 sont connectés à leurs sources respectives.
    La réalisation et le fonctionnement d'un régulateur tel que représenté à la figure 3 se déduit de l'exposé des figures 5 à 8. Il suffit de supprimer tous les transistors servant à la commande du transistor M10R.
    Les figures 9 et 10 illustrent un autre mode de réalisation selon lequel les transistors supérieurs des circuits 1', 2' et 10 sont des transistors MOS à canal P. Aux figures 9 et 10, seules les parties supérieures des circuits 1', 2' et 10 ont été représentées.
    Les transistors Q1R, Q1L et Q1M sont remplacés, respectivement, par des transistors MOS à canal P M1M, M1L et M1R (figure 9). Les transistors Q2M, Q2L et Q2R sont remplacés, respectivement, par des transistors M2M, M2L et M2R. Les corps de ces transistors MOS à canal P sont tous reliés à la borne VB pour garantir l'isolement entre les tensions VM, VL et VR.
    Les transistors bipolaires du circuit 2' sont remplacés par des transistors MOS à canal P dont les références à la figure 10 sont similaires en remplaçant la lettre Q par la lettre M. Tous les corps de ces transistors MOS à canal P sont alors reliés à la borne VB.
    Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaítront à l'homme de l'art. En particulier, les dimensionnements des transistors et des résistances est à la portée de l'homme de l'art en fonction des caractéristiques fonctionnelles souhaitées.
    De plus, bien que l'on ait fait référence dans la description qui précède à un régulateur de tension susceptible d'être alimenté par deux tensions non régulées indépendantes, l'invention s'applique également au cas où le régulateur doit être alimenté par plus de deux tensions. Dans ce cas, il suffit d'ajouter, à chacune des structures décrites en relation avec les figures précédentes, un transistor ou un groupe de transistors associé à la borne d'entrée supplémentaire.
    En outre, on notera que le régulateur selon l'invention peut être réalisé intégralement en technologie bipolaire en remplaçant les transistors MOS à canal P par des transistors PNP et les transistors MOS à canal N par des transistors NPN. Dans ce cas, il n'est pas nécessaire de prévoir un circuit 13 de polarisation des corps des transistors MOS à canal P. Le recours à des transistors MOS constitue cependant un mode de réalisation préféré selon l'invention dans la mesure où ils sont commandables en tension, ce qui entraíne une consommation moindre du régulateur.
    Enfin, on notera que l'invention s'applique également à la réalisation d'un régulateur de tension négative. Il suffit pour cela de remplacer les transistors MOS à canal P par des transistors à canal N et réciproquement, et de remplacer les transistors bipolaires de type PNP par des transistors de type NPN et réciproquement. La sélection de tension s'effectue alors sur la tension ayant la valeur la plus négative.

    Claims (4)

    1. Régulateur de tension destiné à asservir une tension de sortie (VR) délivrée par un transistor de puissance (M10M, M10L) sur une tension de référence (VBG), caractérisé en ce qu'il comporte :
      au moins deux bornes d'entrée (EM, EL) propres à recevoir, chacune, une tension d'alimentation (VM, VL) indépendante ;
      un moyen (11) pour sélectionner automatiquement la tension d'alimentation (VM, VL) la plus élevée parmi les tensions présentes aux bornes d'entrée (EM, EL) ; et
      un moyen pour isoler la borne d'alimentation (EM, EL) associée à la tension la plus faible (VM, VL) du reste du circuit, lesdits moyens introduisant une très faible chute de tension, correspondant à celle d'un seul transistor de puissance, entre la borne d'entrée (EL, EM) à la tension la plus élevée (VL, VM) et une borne (S) de sortie du régulateur.
    2. Régulateur de tension selon la revendication 1, caractérisé en ce qu'il comporte :
      au moins deux premiers transistors de puissance (M10M, M10L) ayant chacun une première électrode de puissance connectée directement à une desdites bornes d'entrée (EM, EL) et une deuxième électrode de puissance connectée à la borne de sortie (S) ; et
      un circuit de commande (10) propre à rendre conducteur celui desdits transistors de puissance (M10M, M10L) qui est associé à la tension d'alimentation (VM, VL) la plus élevée et à bloquer l'autre transistor de puissance (M10L, M10M).
    3. Régulateur de tension selon la revendication 2, caractérisé en ce qu'au moins lesdits deux premiers transistors de puissance (M10M, M10L) associés aux tensions d'alimentation (VM, VL) présentes aux bornes d'entrée (EM, EL) du régulateur sont des transistors MOS à canal P, et en ce qu'il comporte un circuit (13) de polarisation des corps d'au moins lesdits deux premiers transistors de puissance (M10M et M10L) à la tension la plus élevée (VM, VL, VR).
    4. Régulateur de tension selon l'une quelconque des revendications 1 à 3, comportant un condensateur (C) entre la borne de sortie (S) et la masse, caractérisé en ce que ledit moyen de sélection (11) sélectionne la tension d'alimentation des circuits du régulateur parmi les tensions d'alimentation (VM, VL) présentes sur les bornes d'entrée (EM, EL) et une tension de sortie régulée (VR) présente sur la borne de sortie (S).
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