FR2738424A1

FR2738424A1 - Interrupteur analogique basse tension

Info

Publication number: FR2738424A1
Application number: FR9510572A
Authority: FR
Inventors: Serge Ramet; Zanten Francois Van
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1995-09-05
Filing date: 1995-09-05
Publication date: 1997-03-07
Anticipated expiration: 2015-09-05
Also published as: US5933046A; FR2738424B1

Abstract

L'invention concerne un interrupteur analogique réalisé à partir d'un transistor MOS interrupteur (MPS), comprenant des moyens (Q1, Q2, D) pour appliquer à la borne de substrat ou caisson (Vb) du transistor interrupteur le potentiel de l'une ou l'autre des deux bornes principales (U1, U2) du transistor interrupteur en fonction de la relation entre les potentiels de ces bornes principales.

Description

INTERRUPTEUR ANALOGIQUE BASSE TENSION
La présente invention concerne un interrupteur analo gique réalisé à partir d'un transistor MOS, et plus particulièrement un tel interrupteur qui puisse fonctionner dans des circuits alimentés en basse tension, par exemple sous 3 V.

La figure 1 représente un transistor MOS à canal P que l'on peut utiliser en tant qu'interrupteur analogique. Ce transistor comporte une borne de commande ou grille Vg, une borne de substrat ou caisson ("bulk") Vb, et deux bornes principales U1 et
U2 (normalement appelées source et drain) qui constituent les bornes de l'interrupteur. La borne Vb est généralement la borne de substrat pour les transistors MOS à canal N et la borne de caisson pour les transistors MOS à canal P.

Pour ne pas alourdir les figures et la description, on désigne par la même référence une borne et le potentiel sur cette borne.

Un transistor MOS est symétrique en ce qui concerne ses deux bornes principales U1 et U2. Le rôle de chacune de ces bornes (source ou drain) dépend du potentiel de celles-ci. Ainsi, pour un transistor MOS à canal P (figure 1) la source est la borne U1 ou U2 de potentiel le plus élevé tandis que, pour un transistor MOS à canal N, la source est la borne U1 ou U2 de potentiel le plus faible. Un interrupteur à transistor MOS est destiné à commuter un signal quelconque présent sur l'une quelconque des bornes U1 et U2 vers l'autre borne. Ainsi, on ne peut pas savoir à l'avance laquelle de ces deux bornes est la source ou le drain.

L'impossibilité de connaître les rôles des bornes U1 et
U2 présente un inconvénient lorsque le transistor MOS est utilisé en tant qu'interrupteur dans un circuit alimenté sous une faible tension, par exemple 3 V. En effet, pour qu'un transistor MOS agisse convenablement en tant qu'interrupteur, c'est-à-dire pour qu'il présente la caractéristique d'une résistance de faible valeur, il est nécessaire d'appliquer entre sa grille et sa source une tension qui excède suffisamment la tension seuil du transistor. I1 est donc clair qu'il est souhaitable de réduire cette tension seuil.Or, par ce que l'on appelle effet de substrat, la tension seuil du transistor MOS augmente avec la tension présente entre la source (U1 ou U2) et le substrat ou le caisson (Vb). En outre, la tension seuil varie en fonction de la température.

La solution idéale pour avoir une tension seuil minimale est de relier le substrat ou caisson Vb à la source du transistor. Toutefois, comme on vient de l'expliquer, dans un interrupteur on ne sait pas laquelle de ses bornes principales U1 ou
U2 constitue la source. Ainsi, on est contraint de relier le substrat ou caisson Vb à un potentiel fixe qui doit toujours être supérieur au potentiel de la source pour un transistor MOS à canal P, ou bien toujours inférieur au potentiel de la source pour un transistor MOS à canal N, ceci pour ne pas polariser dans le sens passant une diode présente entre le substrat ou caisson et les bornes principales U1 et U2.

Pour un interrupteur à transistor MOS à canal P (figure 1) le caisson Vb est généralement relié à un potentiel haut Vcc d'alimentation du circuit et, pour rendre l'interrupteur conducteur, on applique sur la grille Vg le potentiel d'alimentation bas GND. Plus les potentiels U1 et U2 sont proches de zéro (du potentiel GND), moins on dispose de tension entre la source (borne U1 ou U2) et la grille (au potentiel GND) pour rendre l'interrupteur conducteur. De plus, la tension seuil atteint sa valeur maximale lorsque les potentiels U1 et U2 sont proches de zéro. I1 en résulte que l'interrupteur ne peut pas fonctionner dans une plage relativement importante au voisinage du potentiel bas GND.Cette plage est proche de 3 V dans une technologie courante, ce qui rend impossible d'utiliser un tel interrupteur dans un circuit alimenté sous 3 V, sauf à prendre des mesures particu lières décrites ci-dessous.

Le problème est le même pour un interrupteur à transistor MOS à canal N, la plage de non-fonctionnement étant proche du potentiel d'alimentation haut Vcc.

Pour résoudre ce problème, une solution classique consiste à prévoir des circuits dits à pompe de charge qui portent le potentiel de grille Vg du transistor interrupteur à des valeurs au-delà des potentiels d'alimentation. Ces circuits à pompe de charge fonctionnent à des fréquences élevées et sont susceptibles d'introduire des parasites dans les signaux analogiques que l'on veut commuter. En outre, les circuits à pompe de charge, relativement complexes, occupent une surface nonnégligeable.

Un objet de la présente invention est de prévoir un interrupteur analogique à transistor MOS susceptible de fonctionner dans un circuit alimenté sous une tension basse sans qu'il soit nécessaire d'utiliser une source d'alimentation supplémentaire pour commander la grille de ce transistor.

Cet objet est atteint grâce à un interrupteur analogique réalisé à partir d'un transistor MOS interrupteur, comprenant des moyens pour appliquer à la borne de substrat ou caisson du transistor interrupteur le potentiel de l'une ou l'autre des deux bornes principales du transistor interrupteur en fonction de la relation entre les potentiels de ces bornes principales.

Selon un mode de réalisation de l'invention, le potentiel appliqué à la borne de caisson est le plus élevé des poten tiels des deux bornes principales, dans le cas où le transistor interrupteur est à canal P.

Selon un mode de réalisation de l'invention, le potentiel appliqué à la borne de substrat est le plus bas des potentiels des deux bornes principales, dans le cas où le transistor interrupteur est à canal N.

Selon un mode de réalisation de l'invention, l'interrupteur comprend deux transistors montés en étage différentiel et commandés respectivement par les deux bornes principales du transistor interrupteur, une branche commune de l'étage différentiel étant reliée à la borne de substrat ou caisson par une diode.

Selon un mode de réalisation de l'invention, la diode est formée par un transistor de type complémentaire à ceux de l'étage différentiel, dont les bornes principales sont reliées respectivement à la borne de substrat ou caisson et à un premier potentiel d'alimentation, et dont la borne de commande est reliée à la branche commune de l'étage différentiel.

Selon un mode de réalisation de l'invention, l'interrupteur comprend deux transistors montés en étage différentiel et commandés respectivement par deux transistors suiveurs des potentiels des bornes principales du transistor interrupteur, une branche commune de l'étage différentiel étant reliée à la borne de substrat ou caisson du transistor interrupteur.

Selon un mode de réalisation de l'invention, chaque transistor suiveur est polarisé par un deuxième transistor MOS relié par un moyen résistif commun à un deuxième potentiel d'alimentation et qui reçoit sur sa grille un potentiel fixe également fourni à la grille d'un troisième transistor MOS relié entre le moyen résistif et la borne de substrat ou caisson du transistor interrupteur.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles
la figure 1, précédemment décrite, représente un interrupteur classique à transistor MOS à canal P
les figures 2A et 2B représentent un premier mode de réalisation d'interrupteur analogique selon la présente invention, respectivement en technologie BIOMOS et en technologie
CMOS
la figure 3 représente une variante de l'interrupteur de la figure 2A
la figure 4 représente un autre mode de réalisation d'interrupteur analogique selon l'invention réalisé en technologie BIOMOS ; et
la figure 5 représente une évolution selon l'invention de l'interrupteur de la figure 4.

De préférence, selon l'invention, on utilise en tant qu'interrupteur analogique un transistor MOS à canal P dont la borne de caisson Vb peut généralement être connectée de manière quelconque alors que la borne de substrat d'un transistor MOS à canal N est, dans un grand nombre de technologies, nécessairement reliée au potentiel d'alimentation bas du circuit. Bien entendu, la présente invention s'applique également à des transistors MOS à canal N dans le cas où la technologie permet de connecter la borne de substrat de ce transistor de manière quelconque.

I1 est important que la borne de substrat ou caisson du transistor MOS interrupteur soit libre car, selon l'invention, celle-ci est portée au plus élevé des deux quelconques potentiels des bornes principales U1 et U2 du transistor.

Dans la figure 2A, les bornes principales U1 et U2 d'un transistor MOS interrupteur MPS à canal P sont reliées respectivement aux bases de deux transistors bipolaires NPN Q1 et Q2 montés en étage différentiel. Les collecteurs des transistors Q1 et
Q2 sont reliés à un potentiel d'alimentation haut Vcc et les émetteurs de ces transistors sont reliés à un noeud commun N, lui-même relié à un potentiel d'alimentation bas GND par une source de courant 10. La borne de caisson Vb du transistor interrupteur MPS est reliée au potentiel Vcc par une source de courant 11 et au noeud N par une diode D. La diode D est connectée dans le sens permettant au courant I1 de la source 11 de s'écouler vers la source 10.

Avec cette configuration, le noeud N est porté au plus élevé des potentiels U1 et U2, diminué de la tension baseémetteur Vbe des transistors Q1 et Q2. Par exemple, si le potentiel U1 est supérieur au potentiel U2, le transistor Q1 se comporte en transistor suiveur et le transistor Q2 se trouve bloqué car sa jonction base-émetteur est polarisée en inverse. Le potentiel Vb du caisson du transistor MPS est porté au potentiel du noeud N, augmenté de la tension seuil de la diode D, pratiquement égale à une tension Vbe. Ainsi, le potentiel Vb est pratiquement égal au plus élevé des potentiels U1 et U2.

La source de courant 10 délivre un courant supérieur à celui de la source 11, de manière qu'un courant i polarise le transistor Q1 ou Q2 qui est conducteur.

L'interrupteur de la figure 2A doit être réalisé en technologie BICMOS, ce qui peut représenter un coût supplémentaire si tous les autres éléments du circuit peuvent être réalisés en technologie CMOS.

La figure 2B représente l'interrupteur de la figure 2A réalisé en technologie CMOS. Pour cela, il suffit de remplacer les transistors NPN Q1 et Q2 de la figure 2A par des transistors
MOS à canal N MN1 et MN2. La diode D de la figure 2A est remplacée par un transistor MOS à canal N MND dont la grille et le drain sont reliés au potentiel Vb et la source est reliée au noeud N. Les bornes de substrat de ces transistors à canal N, représentées flottantes, sont généralement reliées au potentiel
GND.

Le fonctionnement de cet interrupteur est identique à celui de la figure 2A, sauf que le potentiel du noeud N diffère du plus élevé des potentiels U1 et U2 d'une tension seuil Vt des transistors MN1 et MN2, et non d'une tension base-émetteur Vbe.

Dans les interrupteurs qui viennent d'être décrits, le potentiel Vb du caisson du transistor interrupteur MPS est porté au plus élevé des potentiels de ses bornes principales U1 et U2.

Cela revient à effectuer une connexion directe entre la borne de caisson Vb et la borne de source du transistor MPS, ce qui correspond à la configuration optimale d'un transistor MOS interrupteur, puisque sa tension seuil est alors minimale. Un tel interrupteur peut être utilisé dans des circuits fonctionnant sous une tension d'alimentation aussi basse que 3 V.

Dans les interrupteurs des figures 2A et 2B, lorsque les potentiels U1 et U2 deviennent inférieurs à la tension seuil des transistors de l'étage différentiel (Q1 et Q2 ou MN1 et MN2), augmentée d'une tension de déchet aux bornes de la source 10, l'étage différentiel ne peut plus fonctionner. En conséquence, le potentiel Vb du caisson du transistor interrupteur MPS se trouve bloqué à une valeur minimale égale à la tension seuil de la diode
D ou MND, augmentée de la tension de déchet aux bornes de la source 10. Ainsi, la tension seuil du transistor interrupteur MPS augmente quand les potentiels U1 et U2 descendent au-dessous de cette valeur minimale du potentiel Vb, mais ceci ne limite que très peu la plage de fonctionnement de l'interrupteur.

La figure 3 représente une variante de l'interrupteur de la figure 2A. La diode D a été remplacée par un transistor PNP
QD dont la base est reliée au noeud N, l'émetteur relié à la borne de caisson Vb et le collecteur relié au potentiel d'alimentation bas GND. En fonctionnement normal, le transistor QD se comporte comme un suiveur du potentiel du noeud N, ce qui a le même effet que la diode D dans la figure 2A.

Lorsque les potentiels U1 et U2 sont si bas que les transistors Q1 et Q2 sont tous deux bloqués, le courant de la source 10 ne passe plus par l'un des transistors Q1 et Q2 mais par la jonction base-émetteur du transistor QD. Ce transistor QD se comporte alors comme une diode reliée dans le sens passant entre la borne de caisson Vb et le potentiel GND. On obtient alors un potentiel Vb minimal égal à une tension Vbe.

Le circuit de la figure 3A peut être réalisé directement en technologie CMOS, en remplaçant les transistors bipo laires par des transistors MOS de types correspondants. Ainsi, comme dans la figure 2B, les transistors Q1 et Q2 sont remplacés par des transistors MOS à canal N, et le transistor QD est remplacé par un transistor MOS à canal P.

Bien entendu, si les potentiels U1 et U2 doivent s'approcher particulièrement près du potentiel bas GND, il arrive un moment où le plus élevé des potentiels U1 et U2 devient inférieur à la tension seuil du transistor interrupteur MPS, aussi basse que soit cette tension seuil, d'où il résulte que le transistor MPS ne peut plus être rendu conducteur. Dans ce cas, on adopte une solution classique qui consiste à disposer en parallèle sur le transistor MPS, à canal P, un transistor interrupteur
MOS à canal N (non représenté) dont la grille est commandée en opposition de phase par rapport à la grille Vg du transistor MPS, de sorte que les deux transistors soient rendus conducteurs en même temps.Il est en général inutile de prévoir le circuit selon l'invention autour du transistor interrupteur à canal N, puisque celui-ci ne devra fonctionner que dans le cas où les potentiels U1 et U2 sont très proches du potentiel GND, ce qui correspond à une plage favorable au fonctionnement de ce transistor interrupteur à canal N. En effet, la borne de substrat du transistor interrupteur à canal N est généralement reliée au potentiel bas
GND duquel se rapproche le plus bas des potentiels U1 et U2, qui correspond à la source du transistor interrupteur à canal N. Dans des cas exceptionnels où la tension seuil du transistor MPS demeure particulièrement élevée, il convient d'associer un circuit selon l'invention autour du transistor interrupteur à canal N.

La figure 4 représente un autre mode de réalisation d'interrupteur analogique selon la présente invention. Les bornes principales U1 et U2 du transistor interrupteur MPS sont reliées respectivement aux bases de deux transistors PNP Q3 et Q4. Les collecteurs des transistors Q3 et Q4 sont reliés au potentiel bas
GND et leurs émetteurs sont reliés au potentiel haut Vcc par des sources de courant respectives 13 et 14. Les émetteurs des tran sistors Q3 et Q4 sont également reliés respectivement aux bases de deux transistors NPN Q5 et Q6 connectés en étage différentiel.

Les collecteurs des transistors Q5 et Q6 sont reliés au potentiel
Vcc et leurs émetteurs sont reliés à la borne de caisson Vb du transistor interrupteur MPS ainsi qu'au potentiel GND par l'intermédiaire d'une source de courant 16.

Les transistors Q3 et Q4 sont des transistors suiveurs et appliquent respectivement les potentiels U1 et U2, augmentés d'une tension Vbe, sur les bases des transistors Q5 et Q6. Le transistor Q5 ou Q6 dont le potentiel de base est le plus élevé est le seul à conduire, d'où il résulte que le potentiel de caisson Vb est égal à ce potentiel de base le plus élevé, diminué d'un potentiel Vbe. Par conséquent, le circuit de la figure 4 permet également de rendre le potentiel Vb égal au plus élevé des potentiels U1 et U2.

Lorsque les potentiels U1 et U2 se rapprochent du potentiel Vcc, les tensions aux bornes des sources de courant 13 et 14 (généralement des transistors MOS) deviennent insuffisantes pour que celles-ci puissent délivrer un courant constant. Elles se comportent alors comme des résistances jusqu'au moment où les tensions d'émetteur des transistors Q3 et Q4 atteignent le potentiel Vcc. Alors, les transistors Q3 et Q4 se bloquent et les sources de courant 13 et 14 délivrent leur courant par les jonctions base-émetteur des transistors Q5 et Q6. Ces transistors Q5 et Q6 se comportent comme des diodes et ramènent le potentiel Vb au potentiel Vcc diminué d'une tension Vbe des transistors Q5 et
Q6. Les potentiels U1 et U2 peuvent continuer à augmenter jusqu'au potentiel Vcc sans perturber le bon fonctionnement de l'interrupteur.Au-delà, les diodes présentes entre le caisson Vb et les bornes principales U1 et U2 du transistor MPS se trouvent polarisées dans le sens passant, ce qui est à éviter.

La figure 5 représente une modification de l'interrupteur de la figure 4, qui permet d'éviter la polarisation dans le sens passant des diodes caisson-bornes principales du transistor MPS. Chacune des sources de courant 13 et 14 est réalisée à partir de deux transistors MOS à canal P reliés en série par leurs bornes principales (transistors MP1 et MP2 pour la source de courant 13 et MP3 et MP4 pour la source de courant 14). Le point de connexion N2 entre les transistors MP1 et MP2 est relié au point de connexion entre les transistors MP3 et MP4, et à la borne de caisson Vb par un transistor MOS à canal P MP5. Les grilles des transistors MP1 à MP5 reçoivent un même potentiel de référence Vref, et leurs bornes de caisson sont reliées aux sources de ces transistors ou au potentiel Vcc.

Les cinq transistors MP1 à MP5 peuvent être intégrés sur une surface particulièrement faible, car chacun de ces transistors partage deux bornes (voire trois, si les bornes de caisson sont reliées au potentiel Vcc) avec les autres transistors.

Bien entendu, les transistors MP1 et MP3 peuvent être réalisés à partir d'un seul transistor de taille adéquate.

Les transistors MP2, MP4 et MP5 se comportent comme des suiveurs qui fixent le potentiel du noeud N2 au potentiel Vref augmenté sensiblement de la tension seuil de ces transistors. La tension drain-source des transistors MP1 et MP3 est proche de zéro, d'où il résulte qu'ils se comportent comme des résistances.

Ainsi, le potentiel du noeud N2 détermine le courant global dans les transistors MP1 et MP3. Ce courant global est choisi supérieur au courant de la source 16 et se répartit dans les transistors MP2, MP4 et MP5 dans la plage de fonctionnement normal, c'est-à-dire quand les transistors Q3 et Q4 ne sont pas bloqués.

L'interrupteur fonctionne alors comme celui de la figure 4, sauf que le transistor MP5 dérive une fraction du courant fourni par la source 16 aux transistors Q5 et Q6, cette fraction étant bien sûr inférieure au courant de la source 16.

Lorsque les potentiels U1 et U2 se rapprochent du potentiel Vcc, les transistors Q3 et Q4 finissent par se bloquer.

Comme dans la figure 4, les transistors Q5 et Q6 se comportent comme des diodes qui ramènent le potentiel de caisson Vb au potentiel du noeud N2 (pratiquement Vcc), diminué d'une tension
Vbe. A ce stade, les transistors MP2 et MP4 se bloquent et le courant global des transistors MP1 et MP3 passe en totalité par le seul transistor MP5 qui présente encore une marge de fonctionnement suffisante (d'environ une tension Vbe). Ce courant global conserve sa valeur initiale supérieure à celle de la source 16, puisque le potentiel du noeud N2 est maintenu à sa valeur initiale par le transistor suiveur MP5. Ainsi, le transistor MP5 ramène le potentiel de caisson Vb au potentiel du noeud N2, c'est-à-dire au voisinage du potentiel Vcc.Par conséquent, les potentiels U1 et U2 peuvent dépasser le potentiel Vcc d'environ une tension Vbe avant de polariser dans le sens passant les diodes caisson-bornes principales du transistor MPS.

Dans les interrupteurs des figures 4 et 5, le potentiel de caisson Vb peut descendre aussi bas que le potentiel GND. En effet, tous les transistors Q3 à Q6 continuent à fonctionner dans une plage normale tandis que les potentiels U1 et U2 atteignent le potentiel GND. La source de courant 16 se comporte comme une résistance quand le potentiel Vb est suffisamment proche du potentiel GND.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du métier qui pourra trouver d'autres manières de relier la borne de caisson du transistor interrupteur au plus élevé des potentiels de ses deux bornes principales.

La présente invention a été décrite à l'aide d'un transistor interrupteur MOS à canal P, mais elle s'applique bien entendu à un transistor interrupteur MOS à canal N. Il suffit pour cela d'intervertir les potentiels d'alimentation et les types des transistors.

Claims

REVENDICATICNS

1. Interrupteur analogique réalisé à partir d'un transistor MOS interrupteur (MPS), caractérisé en ce qu'il comprend des moyens pour appliquer à la borne de substrat ou caisson (Vb) du transistor interrupteur le potentiel de l'une ou l'autre des deux bornes principales (U1, U2) du transistor interrupteur en fonction de la relation entre les potentiels de ces bornes principales.

2. Interrupteur selon la revendication 1, caractérisé en ce que le potentiel appliqué à la borne de caisson (Vb) est le plus élevé des potentiels des deux bornes principales (U1, U2), dans le cas où le transistor interrupteur est à canal P.

3. Interrupteur selon la revendication 1, caractérisé en ce que le potentiel appliqué à la borne de substrat (Vb) est le plus bas des potentiels des deux bornes principales (U1, U2), dans le cas où le transistor interrupteur est à canal N.

4. Interrupteur selon la revendication 1, caractérisé en ce qu'il comprend deux transistors (Q1, Q2 ; MN1, MN2) montés en étage différentiel et commandés respectivement par les deux bornes principales (U1, U2) du transistor interrupteur (MPS), une branche commune (N) de l'étage différentiel étant reliée à la borne de substrat ou caisson (Vb) par une diode (D, MND).

5. Interrupteur selon la revendication 4, caractérisé en ce que la diode est formée par un transistor (QD) de type complémentaire à ceux de l'étage différentiel (Q1, Q2), dont les bornes principales sont reliées respectivement à la borne de substrat ou caisson (Vb) et à un premier potentiel d'alimentation (GND), et dont la borne de commande est reliée à la branche commune (N) de l'étage différentiel.

6. Interrupteur selon la revendication 1, caractérisé en ce qu'il comprend deux transistors (Q5, Q6) montés en étage différentiel et commandés respectivement par deux transistors (Q3, Q4) suiveurs des potentiels des bornes principales (U1, U2) du transistor interrupteur (MPS), une branche commune de l'étage différentiel (Q5, Q6) étant reliée à la borne de substrat ou caisson (Vb) du transistor interrupteur.

7. Interrupteur selon la revendication 6, caractérisé en ce que chaque transistor suiveur (Q3, Q4) est polarisé par un deuxième transistor MOS (MP2, MP4) relié par un moyen résistif commun (MP1, MP3) à un deuxième potentiel d'alimentation (Vcc) et qui reçoit sur sa grille un potentiel fixe (Vref) également fourni à la grille d'un troisième transistor MOS (MP5) relié entre le moyen résistif et la borne de substrat ou caisson (Vb) du transistor interrupteur.