DE87312T1 - Bildung von gebieten verschiedenen leitungstyps in einem substrat. - Google Patents

Bildung von gebieten verschiedenen leitungstyps in einem substrat.

Info

Publication number
DE87312T1
DE87312T1 DE198383300900T DE83300900T DE87312T1 DE 87312 T1 DE87312 T1 DE 87312T1 DE 198383300900 T DE198383300900 T DE 198383300900T DE 83300900 T DE83300900 T DE 83300900T DE 87312 T1 DE87312 T1 DE 87312T1
Authority
DE
Germany
Prior art keywords
substrate
protective layer
dopant
area
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE198383300900T
Other languages
English (en)
Inventor
Tarsaim Lal Cupertino California 95014 Batra
Scott 2 San Jose California 95122 Bowden
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
American Microsystems Holding Corp
Original Assignee
American Microsystems Holding Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Microsystems Holding Corp filed Critical American Microsystems Holding Corp
Publication of DE87312T1 publication Critical patent/DE87312T1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/983—Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Light Receiving Elements (AREA)

Claims (1)

  1. übersetzung der Patentansprüche
    1. Verfahren zur Bildung von Flächenabschnitten verschiedener Leitfähigkeiten innerhalb eines Substrats, bestehend aus den Schritten der Anordnung einer Maske auf der Oberfläche des Substrats, um nur die Flächenabschnitte des Substrats freizulassen, an denen ein Dotiermittel einer ersten Leitfähigkeits-Type eingeführt werden soll, der Aufbringung des Dotiermittels der ersten Leitfähigkeit auf das Substrat, wobei das Dotiermittel innerhalb nur des freigelassenen Flächenabschnittes angeordnet wird, gekennzeichnet durch die zusätzlichen Schritte
    der Bildung einer Schutzschicht auf der Oberfläche des freigelassenen Flächenabschnittes,
    der Entfernung der Maske von dem Substrat und der Aufbringung eines Dotiermittels einer zweiten Leitfähigkeit auf das Substrat, wobei das Dotiermittel der zweiten Leitfähigkeit nur in Flächenabschnitten des Substrats angeordnet wird, welche nicht durch die Maske freigelassen waren.
    — ρ _
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat Silicium und die Schutzschicht Silicium-Dioxid enthält.
    3· Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
    das Substrat Silicium und die Schutzschicht Siliciurn- ; Nitrid enthält.
    4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß : die Plächenabschnitte verschiedener Leitfähigkeiten be-
    ; nachbart angeordnet sind und die zweite. Leitfähigkeits-
    Type bezüglich der ersten Leitfähigkeits-Type entgegengesetzte Eigenschaft hat und dadurch ein PN-Übergang » gebildet wird.
    A 5- Verfahren nach Anspruch 2J, dadurch gekennzeichnet, daß
    der PN-Übergang eine Zener-Diode bildet.
    6. Verfahren zur Herstellung einer komplementären Metalloxid-Silicium(CMOS)-Vorrichtung in einem Substrat einer ersten Leitfähigkeits-Type, bestehend aus den Schritten der Herstellung eines vertieften Quellenbereiches einer ' zweiten Leitfähigkeits-Type mit entgegengesetzter Eigenschaft zur ersten Leitfähigkeits-Type in dem Substrat, der Herstellung eines Peldabschnittes in allen Plächenbereichen, in denen aktive Vorrichtungen nicht gebildet werden sollen, und somit der Freilassung aktiver Flächenabschnitte an der Oberfläche des Substrats, in welchem aktive Vorrichtungen gebildet werden sollen, der Herstellung einer Gatter-Isolationsschicht in den aktiven Flächenabschnitten, der Herstellung eines Gatter-Bereiches auf der Gatter-Isolationsschicht, der
    Maskierung des Substrats mit einer ersten Schutzschicht, der Ausbildung eines Musters in der ersten Schutzschicht, um nur die aktiven Flächenabschnitte in dem vertieften Quellenbereich freizulegen, der Dotierung von Flächenabschnitten mit der ersten Leitfähigkeits-Type in dem Quellenbereich, welche Flächenabschnitte nicht durch den Gatterbereich oder den Feldbereich geschützt sind, wobei das Verfahren gekennzeichnet ist durch die Schritte
    der Bildung einer zweiten Schutzschicht auf der nicht durch die erste Schutzschicht geschützten Oberfläche des Substrats, unter Einbeziehung des Feldbereiches oder des Gatterbereiches,
    der Entfernung der ersten Schutzschicht und der Dotierung von Flächenabschnitten mit einer zweiten Leitfähigkeits-Type in das Substrat, das nicht durch die zweite'Schutzschicht geschützt ist, bzw. den Feldbereich oder/tien Gatterbereich.
    7. Verfahren zur Bildung von Flächenbereichen verschiedener Leitfähigkeiten in einem Substrat, enthaltend die Schritte der Bildung einer ersten Maske an der Oberfläche des Substrats, um die Flächenbereiche zu schützen, wo Dotiermittel nicht zugeführt werden sollen, der Bildung einer zweiten Maske auf der Oberfläche des Substrats zur Freilassung nur der Flächenbereiche des Substrats, in denen ein Dotiermittel einer ersten Leitfähigkeits-Type eingeführt werden soll, der Einführung eines Dotiermittels der ersten Leitfähigkeit in das Substrat, wobei das Dotiermittel nur in den freigelassenen Flächenbereich eingeführt wird, wobei das Verfahren durch die Schritte gekennzeichnet ist,
    der Bildung einer Schutzschicht auf der Oberfläche des freigelassenen Flächenbereiches,
    der Entfernung der zweiten Maske von dem Substrat und
    der Zuführung eines Dotiermittels einer zweiten Leitfähigkeit auf das Substrat, wobei das Dotiermittel der zweiten Leitfähigkeit nur in den Plächenbereich des Substrats aufgenommen wird, weihe nicht von der ersten Maske freigelassen worden sind.
    8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die erste Maske Silicium-Dioxid enthält und mit einer ersten Dicke ausgeführt ist, daß die zweite Maske Silicium-Nitrid enthält und die Schutzschicht Silicium-Dioxid enthält und bis zu einer zweiten Dicke, geringer als die erste Dicke, ausgebildet wird.
    9· Vorrichtung, hergestellt durch die Verfahren eines oder mehrerer der Ansprüche 1 - 8.
DE198383300900T 1982-02-22 1983-02-21 Bildung von gebieten verschiedenen leitungstyps in einem substrat. Pending DE87312T1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/351,075 US4450021A (en) 1982-02-22 1982-02-22 Mask diffusion process for forming Zener diode or complementary field effect transistors

Publications (1)

Publication Number Publication Date
DE87312T1 true DE87312T1 (de) 1984-02-16

Family

ID=23379466

Family Applications (1)

Application Number Title Priority Date Filing Date
DE198383300900T Pending DE87312T1 (de) 1982-02-22 1983-02-21 Bildung von gebieten verschiedenen leitungstyps in einem substrat.

Country Status (5)

Country Link
US (1) US4450021A (de)
EP (1) EP0087312A3 (de)
JP (1) JPS58155737A (de)
CA (1) CA1198227A (de)
DE (1) DE87312T1 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4511413A (en) * 1983-10-05 1985-04-16 Analog Devices, Incorporated Process for forming an IC wafer with buried Zener diodes
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4621412A (en) * 1984-09-17 1986-11-11 Sony Corporation Manufacturing a complementary MOSFET
US4709253A (en) * 1986-05-02 1987-11-24 Amp Incorporated Surface mountable diode
US4874714A (en) * 1988-06-02 1989-10-17 Texas Instruments Incorporated Method of making laterally oriented Schottky diode
US5089427A (en) * 1990-12-03 1992-02-18 Motorola Inc. Semiconductor device and method
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
US5641708A (en) * 1994-06-07 1997-06-24 Sgs-Thomson Microelectronics, Inc. Method for fabricating conductive structures in integrated circuits
US5498570A (en) * 1994-09-15 1996-03-12 Micron Technology Inc. Method of reducing overetch during the formation of a semiconductor device
US6153501A (en) 1998-05-19 2000-11-28 Micron Technology, Inc. Method of reducing overetch during the formation of a semiconductor device
US5783470A (en) * 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
US6051501A (en) * 1996-10-09 2000-04-18 Micron Technology, Inc. Method of reducing overetch during the formation of a semiconductor device
US6821852B2 (en) * 2001-02-13 2004-11-23 Micron Technology, Inc. Dual doped gates
US20080258263A1 (en) * 2007-04-20 2008-10-23 Harry Yue Gee High Current Steering ESD Protection Zener Diode And Method
US8518782B2 (en) 2010-12-08 2013-08-27 International Business Machines Corporation Semiconductor device including asymmetric lightly doped drain (LDD) region, related method and design structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1583248A (de) * 1968-06-27 1969-10-24
US4033797A (en) * 1973-05-21 1977-07-05 Hughes Aircraft Company Method of manufacturing a complementary metal-insulation-semiconductor circuit
US3928081A (en) * 1973-10-26 1975-12-23 Signetics Corp Method for fabricating semiconductor devices using composite mask and ion implantation
US4099998A (en) * 1975-11-03 1978-07-11 General Electric Company Method of making zener diodes with selectively variable breakdown voltages
US4067037A (en) * 1976-04-12 1978-01-03 Massachusetts Institute Of Technology Transistor having high ft at low currents
US4115797A (en) * 1976-10-04 1978-09-19 Fairchild Camera And Instrument Corporation Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
US4168999A (en) * 1978-12-26 1979-09-25 Fairchild Camera And Instrument Corporation Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques
IT1166587B (it) * 1979-01-22 1987-05-05 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate
US4306916A (en) * 1979-09-20 1981-12-22 American Microsystems, Inc. CMOS P-Well selective implant method
US4295897B1 (en) * 1979-10-03 1997-09-09 Texas Instruments Inc Method of making cmos integrated circuit device
JPS56124270A (en) * 1980-03-05 1981-09-29 Hitachi Ltd Manufacture of semiconductor device
US4381956A (en) * 1981-04-06 1983-05-03 Motorola, Inc. Self-aligned buried channel fabrication process
US4382827A (en) * 1981-04-27 1983-05-10 Ncr Corporation Silicon nitride S/D ion implant mask in CMOS device fabrication
DE3133468A1 (de) * 1981-08-25 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie

Also Published As

Publication number Publication date
EP0087312A3 (de) 1985-04-03
US4450021A (en) 1984-05-22
CA1198227A (en) 1985-12-17
JPS58155737A (ja) 1983-09-16
EP0087312A2 (de) 1983-08-31

Similar Documents

Publication Publication Date Title
DE87312T1 (de) Bildung von gebieten verschiedenen leitungstyps in einem substrat.
DE2623009C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2934970A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2153103A1 (de) Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben
DE1614999A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen mit einer einem vorgegebenen Flaechenmuster entsprechenden dielektrischen Schicht auf der Oberflaeche eines Halbleiterkoerpers
DE3135815A1 (de) "verfahren zur herstellung integrierter schaltungen"
DE2832740A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE7137787U (de) Halbleiteranordnung
DE2103468C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3016749A1 (de) Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2615438A1 (de) Verfahren zur herstellung von schaltungskomponenten integrierter schaltungen in einem siliziumsubstrat
DE2617293B2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE3736369C2 (de)
DE3145850A1 (de) Integrierte halbleiterschaltung
DE2640465C2 (de)
DE1546014A1 (de) Verfahren zum AEtzen von Metallschichten mit laengs der Schichtdicke unterschiedlicher Zusammensetzung
DE2658304A1 (de) Halbleitervorrichtung
DE1929084A1 (de) Verfahren zum Herstellen eines Halbleiter-Bauelementes
DE69116938T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE1927645A1 (de) Verfahren zur Herstellung eines Halbleiterelements
DE1614358B2 (de) Verfahren zum herstellen einer aetzmaske fuer die aetzbehandlung von halbleiterkoerpern
DE2028632A1 (de) Halbleiterbauelement
DE1950780A1 (de) Halbleitervorrichtung mit durch darauf erzeugte Passivierungsfilme gesteuerten Oberflaechenladungen und Verfahren zu ihrer Herstellung