DE69928811T2

DE69928811T2 - Leistungsverstärker

Info

Publication number: DE69928811T2
Application number: DE69928811T
Authority: DE
Inventors: Yasuyuki Minato-ku SUZUKI
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-06
Filing date: 1999-07-02
Publication date: 2006-08-24
Anticipated expiration: 2019-07-03
Also published as: US6466095B1; JP2000022452A; EP1096668A1; DE69928811D1; JP3164151B2; WO2000002306A1; EP1096668B1; EP1096668A4

Description

GEBIET DER TECHNIK
Die vorliegende Erfindung betrifft einen Leistungsverstärker, welcher Dezimeterwellen(UHF)-, Mikrowellen- und Millimeterwellensignale mit einem breiten dynamischen Bereich verstärkt.
HINTERGRUND DER ERFINDUNG
Seit kurzem besteht eine zunehmende Nachfrage nach Leistungsverstärkern als eine der Schlüsselvorrichtungen eines Taschentelephons in einem Mobilkommunikationssystem. Eine hohe Verstärkung, eine hohe Ausgangsleistung, sowie einen hohen Wirkungsgrad sind für einen derartigen Leistungsverstärker erforderlich.
12 ist ein Blockdiagramm eines der Beispiele für herkömmliche Leistungsverstärker. Wie es in 12 gezeigt ist, sind der FET-Transistor 403 und der FET-Transistor 408 in Kaskade geschaltet, wobei ihre Source-Anschlüsse geerdet sind.
Die Gate-Anschlüsse der FET-Transistoren 403 und 408 sind beide jeweils mit Eingangs-Anpassungsschaltkreisen 402 und 407 und mit Gate-Vorspannungsanschlüssen 404 und 409 verbunden, während die Drain-Anschlüsse der FET-Transistoren 403 und 408 beide jeweils mit Drain-Vorspannungsanschlüssen 405 und 410 sowie mit Ausgangs-Anpassungsschaltkreisen 406 und 411 verbunden sind. Weiter ist der Drain-Anschluss des FET-Transistors 403 mit dem Gate-Anschluss des FET-Transistors 408 über einen Ausgangs-Anpassungsschaltkreis 406 und einen Eingangs-Anpassungsschaltkreis 407 verbunden.
Weiter wird zur Verbesserung einer Spektraleffizienz von Taschentelephonen ein das Spreizspektrum verwendendes CDMA-Verfahren (CDMA = code division multiple access; Vielfachzugriff durch Codetrennung) in der Praxis eingesetzt. Es ist dabei bei CDMA erforderlich, dass eine Sendeausgangsleistung in einem Bereich von 80 dB geregelt wird, um das Nah-Fern-Problem zu lösen, und dass eine Hüllkurve präzise erfasst wird. Dementsprechend sollte die Linearität des Verstärkers für CDMA strikter als bei den herkömmlichen Verstärkern gewährleistet sein.
13 ist ein Blockdiagramm eines herkömmlichen Sendeausgangsleistungs-Reglers. Der herkömmliche Leistungsregler gemäß Darstellung in 13, der die in den Leistungsverstärker 415 eingegebene Leistung durch Verwendung eines Regelverstärkers 414 regelt, weist einen Funkfrequenzsignal-Erzeuger 413, einen Modulator 414 zur Modulation der Ausgabe aus dem Funkfrequenzsignal-Erzeuger 413, einen Leistungsverstärker 416 zur Verstärkung der Ausgabe aus dem Modulator 414, einen Regelverstärker 415 zur Regelung des Leistungsverstärkers 416, eine Zweiweg-Antenne sowie eine Antenne 418 auf.
Wie vorstehend beschrieben worden ist, sollte der Verstärker für CDMA ein linearer Verstärker mit einer geringen Verzerrung und hoher Leistung sein.
Herkömmliche Verstärker weisen jedoch insofern einen Nachteil auf, dass die elektrische Leistung vergebens verbraucht wird, da der Leistungswirkungsgrad durch die Kombination des Regelverstärkers und des Leistungsverstärkers bei Eingang einer Mindestleistung viel kleiner ist als bei Eingang einer Maximalleistung.
Daher ist es eine Aufgabe der vorliegenden Erfindung, einen Leistungsverstärker mit einem hohen Leistungswirkungsgrad, einer geringen Verzerrung und einer Regelverstärkung in einem breiten dynamischen Bereich bereitzustellen.
OFFENBARUNG DER ERFINDUNG
Die vorstehend erwähnten Probleme werden durch die Leistungsverstärker gemäß Definition in den anliegenden Ansprüchen gelöst.
Kurz gesagt wird die in die Ausgangsstufe des Leistungsverstärkers eingegebene Eingangsleistung ohne Verstärkung weitergeleitet, wenn die gewünschte Ausgangsleistung des Leistungsverstärkers der vorliegenden Erfindung kleiner als ein vorgeschriebener Schwellenwert ist. Aus diesem Grund nimmt der Leistungswirkungsgrad sogar dann einen hohen Pegel an, wenn die Sendeleistung gering ist.
Weitere Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Kurzbeschreibung der Erfindung anhand der Zeichnungen.
Kurzbescheibung der Zeichnungen
Es zeigen:
1 ein Blockdiagramm eines Leistungsverstärkers eines er sten erfindungsgemäßen Ausführungsmodus;
2 ein Schaubild, das eine Eingangs-/Ausgangsbeziehung und einen Leistungswirkungsgrad der Eingangsstufe FET gemäß Darstellung in 1 zeigt;
3 ein Schaubild, das eine Eingangs-/Ausgangsbeziehung und einen Leistungswirkungsgrad der Ausgangsstufe FET gemäß Darstellung in 1 zeigt;
4 ein Schaubild, das eine Eingangs-/Ausgangsbeziehung anzeigt, wenn die Sendeausgangsleistung in der Ausgangsstufe FET gemäß Darstellung in 1 gering ist;
5 ein Blockdiagramm eines Leistungsverstärkers gemäß dem zweiten erfindungsgemäßen Ausführungsmodus;
6 ein Blockdiagramm eines Leistungsverstärkers gemäß dem dritten erfindungsgemäßen Ausführungsmodus;
7 ein Schaubild, welches eine Eingangs-/Ausgangsbeziehung sowie einen Leistungswirkungsgrad der Eingangsstufe FET gemäß Darstellung in 6 zeigt;
8 ein Schaubild, welches eine Eingangs-/Ausgangsbeziehung sowie einen Leistungswirkungsgrad der Ausgangsstufe FET gemäß Darstellung in 6 zeigt;
9 ein Blockdiagramm eines Leistungsverstärkers gemäß dem vierten erfindungsgemäßen Ausführungsmodus;
10 ein Schaubild, das ein Beispiel für die Eingangs-/Ausgangsbeziehung der Eingangsstufe FET anzeigt;
11 ein Schaubild, das ein Beispiel für die Eingangs-/Ausgangsbeziehung der Ausgangsstufe FET anzeigt;
12 ein Blockdiagramm eines herkömmlichen Leistungsverstärkers; und
13 ein Blockdiagramm eines der herkömmlichen Schaltkreise zur Übertragung einer variablen Leistungausgangs-Welle.
Der beste Modus für die Ausführung der Erfindung
Nachfolgend werden die Ausführungsmodi der vorliegenden Erfindung mit Bezug auf die Zeichnungen erklärt.
(Erster Ausführungsmodus)
1 ist ein Blockdiagramm des Leistungsverstärkers gemäß dem ersten erfindungsgemäßen Ausführungsmodus. Wie es in 1 gezeigt ist, ist der FET-Transistor 103 mit geerdetem Source-Anschluss mit dem FET 108 mit dem geerdeten Gate-Anschluss in Kaskade geschaltet. Der Gate-Anschluss des FET-Transistors 103 ist sowohl mit dem Eingangs-Anpassungsschaltkreis 102 als auch mit dem Gate-Vorspannungsanschluss 104 verbunden, während der Drain-Anschluss des FET-Transistors 103 mit sowohl dem Drain-Vorspannungsanschluss 105 als auch mit dem Ausgangs-Anpassungsschaltkreis 106 verbunden ist. Der Source-Anschluss des FET-Transistors 108 ist mit sowohl dem Eingangs-Anpassungsschaltkreis 107 als auch dem Source-Vorspannungsanschluss 109 verbunden, während der Drain-Anschluss des FET-Transistors 108 mit sowohl dem Drain-Vorspannungsanschluss 110 als auch dem Ausgangs-Anpassungsschaltkreis 111 verbunden ist. Weiter ist der Drain-Anschluss des FET-Transistors 103 über einen Ausgangs-Anpassungsschaltkreis 106 und einen Eingangs-Anpassungsschaltkreis 107 mit dem Source-Anschluss des FET-Transistors 108 verbunden.
Nachfolgend wird der Betrieb des Verstärkers des ersten Aus führungsmodus beschrieben.
2 ist ein Schaubild, das eine Eingangs-/Ausgangskennlinie und einen Leistungswirkungsgrad des FET-Transistors 103 bei 950 MHz zeigt. In dem linearen Verstärkungsbereich des FET-Transistors 103 werden gemäß Darstellung in 2 eine Ausgangsleistung von 15 dBm und ein Leistungswirkungsgrad von 50% bei einer Eingangsleistung von –5 dBm erhalten.
3 ist ein Schaubild, das eine Eingangs-/Ausgangs-Kennlinie und einen Leistungswirkungsgrad des FET-Transistors 108 gemäß Darstellung in 1 zeigt, wobei die Gate-Breite des FET-Transistors 108 fünfmal breiter als die des FET-Transistors 103 ist, um eine größere Leistung auszugeben. In dem linearen Verstärkungsbereich des FET-Transistors 108 gemäß Darstellung in 3 werden bei einer Eingangsleistung von 15 dBm eine Ausgangsleistung von 25 dBm und ein Leistungswirkungsgrad von 40% erhalten.
Durch die Verwendung der FET-Transistoren 103 und 108, deren Kennlinien in den 2 bzw. 3 gezeigt sind, werden bei einer Eingangsleistung von –5 dBm eine Ausgangsleistung von 25 dBm sowie ein Leistungswirkungsgrad von 40% erhalten. Hierbei beträgt in dem FET-Transistor 103 die Gate-Vorspannung beispielsweise –1 V und die Drain-Vorspannung beträgt beispielsweise 5 V. Weiter beträgt die Gate-Vorspannung in dem FET-Transistor 108 beispielsweise 0 V, die Source-Vorspannung beträgt beispielsweise –1 V und die Drain-Vorspannung beträgt z.B. 5 V, obwohl die Vorspannungen des FET-Transistors 108 willkürlich sein können, wenn der Gate-Anschluss des FET-Transistors 108 in der Betriebsfrequenz mit Wechselstrom geerdet ist.
Andererseits gelangt die Eingangsleistung durch den FET-Transistor 108, ohne verstärkt zu werden, wenn die Spannungen des Source-Anschlusses und des Drain-Anschlusses beispielweise 0 V betragen, falls die Steuerspannung VC mit variabler Verstärkung an den Source-Vorspannungsanschluss 109 und an den Drain-Vorspannungsanschluss 110 angelegt wird, um den Verstärker der vorliegenden Erfindung bei einem geringeren Ausgangsbereich, beispielsweise bei einer Ausgangsleistung von 0 dBm, zu betreiben.
4 ist ein Schaubild, das die Eingangs-/Ausgangsbeziehung des FET-Transistors 108 in einem kleineren Ausgangsleistungsbereich zeigt. Gemäß Darstellung in 4 wird bei einer Eingangsleistung von 0 dBm eine Ausgangsleistung von 0 dBm erhalten. Wenn eine Leistung von –20 dBm in den FET-Transistor 103 eingegeben wird, beträgt die Ausgabe aus dem FET-Transistor 108 0 dBm, und ein Gesamtleistungs-Wirkungsgrad beträgt 30%, wobei dieser nur von dem FET-Transistor 103 abhängig ist.
Auf diese Weise gelangt die Eingangsleistung ohne Verstärkung durch den FET 108, wenn eine Steuerspannung VC mit variabler Verstärkung an den Source-Vorspannungsanschluss 109 und an den Drain-Vorspannungsanschluss 110 in einem kleineren Ausgabebereich des Verstärkers der vorliegenden Erfindung angelegt wird. So arbeitet der erfindungsgemäße Verstärker unter einem höheren Leistungswirkungsgrad.
Es können auch mehr als 2 Transistoren eingesetzt werden, obwohl nur zwei Transistoren 103 und 108 in 1 dargestellt sind.
(Zweiter Ausführungsmodus)
Anstelle der FET-Transistoren 103 und 108 werden bipolare Transistoren eingesetzt, wie es in 1 gezeigt ist.
5 ist ein Blockdiagramm des zweiten Ausführungsmodus der vorliegenden Erfindung. Wie es in 5 gezeigt ist, ist der bipolare Transistor 113 mit geerdetem Emitter in Kaskade mit dem bipolaren Transistor 116, welcher eine geerdete Basis aufweist, verbunden. Die Basis des bipolaren Transistors 113 ist sowohl mit dem Eingangs-Anpassungsschaltkreis 102 als auch mit dem Basis-Vorspannungsanschluss 114 verbunden, während der Kollektor des bipolaren Transistors 113 mit sowohl dem Kollektor-Vorspannungsanschluss 115 als auch dem Ausgangs-Anpassungsschaltkreis 106 verbunden ist. Der Emitter des bipolaren Transistors 116 ist sowohl mit dem Eingangs-Anpassungsschaltkreis 107 als auch mit dem Emitter-Vorspannungsanschluss 117 verbunden, während der Kollektor des bipolaren Transistors 116 sowohl mit dem Kollektor-Vorspannungsanschluss 118 als auch mit dem Ausgangs-Anpassungsschaltkreis 111 verbunden ist. Weiter ist der Kollektor des bipolaren Transistors 113 über einen Ausgangs-Anpassungsschaltkreis 106 und einen Eingangs-Anpassungsschaltkreis 107 mit dem Emitter des bipolaren Transistors 116 verbunden.
Die Eingangsleistung gelangt durch den bipolaren Transistor 116, ohne verstärkt zu werden, wenn eine Steuerspannung VC mit variabler Verstärkung an den Emitter-Vorspannungsanschluss 117 und den Kollektor-Vorspannungsanschluss 118 in einem kleineren Ausgangsbereich des Verstärkers der vorliegenden Erfindung angelegt wird. So arbeitet der Verstärker der vorliegenden Erfindung unter einem größeren Leistungswirkungsgrad.
(Dritter Ausführungsmodus)
6 ist ein Blockdiagramm des dritten erfindungsgemäßen Ausführungsmodus. Wie es in 6 gezeigt ist, ist der FET-Transistor 203 mit geerdetem Gate-Anschluss mit dem FET-Transistor 208 mit geerdetem Gate-Anschluss in Kaskade geschaltet. Der Source-Anschluss des FET-Transistors 203 ist sowohl mit dem Eingangs-Anpassungsschaltkreis 202 als auch mit dem Source-Vorspannungsanschluss 204 verbunden, während der Drain-Anschluss des FET-Transistors 203 sowohl mit dem Drain-Vorspannungsanschluss 205 als auch mit dem Ausgangs-Anpassungs schaltkreis 206 verbunden ist. Der Source-Anschluss des FET-Transistors 208 ist sowohl mit dem Eingangs-Anpassungsschaltkreis 207 als auch mit dem Source-Vorspannungsanschluss 209 verbunden, während der Drain-Anschluss des FET-Transistors 208 mit sowohl dem Drain-Vorspannungsanschluss 210 als auch dem Ausgangs-Anpassungsschaltkreis 211 verbunden ist. Weiter ist der Drain-Anschluss des FET-Transistors 203 über den Ausgangs-Anpassungsschaltkreis 206 und den Eingangs-Anpassungsschaltkreis 207 mit dem Source-Anschluss des FET-Transistors 208 verbunden. Nachfolgend wird der Betrieb des Verstärkers des dritten Ausführungsmodus erklärt.
7 ist ein Schaubild, das Eingangs-Ausgangs-Kennlinien sowie einen Leistungswirkungsgrad des FET-Transistors 203 gemäß Darstellung in 6 bei 950 MHz zeigt. In dem linearen Verstärkungsbereich des FET-Transistors 203 gemäß Darstellung in 7 werden bei einer Eingangsleistung von 0 dBm eine Ausgangsleistung von 15 dBm und ein Leistungswirkungsgrad von 40% erzielt.
8 ist ein Schaubild, das Eingangs-Ausgangs-Kennlinien sowie einen Leistungswirkungsgrad des FET-Transistors 208 gemäß Darstellung in 6 zeigen, wobei die Gate-Breite fünfmal breiter als die des FET-Transistors 203 ist, um eine größere Leistung auszugeben. In dem linearen Verstärkungsbereich des FET-Transistors 208 werden gemäß Darstellung in 8 bei einer Eingangsleistung von 15 dBm eine Ausgangsleistung von 25 dBm und ein Leistungswirkungsgrad von 40% erzielt.
Durch Verbinden des FET-Transistors 203 mit dem FET-Transistor 208 auf die in den 7 bzw. 8 gezeigte Art und Weise werden bei einer Eingangsleistung von 0 V eine Ausgangsleistung von 25 dBm und ein Leistungswirkungsgrad von 40% erzielt. Hierbei beträgt in den FET-Transistoren 203 und 208 die Gate-Vorspannung beispielsweise 0 V, die Source-Vorspannung beträgt beispielsweise –1 V und die Drain-Vorspannung beträgt bei spielsweise 5 V.
Wenn die Eingangsleistung andererseits durch den FET-Transistor 208 gelangt, ohne verstärkt zu werden, wenn die Sourcespannung und die Drainspannung beispielsweise 0 V betragen, falls die Steuerspannung VC mit variabler Verstärkung an den Source-Vorspannungsanschluss 209 und den Drain-Vorspannungsanschluss 210 angelegt werden, um den Verstärker der vorliegenden Erfindung in einem kleineren Ausgangsbereich, beispielsweise bei einer Ausgangsleistung von 0 dBm, zu betreiben.
Die Eingangs-Ausgangs-Kennlinie des FET-Transistors 208 in einem kleinen Ausgangsbereich ähnelt der in 4 gezeigten Kennlinie. Bei einer Eingangsleistung von 0 dBm wird eine Ausgangsleistung von 0 dBm erzielt. Wenn eine Leistung von –15 dBm in den FET-Transistor 203 eingegeben wird, dann beträgt die Ausgabe aus dem FET-Transistor 208 0 dBm, und der Gesamtleistungs-Wirkungsgrad beträgt 30%, wobei dieser nur von dem FET-Transistor 203 abhängig ist. Weiter gelangt die in den FET-Transistor 203 eingegebene Leistung durch den FET-Transistor 208, ohne verstärkt zu werden, wenn die Steuerspannung VC mit variabler Verstärkung an den Source-Vorspannungsanschluss 209 und an den Drain-Vorspannungsanschluss 210 in einem kleineren Ausgangsbereich des Verstärkers der vorliegenden Erfindung angelegt wird. Daher ist die von dem erfindungsgemäßen Verstärker verbrauchte Leistung in dem kleinen Eingangs-/Ausgangsbereich sehr gering.
Daher gelangt die Eingangsspannung durch den FET-Transistor 208, ohne verstärkt zu werden, wenn eine Steuerspannung VC mit variabler Verstärkung an den Source-Vorspannungsanschluss 209 und an den Drain-Vorspannungsanschluss 210 in einem kleineren Ausgangsbereich des Verstärkers der vorliegenden Erfindung angelegt wird. Auf diese Weise arbeitet der Verstärker der vorliegenden Erfindung unter einem höheren Wirkungsgrad.
Es können auch mehr als 2 Transistoren eingesetzt werden, obwohl in 6 nur zwei Transistoren 203 und 208 veranschaulicht sind.
(Vierter Ausführungsmodus)
Bipolare Transistoren werden anstelle der FET-Transistoren 203 und 208 gemäß Darstellung in 6 eingesetzt.
9 ist ein Blockdiagramm des vierten Ausführungsmodus der vorliegenden Erfindung. Wie es in 9 gezeigt ist, ist der bipolare Transistor 213 mit der geerdeten Basis mit dem bipolaren Transistor 216 mit der geerdeten Basis in Kaskade geschaltet. Der Emitter des bipolaren Transistors 213 ist sowohl mit einem Eingangs-Anpassungsschaltkreis 202 als auch mit einem Emitter-Vorspannungsanschluss 214 verbunden, während der Kollektor des bipolaren Transistors 213 sowohl mit dem Kollektor-Vorspannungsanschluss 215 als auch mit dem Ausgangs-Anpassungsschaltkreis 206 verbunden ist. Der Emitter des bipolaren Transistors 216 ist sowohl mit dem Eingangs-Anpassungsschaltkreis 207 als auch mit dem Emitter-Vorspannungsanschluss 217 verbunden, während der Kollektor des bipolaren Transistors 216 sowohl mit dem Kollektor-Vorspannungsanschluss 218 als auch mit dem Ausgangs-Anpassungsschaltkreis 211 verbunden ist. Weiter ist der Kollektor des bipolaren Transistors 213 über einen Ausgangs-Anpassungsschaltkreis 206 und einen Eingangs-Anpassungsschaltkreis 207 mit dem Emitter des bipolaren Transistors 216 verbunden.
Die Eingangsleistung gelangt durch den bipolaren Transistor 216, ohne verstärkt zu werden, wenn die Steuerspannung VC mit variabler Verstärkung an einen Emitter-Vorspannungsanschluss 217 und einen Kollektor-Vorspannungsanschluss 218 in einem kleineren Ausgangsbereich des Verstärkers der vorliegenden Erfindung angelegt wird. Somit arbeitet der erfindungsgemäße Verstärker unter einem höheren Leistungswirkungsgrad.
(Fünfter Ausführungsmodus)
Nachfolgend wird der Leistungsverstärker des fünften Ausführungsmodus erklärt, wobei die Gate-Breiten der FET-Transistoren 203 und 208 fast identisch zueinander sind, wie es in 6 dargestellt ist.
Der Leistungsverstärker des fünften Ausführungsmodus weist einen ersten Verstärker und einen zweiten Verstärker auf, wobei der erste Verstärker mit dem ersten Eingangs-/Ausgangs-Anpassungsschaltkreis verbunden ist, welcher zulässt, dass die lineare Verstärkung des ersten Verstärkers größer als die des zweiten Verstärkers ist, während der zweite Verstärker mit dem zweiten Eingangs-/Ausgangs-Anpassungsschaltkreis verbunden ist, welcher zulässt, dass die Ausgangsleistung aus dem zweiten Verstärker größer als die des ersten Verstärkers ist.
10 ist ein Schaubild, das ein Beispiel für die Eingangs-/Ausgangs-Kennlinie des ersten Verstärkers bei 950 MHz zeigt.
11 ist ein Schaubild, das ein Beispiel für die Eingangs-/Ausgangs-Kennlinie des zweiten Verstärkers zeigt.
Wie es in 10 gezeigt ist, weist der Verstärker bei einer Eingangsleistung von –5 dBm eine lineare Verstärkung von 15 dB auf, die größer als die des zweiten Verstärkers ist, und der Verstärker kann eine Ausgangsleistung von 10 dBm ausgeben.
Jedoch ist die Ausgabe aus dem ersten Verstärker bei einer Eingangsleistung von 10 dBm gesättigt.
Andererseits behält der zweite Verstärker die Linearität sogar bei der Eingangsleistung von 10 dBm bei und kann eine Ausgangsleistng von 20 dBm ausgeben, die größer als die des ersten Verstärkers ist.
Wie vorstehend erklärt worden ist, unterscheiden sich die FET-Transistoren mit den geerdeten Gateanschlüssen in dem fünften Ausführungsmodus, obwohl ihre Abmessungen identisch sind. Diese FET-Transistoren sind auf die in 6 gezeigte Art und Weise miteinander verbunden. Der Source-Anschluss und der Drain-Anschluss dieser FET-Transistoren mit den geerdeten Gate-Anschlüssen in der Eingangsstufe und in der Ausgangsstufe werden durch eine Steuerspannung VC mit variabler Verstärkung gesteuert.
Beispielsweise gelangt, wenn die Source-Vorspannung und die Drain-Vorspannung des ersten Verstärkers, der anstelle des FET-Transistors 203 bereitgestellt ist, 0 V beträgt, die in den ersten Verstärker eingegebene Leistung durch diesen, ohne verstärkt zu werden, und wird zu dem zweiten Verstärker transferiert.
Weiter gelangt die in den zweiten Verstärker eingegebene Leistung ohne Verstärkung durch den zweiten Verstärker, wenn beispielsweise die Source-Vorspannung und die Drain-Vorspannung des anstelle des FET-Transistors 208 bereitgestellten zweiten Verstärkers 0 V beträgt.
Auf diese Weise werden der Leistungs-Wirkungsgrad und die Linearität für die Pegel der Eingangsleistung und der Ausgangsleistung verbessert.
Es können auch mehr als 2 Transistoren eingesetzt werden, obwohl nur zwei Transistoren in der vorstehenden Beschreibung des fünften Ausführungsmodus eingesetzt werden.
Die FET-Transistoren können durch bipolare Transistoren mit geerdeten Basen ersetzt werden, wobei die Eingangsleistung durch einen der bipolaren Transistoren oder beide bipolaren Transistoren gelangt, ohne verstärkt zu werden, wenn eine Steuerspannung VC mit variabler Verstärkung an die bipolaren Transistoren in einem kleineren Ausgangsbereich des Verstärkers angelegt wird. Auf diese Weise arbeitet der Verstärker der vorliegenden Erfindung unter einem höheren Leistungswirkungsgrad.

Claims

Leistungsverstärker mit einer Vielzahl von in Kaskade geschalteten Transistoren, wobei der Leistungsverstärker Folgendes aufweist: eine Eingangsstufe, welche einen oder mehrere FET-Transistoren (103) mit geerdeten Sourceanschlüssen aufweist; eine Ausgangsstufe, welche einen oder mehrere FET-Transistoren (108) mit geerdeten Gateanschlüssen aufweist; und eine Vielzahl von Vorspannungsanschlüssen, die mit den Source- und Drainanschlüssen der Transistoren in der Ausgangsstufe verbunden sind, dadurch gekennzeichnet, dass die in die Ausgangsstufe eingegebene Leistung die Ausgangsstufe passiert, ohne verstärkt zu werden, indem eine entsprechende Steuerspannung an die Vorspannungsanschlüsse angelegt wird, wenn die gewünschte Ausgangsleistung aus der Ausgangsstufe kleiner als ein vorgeschriebener Schwellenwert ist.
Leistungsverstärker mit einer Vielzahl von in Kaskade geschalteten Transistoren, wobei der Leistungsverstärker Folgendes aufweist: eine Eingangsstufe, welche einen oder mehrere bipolare Transistoren (113) mit geerdeten Emittern aufweist; eine Ausgangsstufe, welche einen oder mehrere bipolare Transistoren (116) mit geerdeten Basen aufweist; und eine Vielzahl von Vorspannungsanschlüssen, die mit den Source- und Drainanschlüssen der Transistoren in der Ausgangsstufe verbunden sind, dadurch gekennzeichnet, dass die in die Ausgangsstufe eingegebene Leistung die Ausgangsstufe passiert, ohne verstärkt zu werden, indem eine entsprechende Steuerspannung an die Vorspannungsanschlüsse angelegt wird, wenn die gewünschte Ausgangsleistung aus der Ausgangsstufe kleiner als ein vorgeschriebener Schwellenwert ist.
Leistungsverstärker mit einer Vielzahl von in Kaskade geschalteten Transistoren, welcher Folgendes aufweist: eine Eingangsstufe, welche einen ersten FET-Transistor (203) mit einem Gateanschluss aufweist; eine Ausgangsstufe, welche einen zweiten FET-Transistor (208) mit einem geerdeten Gateanschluss aufweist; und eine Vielzahl von Vorspannungsanschlüssen, die mit den Source- und Drainanschlüssen dieser FET-Transistoren verbunden sind, dadurch gekennzeichnet, dass die in die Ausgangsstufe eingegebene Leistung die Ausgangsstufe passiert, ohne verstärkt zu werden, indem eine entsprechende Steuerspannung an die Vorspannungsanschlüsse angelegt wird, wenn die gewünschte Ausgangsleistung aus der Ausgangsstufe kleiner als ein vorgeschriebener Schwellenwert ist.
Leistungsverstärker mit einer Vielzahl von in Kaskade geschalteten Transistoren, welcher Folgendes aufweist: eine Eingangsstufe, welche einen ersten bipolaren Transistor (213) mit einer geerdeten Basis aufweist; eine Ausgangsstufe, welche einen zweiten bipolaren Transistor (216) mit einer geerdeten Basis aufweist; und eine Vielzahl von Vorspannungsanschlüssen, die mit den Emittern und Kollektoren der bipolaren Transistoren verbunden sind, dadurch gekennzeichnet, dass die in die Ausgangsstufe eingegebene Leistung die Ausgangsstufe passiert, ohne verstärkt zu werden, indem eine entsprechende Steuerspannung an die Vorspannungsanschlüsse angelegt wird, wenn die gewünschte Ausgangsleistung aus der Ausgangsstufe kleiner als ein vorgeschriebener Schwellenwert ist.
Leistungsverstärker nach Anspruch 3, dadurch gekennzeichnet, dass er weiter Folgendes aufweist: einen ersten Eingangs-/Ausgangs-Anpassungsschaltkreis, der mit dem FET-Transistor, der einen geerdeten Gateanschluss der Eingangsstufe aufweist, verbunden ist, und eine lineare Verstärkung des FET-Transistors mit dem geerdeten Gateanschluss der Eingangsstufe größer als eine lineare Verstärkung des FET-Transistors mit dem geerdeten Gateanschluss der Ausgangsstufe macht; und einen zweiten Eingangs-/Ausgangs-Anpassungsschaltkreis, der mit dem FET-Transistor, der einen geerdeten Gateanschluss der Ausgangsstufe aufweist, verbunden ist, und eine Ausgangsleistung des FET-Transistors mit dem geerdeten Gateanschluss der Eingangsstufe größer als eine Ausgangslei stung des FET-Transistors mit dem geerdeten Gateanschluss der Eingangsstufe macht.
Leistungsverstärker nach Anspruch 4, dadurch gekennzeichnet, dass er weiter Folgendes aufweist: einen ersten Eingangs-/Ausgangs-Anpassungsschaltkreis, der mit dem bipolaren Transistor mit der geerdeten Basis der Eingangsstufe verbunden ist, und der eine lineare Verstärkung des bipolaren Transistors mit der geerdeten Basis der Eingangsstufe größer als eine lineare Verstärkung des bipolaren Transistors mit der geerdeten Basis der Ausgangsstufe macht; und einen zweiten Eingangs-/Ausgangs-Anpassungsschaltkreis, der mit dem bipolaren Transistor mit der geerdeten Basis der Ausgangsstufe verbunden ist, und der eine Ausgangsleistung des bipolaren Transistors mit der geerdeten Basis der Ausgangsstufe größer als eine Ausgangsleistung des bipolaren Transistors mit der geerdeten Basis der Eingangsstufe macht.