JP2000022452A - 電力増幅器 - Google Patents
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- JP2000022452A JP2000022452A JP10190379A JP19037998A JP2000022452A JP 2000022452 A JP2000022452 A JP 2000022452A JP 10190379 A JP10190379 A JP 10190379A JP 19037998 A JP19037998 A JP 19037998A JP 2000022452 A JP2000022452 A JP 2000022452A
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/226—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with junction-FET's
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 広いダイナミックレンジの送信電力を必要と
する場合においても、高効率で低歪み特性を有し、利得
可変が可能な電力増幅器を提供する。 【解決手段】 複数のトランジスタが多段に接続されて
構成され、入力電力を増幅して出力する電力増幅器にお
いて、複数のトランジスタのうち、前段のトランジスタ
をソース接地ＦＥＴ１０３とし、後段のトランジスタを
ゲート接地ＦＥＴ１０８とし、ＦＥＴ１０８のソース及
びドレインに所定の電圧をそれぞれ印加するためのソー
スバイアス端子１０９及びドレインバイアス端子１１０
を設け、出力電力を予め定めたしきい値よりも小さくす
る場合、ソースバイアス端子１０９及びドレインバイア
ス端子１１０に所定の電圧を印加し、ＦＥＴ１０８の入
力電力を透過させて出力電力として出力する。
する場合においても、高効率で低歪み特性を有し、利得
可変が可能な電力増幅器を提供する。 【解決手段】 複数のトランジスタが多段に接続されて
構成され、入力電力を増幅して出力する電力増幅器にお
いて、複数のトランジスタのうち、前段のトランジスタ
をソース接地ＦＥＴ１０３とし、後段のトランジスタを
ゲート接地ＦＥＴ１０８とし、ＦＥＴ１０８のソース及
びドレインに所定の電圧をそれぞれ印加するためのソー
スバイアス端子１０９及びドレインバイアス端子１１０
を設け、出力電力を予め定めたしきい値よりも小さくす
る場合、ソースバイアス端子１０９及びドレインバイア
ス端子１１０に所定の電圧を印加し、ＦＥＴ１０８の入
力電力を透過させて出力電力として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、送信出力が広く、
ダイナミックレンジに渡って可変できるＵＨＦ、マイク
ロ波帯及びミリ波帯の信号を増幅する電力増幅器に関す
る。
ダイナミックレンジに渡って可変できるＵＨＦ、マイク
ロ波帯及びミリ波帯の信号を増幅する電力増幅器に関す
る。
【０００２】
【従来の技術】近年、移動体通信における携帯電話の普
及に伴い、そのキーデバイスとして電力増幅器の需要が
急速に伸びている。移動体通信における携帯電話に用い
られる電力増幅器においては、高利得、高出力電力及び
高効率が要求されている。
及に伴い、そのキーデバイスとして電力増幅器の需要が
急速に伸びている。移動体通信における携帯電話に用い
られる電力増幅器においては、高利得、高出力電力及び
高効率が要求されている。
【０００３】図１２は、従来の電力増幅器の一構成例を
示す図である。
示す図である。
【０００４】図１２に示すように従来例においては、ソ
ース接地されたＦＥＴ４０３，４０８が２段に接続され
ており、ＦＥＴ４０３，４０８にはそれぞれ、ゲート端
子に入力整合回路４０２，４０７及びゲートバイアス端
子４０４，４０９が、また、ドレイン端子にドレインバ
イアス端子４０５，４１０及び出力整合回路４０６，４
１１が接続されており、出力整合回路４０６及び入力整
合回路４０７を介してＦＥＴ４０３のドレイン端子とＦ
ＥＴ４０８のゲート端子とが接続されている。
ース接地されたＦＥＴ４０３，４０８が２段に接続され
ており、ＦＥＴ４０３，４０８にはそれぞれ、ゲート端
子に入力整合回路４０２，４０７及びゲートバイアス端
子４０４，４０９が、また、ドレイン端子にドレインバ
イアス端子４０５，４１０及び出力整合回路４０６，４
１１が接続されており、出力整合回路４０６及び入力整
合回路４０７を介してＦＥＴ４０３のドレイン端子とＦ
ＥＴ４０８のゲート端子とが接続されている。
【０００５】また、携帯電話の周波数利用効率のさらな
る向上を図るために、スペクトラム拡散方式を用いたＣ
ＤＭＡ（符号化分割多重接続）方式による移動体通信が
実用化され始めている。このＣＤＭＡ方式においては、
遠近間の送信電力の格差を縮小するために、送信出力が
８０ｄＢの範囲となるようにその送信電力を制御するこ
とが必要とされるとともに、検波時に包絡線の変動を正
確に再生しなければならない。そのため、送信電力にお
いて従来のデジタル方式よりも歪みが小さな線形増幅が
要求されている。
る向上を図るために、スペクトラム拡散方式を用いたＣ
ＤＭＡ（符号化分割多重接続）方式による移動体通信が
実用化され始めている。このＣＤＭＡ方式においては、
遠近間の送信電力の格差を縮小するために、送信出力が
８０ｄＢの範囲となるようにその送信電力を制御するこ
とが必要とされるとともに、検波時に包絡線の変動を正
確に再生しなければならない。そのため、送信電力にお
いて従来のデジタル方式よりも歪みが小さな線形増幅が
要求されている。
【０００６】図１３は、従来の送信出力可変装置の一例
を示す図である。
を示す図である。
【０００７】本従来例は図１３に示すように、所定の高
周波信号を生成する高周波信号発振器４１３と、高周波
信号発振器４１３にて生成された高周波信号を変調する
変調器４１４と、変調器４１４にて変調された信号の送
信電力を増幅する電力増幅器４１６と、電力増幅器４１
６における増幅を制御するための信号を出力する可変利
得増幅器４１５と、アンテナ共用器４１７と、アンテナ
４１８とから構成されており、電力増幅器４１６に入力
される電力を可変利得増幅器４１５にて可変制御するこ
とによって、送信出力の可変制御を行っている。
周波信号を生成する高周波信号発振器４１３と、高周波
信号発振器４１３にて生成された高周波信号を変調する
変調器４１４と、変調器４１４にて変調された信号の送
信電力を増幅する電力増幅器４１６と、電力増幅器４１
６における増幅を制御するための信号を出力する可変利
得増幅器４１５と、アンテナ共用器４１７と、アンテナ
４１８とから構成されており、電力増幅器４１６に入力
される電力を可変利得増幅器４１５にて可変制御するこ
とによって、送信出力の可変制御を行っている。
【０００８】
【発明が解決しようとする課題】上述したようにＣＤＭ
Ａ方式においては、低い歪みが要求されるため、最大送
信電力で線形性が維持できるような高い飽和出力をもつ
電力増幅器を用いる必要がある。
Ａ方式においては、低い歪みが要求されるため、最大送
信電力で線形性が維持できるような高い飽和出力をもつ
電力増幅器を用いる必要がある。
【０００９】ここで、最小送信電力を出力する場合、可
変利得増幅器により電力増幅器の入力電力が制御され、
小さな入力電力が電力増幅器に入力されるが、この場
合、電力増幅器の電力付加効率は、最大送信電力を出力
する場合よりもかなり小さくなり、余分な電力を消費す
ることになってしまうという問題点がある。
変利得増幅器により電力増幅器の入力電力が制御され、
小さな入力電力が電力増幅器に入力されるが、この場
合、電力増幅器の電力付加効率は、最大送信電力を出力
する場合よりもかなり小さくなり、余分な電力を消費す
ることになってしまうという問題点がある。
【００１０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、広いダイナ
ミックレンジの送信電力を必要とする場合においても、
高効率で低歪み特性を有し、利得可変が可能な電力増幅
器を提供することを目的とする。
する問題点に鑑みてなされたものであって、広いダイナ
ミックレンジの送信電力を必要とする場合においても、
高効率で低歪み特性を有し、利得可変が可能な電力増幅
器を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のトランジスタが多段に接続されて構
成され、入力電力を増幅して出力する電力増幅器におい
て、前記複数のトランジスタのうち、前段のトランジス
タがソース接地電界効果トランジスタであり、前記複数
のトランジスタのうち、後段のトランジスタがゲート接
地電界効果トランジスタであり、前記後段のトランジス
タのソース及びドレインに所定の電圧をそれぞれ印加す
るための複数のバイアス端子を有し、出力電力を予め定
めたしきい値よりも小さくする場合、前記バイアス端子
に所定の電圧を印加し、前記後段のトランジスタの入力
電力を透過させて出力電力として出力することを特徴と
する。
に本発明は、複数のトランジスタが多段に接続されて構
成され、入力電力を増幅して出力する電力増幅器におい
て、前記複数のトランジスタのうち、前段のトランジス
タがソース接地電界効果トランジスタであり、前記複数
のトランジスタのうち、後段のトランジスタがゲート接
地電界効果トランジスタであり、前記後段のトランジス
タのソース及びドレインに所定の電圧をそれぞれ印加す
るための複数のバイアス端子を有し、出力電力を予め定
めたしきい値よりも小さくする場合、前記バイアス端子
に所定の電圧を印加し、前記後段のトランジスタの入力
電力を透過させて出力電力として出力することを特徴と
する。
【００１２】また、複数のトランジスタが多段に接続さ
れて構成され、入力電力を増幅して出力する電力増幅器
において、前記複数のトランジスタのうち、前段のトラ
ンジスタがエミッタ接地バイポーラトランジスタであ
り、前記複数のトランジスタのうち、後段のトランジス
タがベース接地バイポーラトランジスタであり、前記後
段のトランジスタのエミッタ及びコレクタに所定の電圧
をそれぞれ印加するための複数のバイアス端子を有し、
出力電力を予め定めたしきい値よりも小さくする場合、
前記バイアス端子に所定の電圧を印加し、前記後段のト
ランジスタの入力電力を透過させて出力電力として出力
することを特徴とする。
れて構成され、入力電力を増幅して出力する電力増幅器
において、前記複数のトランジスタのうち、前段のトラ
ンジスタがエミッタ接地バイポーラトランジスタであ
り、前記複数のトランジスタのうち、後段のトランジス
タがベース接地バイポーラトランジスタであり、前記後
段のトランジスタのエミッタ及びコレクタに所定の電圧
をそれぞれ印加するための複数のバイアス端子を有し、
出力電力を予め定めたしきい値よりも小さくする場合、
前記バイアス端子に所定の電圧を印加し、前記後段のト
ランジスタの入力電力を透過させて出力電力として出力
することを特徴とする。
【００１３】また、複数のトランジスタが多段に接続さ
れて構成され、入力電力を増幅して出力する電力増幅器
において、前記複数のトランジスタのうち、少なくとも
２つのトランジスタがゲート接地電界効果トランジスタ
であり、前記ゲート接地電界効果トランジスタのソース
及びドレインに所定の電圧をそれぞれ印加するための複
数のバイアス端子を有し、出力電力を予め定めたしきい
値よりも小さくする場合、前記ゲート接地電界効果トラ
ンジスタのうち少なくとも１つのゲート接地電界効果ト
ランジスタのソース及びドレインに接続されたバイアス
端子に所定の電圧を印加し、該電圧が印加されたゲート
接地電界効果トランジスタの入力電力を透過させて出力
電力として出力することを特徴とする。
れて構成され、入力電力を増幅して出力する電力増幅器
において、前記複数のトランジスタのうち、少なくとも
２つのトランジスタがゲート接地電界効果トランジスタ
であり、前記ゲート接地電界効果トランジスタのソース
及びドレインに所定の電圧をそれぞれ印加するための複
数のバイアス端子を有し、出力電力を予め定めたしきい
値よりも小さくする場合、前記ゲート接地電界効果トラ
ンジスタのうち少なくとも１つのゲート接地電界効果ト
ランジスタのソース及びドレインに接続されたバイアス
端子に所定の電圧を印加し、該電圧が印加されたゲート
接地電界効果トランジスタの入力電力を透過させて出力
電力として出力することを特徴とする。
【００１４】また、複数のトランジスタが多段に接続さ
れて構成され、入力電力を増幅して出力する電力増幅器
において、前記複数のトランジスタのうち、少なくとも
２つのトランジスタがベース接地バイポーラトランジス
タであり、前記ベース接地バイポーラトランジスタのエ
ミッタ及びコレクタに所定の電圧をそれぞれ印加するた
めの複数のバイアス端子を有し、出力電力を予め定めた
しきい値よりも小さくする場合、前記ベース接地バイポ
ーラトランジスタのうち少なくとも１つのベース接地バ
イポーラトランジスタのエミッタ及びコレクタに接続さ
れたバイアス端子に所定の電圧を印加し、該電圧が印加
されたベース接地バイポーラトランジスタの入力電力を
透過させて出力電力として出力することを特徴とする。
れて構成され、入力電力を増幅して出力する電力増幅器
において、前記複数のトランジスタのうち、少なくとも
２つのトランジスタがベース接地バイポーラトランジス
タであり、前記ベース接地バイポーラトランジスタのエ
ミッタ及びコレクタに所定の電圧をそれぞれ印加するた
めの複数のバイアス端子を有し、出力電力を予め定めた
しきい値よりも小さくする場合、前記ベース接地バイポ
ーラトランジスタのうち少なくとも１つのベース接地バ
イポーラトランジスタのエミッタ及びコレクタに接続さ
れたバイアス端子に所定の電圧を印加し、該電圧が印加
されたベース接地バイポーラトランジスタの入力電力を
透過させて出力電力として出力することを特徴とする。
【００１５】また、前記複数のゲート接地電界効果トラ
ンジスタのうち、前段となるゲート接地電界効果トラン
ジスタと接続され、前段となるゲート接地電界効果トラ
ンジスタの線形利得が後段となるゲート接地電界効果ト
ランジスタの線形利得よりも大きくなるように設定され
た第１の入出力整合回路と、前記複数のゲート接地電界
効果トランジスタのうち、後段となるゲート接地電界効
果トランジスタと接続され、後段となるゲート接地電界
効果トランジスタの出力電力が前段となるゲート接地電
界効果トランジスタの出力電力よりも大きくなるように
設定された第２の入出力整合回路とを有することを特徴
とする。
ンジスタのうち、前段となるゲート接地電界効果トラン
ジスタと接続され、前段となるゲート接地電界効果トラ
ンジスタの線形利得が後段となるゲート接地電界効果ト
ランジスタの線形利得よりも大きくなるように設定され
た第１の入出力整合回路と、前記複数のゲート接地電界
効果トランジスタのうち、後段となるゲート接地電界効
果トランジスタと接続され、後段となるゲート接地電界
効果トランジスタの出力電力が前段となるゲート接地電
界効果トランジスタの出力電力よりも大きくなるように
設定された第２の入出力整合回路とを有することを特徴
とする。
【００１６】また、前記複数のベース接地バイポーラト
ランジスタのうち、前段となるベース接地バイポーラト
ランジスタと接続され、前段となるベース接地バイポー
ラトランジスタの線形利得が後段となるベース接地バイ
ポーラトランジスタの線形利得よりも大きくなるように
設定された第１の入出力整合回路と、前記複数のベース
接地バイポーラトランジスタのうち、後段となるベース
接地バイポーラトランジスタと接続され、後段となるベ
ース接地バイポーラトランジスタの出力電力が前段とな
るベース接地バイポーラトランジスタの出力電力よりも
大きくなるように設定された第２の入出力整合回路とを
有することを特徴とする。
ランジスタのうち、前段となるベース接地バイポーラト
ランジスタと接続され、前段となるベース接地バイポー
ラトランジスタの線形利得が後段となるベース接地バイ
ポーラトランジスタの線形利得よりも大きくなるように
設定された第１の入出力整合回路と、前記複数のベース
接地バイポーラトランジスタのうち、後段となるベース
接地バイポーラトランジスタと接続され、後段となるベ
ース接地バイポーラトランジスタの出力電力が前段とな
るベース接地バイポーラトランジスタの出力電力よりも
大きくなるように設定された第２の入出力整合回路とを
有することを特徴とする。
【００１７】（作用）上記のように構成された本発明に
おいては、複数のトランジスタが多段に接続されて構成
される電力増幅器において、出力電力を予め定めたしき
い値よりも小さくする場合、複数のトランジスタのう
ち、少なくとも１つのトランジスタの入力電力を透過さ
せるので、送信電力が小さな場合においても、高い電力
付加効率が得られる。
おいては、複数のトランジスタが多段に接続されて構成
される電力増幅器において、出力電力を予め定めたしき
い値よりも小さくする場合、複数のトランジスタのう
ち、少なくとも１つのトランジスタの入力電力を透過さ
せるので、送信電力が小さな場合においても、高い電力
付加効率が得られる。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１９】（第１の実施の形態）図１は、本発明の電
力増幅器の第１の実施の形態を示す図である。
力増幅器の第１の実施の形態を示す図である。
【００２０】図１に示すように本形態においては、ソー
ス接地されたＦＥＴ１０３とゲート接地されたＦＥＴ１
０８とが２段に接続されており、ＦＥＴ１０３には、ゲ
ート端子に入力整合回路１０２及びゲートバイアス端子
１０４が、また、ドレイン端子にドレインバイアス端子
１０５及び出力整合回路１０６が接続されており、ＦＥ
Ｔ１０８には、ソース端子に入力整合回路１０７及びソ
ースバイアス端子１０９が、また、ドレイン端子にドレ
インバイアス端子１１０及び出力整合回路１１１が接続
されており、出力整合回路１０６及び入力整合回路１０
７を介してＦＥＴ１０３のドレイン端子とＦＥＴ１０８
のソース端子とが接続されている。
ス接地されたＦＥＴ１０３とゲート接地されたＦＥＴ１
０８とが２段に接続されており、ＦＥＴ１０３には、ゲ
ート端子に入力整合回路１０２及びゲートバイアス端子
１０４が、また、ドレイン端子にドレインバイアス端子
１０５及び出力整合回路１０６が接続されており、ＦＥ
Ｔ１０８には、ソース端子に入力整合回路１０７及びソ
ースバイアス端子１０９が、また、ドレイン端子にドレ
インバイアス端子１１０及び出力整合回路１１１が接続
されており、出力整合回路１０６及び入力整合回路１０
７を介してＦＥＴ１０３のドレイン端子とＦＥＴ１０８
のソース端子とが接続されている。
【００２１】以下に、上記のように構成された電力増幅
器の増幅動作について説明する。
器の増幅動作について説明する。
【００２２】図２は、図１に示したＦＥＴ１０３の入出
力電力特性及び電力付加効率を示すグラフであり、周波
数９５０ＭＨｚにおける特性を示している。
力電力特性及び電力付加効率を示すグラフであり、周波
数９５０ＭＨｚにおける特性を示している。
【００２３】図２に示すようにＦＥＴ１０３において
は、−５ｄＢｍの入力電力に対して１５ｄＢｍの出力電
力と５０％の電力付加効率が良好な線形の範囲で得られ
ている。
は、−５ｄＢｍの入力電力に対して１５ｄＢｍの出力電
力と５０％の電力付加効率が良好な線形の範囲で得られ
ている。
【００２４】図３は、図１に示したＦＥＴ１０８の入出
力電力特性及び電力付加効率を示すグラフである。な
お、ＦＥＴ１０８は、大きな出力を得るために前段のＦ
ＥＴ１０３に比べて５倍程度のゲート幅を有している。
力電力特性及び電力付加効率を示すグラフである。な
お、ＦＥＴ１０８は、大きな出力を得るために前段のＦ
ＥＴ１０３に比べて５倍程度のゲート幅を有している。
【００２５】図３に示すようにＦＥＴ１０８において
は、１５ｄＢｍの入力電力に対して２５ｄＢｍの出力電
力と４０％の電力付加効率が良好な線形の範囲で得られ
ている。
は、１５ｄＢｍの入力電力に対して２５ｄＢｍの出力電
力と４０％の電力付加効率が良好な線形の範囲で得られ
ている。
【００２６】図２に示したような特性を有するソース接
地ＦＥＴ１０３と図３に示したような特性を有するゲー
ト接地ＦＥＴ１０８とを図１に示したように接続すれ
ば、最大の送信電力が必要な場合、入力電力０ｄＢに対
して２５ｄＢの出力電力と４０％程度の電力付加効率が
得られる。ここで、前段のＦＥＴ１０３のバイアス電圧
においては、例えばゲート電圧が−１Ｖ、ドレイン電圧
が５Ｖにそれぞれバイアスされている。また、後段のＦ
ＥＴ１０８のバイアス電圧においては、例えばゲート電
圧が０Ｖに接地されており、ソース電圧が−１Ｖ、ドレ
イン電圧が５Ｖにそれぞれバイアスされている。なお、
ＦＥＴ１０８のバイアス電圧については、ＦＥＴ１０８
のゲート電圧を、使用する周波数でＡＣ接地していれば
他のバイアスでもよい。
地ＦＥＴ１０３と図３に示したような特性を有するゲー
ト接地ＦＥＴ１０８とを図１に示したように接続すれ
ば、最大の送信電力が必要な場合、入力電力０ｄＢに対
して２５ｄＢの出力電力と４０％程度の電力付加効率が
得られる。ここで、前段のＦＥＴ１０３のバイアス電圧
においては、例えばゲート電圧が−１Ｖ、ドレイン電圧
が５Ｖにそれぞれバイアスされている。また、後段のＦ
ＥＴ１０８のバイアス電圧においては、例えばゲート電
圧が０Ｖに接地されており、ソース電圧が−１Ｖ、ドレ
イン電圧が５Ｖにそれぞれバイアスされている。なお、
ＦＥＴ１０８のバイアス電圧については、ＦＥＴ１０８
のゲート電圧を、使用する周波数でＡＣ接地していれば
他のバイアスでもよい。
【００２７】また、送信電力が小さな場合は、例えば送
信電力を０ｄＢｍにする場合には、利得可変制御電圧Ｖ
Ｃがソースバイアス端子１０７及びドレインバイアス端
子１１０をそれぞれ介してＦＥＴ１０８のソース端子及
びドレイン端子に印加され、例えばソース電圧が０Ｖ、
ドレイン電圧０Ｖになると、ＦＥＴ１０８の入力電力は
透過されることになる。
信電力を０ｄＢｍにする場合には、利得可変制御電圧Ｖ
Ｃがソースバイアス端子１０７及びドレインバイアス端
子１１０をそれぞれ介してＦＥＴ１０８のソース端子及
びドレイン端子に印加され、例えばソース電圧が０Ｖ、
ドレイン電圧０Ｖになると、ＦＥＴ１０８の入力電力は
透過されることになる。
【００２８】図４は、図１に示したＦＥＴ１０８におけ
る送信電力が小さな場合の入力出力電力特性を示すグラ
フである。
る送信電力が小さな場合の入力出力電力特性を示すグラ
フである。
【００２９】図４に示すように、０ｄＢｍの入力電力に
対して０ｄＢｍの出力電力が得られている。前段のＦＥ
Ｔ１０３に−２０ｄＢｍの入力電力が入力された場合、
０ｄＢｍの送信電力となり、ＦＥＴ１０３，１０８の全
増幅器の電力付加効率はＦＥＴ１０３のみで決まり、３
０％の電力付加効率が得られる。
対して０ｄＢｍの出力電力が得られている。前段のＦＥ
Ｔ１０３に−２０ｄＢｍの入力電力が入力された場合、
０ｄＢｍの送信電力となり、ＦＥＴ１０３，１０８の全
増幅器の電力付加効率はＦＥＴ１０３のみで決まり、３
０％の電力付加効率が得られる。
【００３０】このように、ゲート接地ＦＥＴ１０８のソ
ース及びドレインに、ソースバイアス端子１０９及びド
レインバイアス端子１１０を介して利得可変制御電圧Ｖ
Ｃをそれぞれ印加することにより、ＦＥＴ１０８を入力
電力が透過し、送信電力が小さな場合においても、高い
電力付加効率が得られる。
ース及びドレインに、ソースバイアス端子１０９及びド
レインバイアス端子１１０を介して利得可変制御電圧Ｖ
Ｃをそれぞれ印加することにより、ＦＥＴ１０８を入力
電力が透過し、送信電力が小さな場合においても、高い
電力付加効率が得られる。
【００３１】なお、本形態においては、２段に接続され
たゲート接地ＦＥＴについて説明したが、３段以上の場
合でも同様に構成することができる。
たゲート接地ＦＥＴについて説明したが、３段以上の場
合でも同様に構成することができる。
【００３２】（第２の実施の形態）図１に示したＦＥＴ
１０３，１０８の代わりにバイポーラトランジスタを用
いた場合においても上述した増幅動作は可能である。
１０３，１０８の代わりにバイポーラトランジスタを用
いた場合においても上述した増幅動作は可能である。
【００３３】図５は、本発明の電力増幅器の第２の実施
の形態を示す図である。
の形態を示す図である。
【００３４】図５に示すように本形態においては、エミ
ッタ接地されたバイポーラトランジスタ１１３とベース
接地されたバイポーラトランジスタ１１６とが２段に接
続されており、バイポーラトランジスタ１１３には、ベ
ース端子に入力整合回路１０２及びベースバイアス端子
１１４が、また、コレクタ端子にコレクタバイアス端子
１１５及び出力整合回路１０６が接続されており、バイ
ポーラトランジスタ１１６には、エミッタ端子に入力整
合回路１０７及びエミッタバイアス端子１１７が、ま
た、コレクタ端子にコレクタバイアス端子１１８及び出
力整合回路１１１が接続されており、出力整合回路１０
６及び入力整合回路１０７を介してバイポーラトランジ
スタ１１３のコレクタ端子とバイポーラトランジスタ１
１６のエミッタ端子とが接続されている。
ッタ接地されたバイポーラトランジスタ１１３とベース
接地されたバイポーラトランジスタ１１６とが２段に接
続されており、バイポーラトランジスタ１１３には、ベ
ース端子に入力整合回路１０２及びベースバイアス端子
１１４が、また、コレクタ端子にコレクタバイアス端子
１１５及び出力整合回路１０６が接続されており、バイ
ポーラトランジスタ１１６には、エミッタ端子に入力整
合回路１０７及びエミッタバイアス端子１１７が、ま
た、コレクタ端子にコレクタバイアス端子１１８及び出
力整合回路１１１が接続されており、出力整合回路１０
６及び入力整合回路１０７を介してバイポーラトランジ
スタ１１３のコレクタ端子とバイポーラトランジスタ１
１６のエミッタ端子とが接続されている。
【００３５】上記のように構成された電力増幅器におい
ても、ベース接地のバイポーラトランジスタ１１６のエ
ミッタ及びコレクタに、エミッタバイアス端子１１７及
びコレクタバイアス端子１１８を介して利得可変制御電
圧ＶＣをそれぞれ印加することにより、バイポーラトラ
ンジスタ１１６を入力電力が透過し、送信電力が小さな
場合においても、高い電力付加効率が得られる。
ても、ベース接地のバイポーラトランジスタ１１６のエ
ミッタ及びコレクタに、エミッタバイアス端子１１７及
びコレクタバイアス端子１１８を介して利得可変制御電
圧ＶＣをそれぞれ印加することにより、バイポーラトラ
ンジスタ１１６を入力電力が透過し、送信電力が小さな
場合においても、高い電力付加効率が得られる。
【００３６】（第３の実施の形態）図６は、本発明の電
力増幅器の第３の実施の形態を示す図である。
力増幅器の第３の実施の形態を示す図である。
【００３７】図６に示すように本形態においては、ゲー
ト接地されたＦＥＴ２０３，２０８とが２段に接続され
ており、ＦＥＴ２０３には、ソース端子に入力整合回路
２０２及びソースバイアス端子２０４が、また、ドレイ
ン端子にドレインバイアス端子２０５及び出力整合回路
２０６が接続されており、ＦＥＴ２０８には、ソース端
子に入力整合回路２０７及びソースバイアス端子２０９
が、また、ドレイン端子にドレインバイアス端子２１０
及び出力整合回路２１１が接続されており、出力整合回
路２０６及び入力整合回路２０７を介してＦＥＴ２０３
のドレイン端子とＦＥＴ２０８のソース端子とが接続さ
れている。
ト接地されたＦＥＴ２０３，２０８とが２段に接続され
ており、ＦＥＴ２０３には、ソース端子に入力整合回路
２０２及びソースバイアス端子２０４が、また、ドレイ
ン端子にドレインバイアス端子２０５及び出力整合回路
２０６が接続されており、ＦＥＴ２０８には、ソース端
子に入力整合回路２０７及びソースバイアス端子２０９
が、また、ドレイン端子にドレインバイアス端子２１０
及び出力整合回路２１１が接続されており、出力整合回
路２０６及び入力整合回路２０７を介してＦＥＴ２０３
のドレイン端子とＦＥＴ２０８のソース端子とが接続さ
れている。
【００３８】以下に、上記のように構成された電力増幅
器の増幅動作について説明する。
器の増幅動作について説明する。
【００３９】図７は、図６に示したＦＥＴ２０３の入出
力電力特性及び電力付加効率を示すグラフであり、周波
数９５０ＭＨｚにおける特性を示している。
力電力特性及び電力付加効率を示すグラフであり、周波
数９５０ＭＨｚにおける特性を示している。
【００４０】図７に示すようにＦＥＴ２０３において
は、−５ｄＢｍの入力電力に対して１５ｄＢｍの出力電
力と４０％の電力付加効率が良好な線形の範囲で得られ
ている。
は、−５ｄＢｍの入力電力に対して１５ｄＢｍの出力電
力と４０％の電力付加効率が良好な線形の範囲で得られ
ている。
【００４１】図８は、図６に示したＦＥＴ２０８の入出
力電力特性及び電力付加効率を示すグラフである。な
お、ＦＥＴ２０８は、大きな出力を得るために前段のＦ
ＥＴ２０３に比べて５倍程度のゲート幅を有している。
力電力特性及び電力付加効率を示すグラフである。な
お、ＦＥＴ２０８は、大きな出力を得るために前段のＦ
ＥＴ２０３に比べて５倍程度のゲート幅を有している。
【００４２】図８に示すようにＦＥＴ２０８において
は、１５ｄＢｍの入力電力に対して２５ｄＢｍの出力電
力と４０％の電力付加効率が良好な線形の範囲で得られ
ている。
は、１５ｄＢｍの入力電力に対して２５ｄＢｍの出力電
力と４０％の電力付加効率が良好な線形の範囲で得られ
ている。
【００４３】図７に示したような特性を有するゲート接
地ＦＥＴ２０３と図８に示したような特性を有するゲー
ト接地ＦＥＴ２０８とを図６に示したように接続すれ
ば、最大の送信電力が必要な場合、入力電力０ｄＢに対
して２５ｄＢの出力電力と４０％程度の電力付加効率が
得られる。ここで、ＦＥＴ２０３，２０８のバイアス電
圧においては、例えばゲート電圧が０Ｖに接地されてお
り、ソース電圧が−１Ｖ、ドレイン電圧が５Ｖにそれぞ
れバイアスされている。
地ＦＥＴ２０３と図８に示したような特性を有するゲー
ト接地ＦＥＴ２０８とを図６に示したように接続すれ
ば、最大の送信電力が必要な場合、入力電力０ｄＢに対
して２５ｄＢの出力電力と４０％程度の電力付加効率が
得られる。ここで、ＦＥＴ２０３，２０８のバイアス電
圧においては、例えばゲート電圧が０Ｖに接地されてお
り、ソース電圧が−１Ｖ、ドレイン電圧が５Ｖにそれぞ
れバイアスされている。
【００４４】送信電力が小さな場合は、例えば送信電力
を０ｄＢｍにする場合には、利得可変制御電圧ＶＣがソ
ースバイアス端子２０７及びドレインバイアス端子２１
０をそれぞれ介してＦＥＴ２０８のソース端子及びドレ
イン端子に印加され、例えばソース電圧が０Ｖ、ドレイ
ン電圧０Ｖになると、ＦＥＴ２０８の入力電力は透過さ
れることになる。
を０ｄＢｍにする場合には、利得可変制御電圧ＶＣがソ
ースバイアス端子２０７及びドレインバイアス端子２１
０をそれぞれ介してＦＥＴ２０８のソース端子及びドレ
イン端子に印加され、例えばソース電圧が０Ｖ、ドレイ
ン電圧０Ｖになると、ＦＥＴ２０８の入力電力は透過さ
れることになる。
【００４５】ＦＥＴ２０８における送信電力が小さな場
合の入力出力電力特性は、図４に示したものと同様であ
り、０ｄＢｍの入力電力に対して０ｄＢｍの出力電力が
得られている。前段のＦＥＴ２０３に−１５ｄＢｍの入
力電力が入力された場合、０ｄＢｍの送信電力となり、
ＦＥＴ２０３，２０８の全増幅器の電力付加効率はＦＥ
Ｔ２０３のみで決まり、３０％の電力付加効率が得られ
る。また、ＦＥＴ２０３，２０８ともソース電圧が０
Ｖ、ドレイン電圧０Ｖに設定された場合には、前段のＦ
ＥＴ２０３の入力電力−１５ｄＢｍがそのまま送信出力
となり、その時の電力増幅器の消費電力は非常に小さ
い。
合の入力出力電力特性は、図４に示したものと同様であ
り、０ｄＢｍの入力電力に対して０ｄＢｍの出力電力が
得られている。前段のＦＥＴ２０３に−１５ｄＢｍの入
力電力が入力された場合、０ｄＢｍの送信電力となり、
ＦＥＴ２０３，２０８の全増幅器の電力付加効率はＦＥ
Ｔ２０３のみで決まり、３０％の電力付加効率が得られ
る。また、ＦＥＴ２０３，２０８ともソース電圧が０
Ｖ、ドレイン電圧０Ｖに設定された場合には、前段のＦ
ＥＴ２０３の入力電力−１５ｄＢｍがそのまま送信出力
となり、その時の電力増幅器の消費電力は非常に小さ
い。
【００４６】このように、ゲート接地ＦＥＴ２０８のソ
ース及びドレインに、ソースバイアス端子２０９及びド
レインバイアス端子２１０を介して利得可変制御電圧Ｖ
Ｃをそれぞれ印加することにより、ＦＥＴ２０８を入力
電力が透過し、送信電力が小さな場合においても、高い
電力付加効率が得られる。
ース及びドレインに、ソースバイアス端子２０９及びド
レインバイアス端子２１０を介して利得可変制御電圧Ｖ
Ｃをそれぞれ印加することにより、ＦＥＴ２０８を入力
電力が透過し、送信電力が小さな場合においても、高い
電力付加効率が得られる。
【００４７】なお、本形態においては、２段に接続され
たゲート接地ＦＥＴについて説明したが、３段以上の場
合でも同様に構成することができる。
たゲート接地ＦＥＴについて説明したが、３段以上の場
合でも同様に構成することができる。
【００４８】（第４の実施の形態）図６に示したＦＥＴ
２０３，２０８の代わりにバイポーラトランジスタを用
いた場合においても上述した増幅動作は可能である。
２０３，２０８の代わりにバイポーラトランジスタを用
いた場合においても上述した増幅動作は可能である。
【００４９】図９は、本発明の電力増幅器の第４の実施
の形態を示す図である。
の形態を示す図である。
【００５０】図９に示すように本形態においては、ベー
ス接地されたバイポーラトランジスタ２１３，２１６が
２段に接続されており、バイポーラトランジスタ２１３
には、エミッタ端子に入力整合回路２０２及びエミッタ
バイアス端子２１４が、また、コレクタ端子にコレクタ
バイアス端子２１５及び出力整合回路２０６が接続され
ており、バイポーラトランジスタ２１６には、エミッタ
端子に入力整合回路２０７及びエミッタバイアス端子２
１７が、また、コレクタ端子にコレクタバイアス端子２
１８及び出力整合回路２１１が接続されており、出力整
合回路２０６及び入力整合回路２０７を介してバイポー
ラトランジスタ２１３のコレクタ端子とバイポーラトラ
ンジスタ２１６のエミッタ端子とが接続されている。
ス接地されたバイポーラトランジスタ２１３，２１６が
２段に接続されており、バイポーラトランジスタ２１３
には、エミッタ端子に入力整合回路２０２及びエミッタ
バイアス端子２１４が、また、コレクタ端子にコレクタ
バイアス端子２１５及び出力整合回路２０６が接続され
ており、バイポーラトランジスタ２１６には、エミッタ
端子に入力整合回路２０７及びエミッタバイアス端子２
１７が、また、コレクタ端子にコレクタバイアス端子２
１８及び出力整合回路２１１が接続されており、出力整
合回路２０６及び入力整合回路２０７を介してバイポー
ラトランジスタ２１３のコレクタ端子とバイポーラトラ
ンジスタ２１６のエミッタ端子とが接続されている。
【００５１】上記のように構成された電力増幅器におい
ても、ベース接地のバイポーラトランジスタ２１６のエ
ミッタ及びコレクタに、エミッタバイアス端子２１７及
びコレクタバイアス端子２１８を介して利得可変制御電
圧ＶＣをそれぞれ印加することにより、バイポーラトラ
ンジスタ２１６を入力電力が透過し、送信電力が小さな
場合においても、高い電力付加効率が得られる。
ても、ベース接地のバイポーラトランジスタ２１６のエ
ミッタ及びコレクタに、エミッタバイアス端子２１７及
びコレクタバイアス端子２１８を介して利得可変制御電
圧ＶＣをそれぞれ印加することにより、バイポーラトラ
ンジスタ２１６を入力電力が透過し、送信電力が小さな
場合においても、高い電力付加効率が得られる。
【００５２】（第５の実施の形態）本発明の第５の実施
の形態として、図６に示したＦＥＴ２０３，２０８のゲ
ート幅が同程度である電力増幅器について説明する。
の形態として、図６に示したＦＥＴ２０３，２０８のゲ
ート幅が同程度である電力増幅器について説明する。
【００５３】本形態における電力増幅器においては、前
段の増幅器には、前段の増幅器の線形利得が後段の増幅
器の線形利得よりも大きくなるような第１の入出力整合
回路が接続されており、かつ、後段の増幅器には、後段
の増幅器の出力電力が前段の増幅器の出力電力よりも大
きくなるような第２の入出力整合回路が接続されてい
る。
段の増幅器には、前段の増幅器の線形利得が後段の増幅
器の線形利得よりも大きくなるような第１の入出力整合
回路が接続されており、かつ、後段の増幅器には、後段
の増幅器の出力電力が前段の増幅器の出力電力よりも大
きくなるような第２の入出力整合回路が接続されてい
る。
【００５４】図１０は、前段の増幅器の入出力電力特性
の一例を示すグラフであり、周波数９５０ＭＨｚにおけ
る特性を示している。
の一例を示すグラフであり、周波数９５０ＭＨｚにおけ
る特性を示している。
【００５５】また、図１１は、後段の増幅器の入出力電
力特性の一例を示すグラフである。
力特性の一例を示すグラフである。
【００５６】図１０に示すように、前段の増幅器は、後
段の増幅器よりも線形利得が高く、−５ｄＢｍの入力電
力に対して１５ｄＢの利得が得られており、１０ｄＢｍ
の出力電力を出力することができる。
段の増幅器よりも線形利得が高く、−５ｄＢｍの入力電
力に対して１５ｄＢの利得が得られており、１０ｄＢｍ
の出力電力を出力することができる。
【００５７】しかしながら、入力電力が１０ｄＢｍの場
合には出力電力が飽和し、非線形動作になっている。
合には出力電力が飽和し、非線形動作になっている。
【００５８】一方、後段の増幅器は図１１に示すよう
に、入力電力が１０ｄＢｍである場合においても線形性
が維持されており、前段の増幅器よりも高い２０ｄＢｍ
の出力電力を出力することができる。
に、入力電力が１０ｄＢｍである場合においても線形性
が維持されており、前段の増幅器よりも高い２０ｄＢｍ
の出力電力を出力することができる。
【００５９】上述したように、大きさが同じ素子で構成
されるゲート接地ＦＥＴであっても、整合回路によって
異なる特性を有するゲート接地ＦＥＴを図６に示したよ
うに接続し、利得可変制御電圧ＶＣにより前段または後
段のゲート接地ＦＥＴのソース端子とドレイン端子を制
御する。
されるゲート接地ＦＥＴであっても、整合回路によって
異なる特性を有するゲート接地ＦＥＴを図６に示したよ
うに接続し、利得可変制御電圧ＶＣにより前段または後
段のゲート接地ＦＥＴのソース端子とドレイン端子を制
御する。
【００６０】例えば、前段のＦＥＴのソース電圧が０
Ｖ、ドレイン電圧が０Ｖになると、このゲート接地ＦＥ
Ｔの入力電力は透過され、入力電力がそのまま後段の入
力電力となる。
Ｖ、ドレイン電圧が０Ｖになると、このゲート接地ＦＥ
Ｔの入力電力は透過され、入力電力がそのまま後段の入
力電力となる。
【００６１】また、利得可変制御電圧により、後段のＦ
ＥＴのソース電圧が０Ｖ、ドレインが電圧０Ｖになる
と、このゲート接地ＦＥＴの入力電力は透過され、前段
の出力電力が送信出力となる。
ＥＴのソース電圧が０Ｖ、ドレインが電圧０Ｖになる
と、このゲート接地ＦＥＴの入力電力は透過され、前段
の出力電力が送信出力となる。
【００６２】これにより、増幅器の入力電力や所望の送
信出力により電力付加効率や歪み特性を選ぶことが可能
となる。
信出力により電力付加効率や歪み特性を選ぶことが可能
となる。
【００６３】なお、本形態においては、２段に接続され
たゲート接地ＦＥＴについて説明したが、３段以上の場
合でも同様に構成することができる。
たゲート接地ＦＥＴについて説明したが、３段以上の場
合でも同様に構成することができる。
【００６４】また、前段及び後段の増幅器にベース接地
バイポーラトランジスタを用い、エミッタとコレクタ
に、利得可変制御電圧を印加することにより、ベース接
地バイポーラトランジスタの入力電力を透過させ、それ
により、送信電力が小さな場合においても、高い電力付
加効率を得ることもできる。
バイポーラトランジスタを用い、エミッタとコレクタ
に、利得可変制御電圧を印加することにより、ベース接
地バイポーラトランジスタの入力電力を透過させ、それ
により、送信電力が小さな場合においても、高い電力付
加効率を得ることもできる。
【００６５】
【発明の効果】以上説明したように本発明においては、
複数のトランジスタが多段に接続されて構成される電力
増幅器において、出力電力を予め定めたしきい値よりも
小さくする場合、複数のトランジスタのうち、少なくと
も１つのトランジスタの入力電力を透過させるため、送
信電力が小さな場合においても、高い電力付加効率を得
ることができる。
複数のトランジスタが多段に接続されて構成される電力
増幅器において、出力電力を予め定めたしきい値よりも
小さくする場合、複数のトランジスタのうち、少なくと
も１つのトランジスタの入力電力を透過させるため、送
信電力が小さな場合においても、高い電力付加効率を得
ることができる。
【００６６】これにより、広いダイナミックレンジの送
信電力を必要とする場合においても、高効率で低歪み特
性を有し、利得可変が可能な電力増幅器を実現すること
ができる。
信電力を必要とする場合においても、高効率で低歪み特
性を有し、利得可変が可能な電力増幅器を実現すること
ができる。
【図１】本発明の電力増幅器の第１の実施の形態を示す
図である。
図である。
【図２】図１に示した前段のＦＥＴの入出力電力特性及
び電力付加効率を示すグラフである。
び電力付加効率を示すグラフである。
【図３】図１に示した後段のＦＥＴの入出力電力特性及
び電力付加効率を示すグラフである。
び電力付加効率を示すグラフである。
【図４】図１に示した後段のＦＥＴにおける送信電力が
小さな場合の入力出力電力特性を示すグラフである。
小さな場合の入力出力電力特性を示すグラフである。
【図５】本発明の電力増幅器の第２の実施の形態を示す
図である。
図である。
【図６】本発明の電力増幅器の第３の実施の形態を示す
図である。
図である。
【図７】図６に示した前段のＦＥＴの入出力電力特性及
び電力付加効率を示すグラフである。
び電力付加効率を示すグラフである。
【図８】図６に示した後段のＦＥＴの入出力電力特性及
び電力付加効率を示すグラフである。
び電力付加効率を示すグラフである。
【図９】本発明の電力増幅器の第４の実施の形態を示す
図である。
図である。
【図１０】前段の増幅器の入出力電力特性の一例を示す
グラフである。
グラフである。
【図１１】後段の増幅器の入出力電力特性の一例を示す
グラフである。
グラフである。
【図１２】従来の電力増幅器の一構成例を示す図であ
る。
る。
【図１３】従来の送信出力可変装置の一例を示す図であ
る。
る。
１０１，２０１ 入力端子 １０２，１０７，２０２，２０７ 入力整合回路 １０３，１０８，２０３，２０８ ＦＥＴ １０４ ゲートバイアス端子 １０５，１１０，２０５，２１０ ドレインバイアス
端子 １０６，１１１，２０６，２１１ 出力整合回路 １０９，２０４，２０９ ソースバイアス端子 １１２，２１２ 出力端子 １１３，１１６，２１３，２１６ バイポーラトラン
ジスタ １１４ ベースバイアス端子 １１５，１１８，２１５，２１８ コレクタバイアス
端子 １１７，２１４，２１７ エミッタバイアス端子
端子 １０６，１１１，２０６，２１１ 出力整合回路 １０９，２０４，２０９ ソースバイアス端子 １１２，２１２ 出力端子 １１３，１１６，２１３，２１６ バイポーラトラン
ジスタ １１４ ベースバイアス端子 １１５，１１８，２１５，２１８ コレクタバイアス
端子 １１７，２１４，２１７ エミッタバイアス端子
Claims (6)
- 【請求項１】 複数のトランジスタが多段に接続されて
構成され、入力電力を増幅して出力する電力増幅器にお
いて、 前記複数のトランジスタのうち、前段のトランジスタが
ソース接地電界効果トランジスタであり、 前記複数のトランジスタのうち、後段のトランジスタが
ゲート接地電界効果トランジスタであり、 前記後段のトランジスタのソース及びドレインに所定の
電圧をそれぞれ印加するための複数のバイアス端子を有
し、 出力電力を予め定めたしきい値よりも小さくする場合、
前記バイアス端子に所定の電圧を印加し、前記後段のト
ランジスタの入力電力を透過させて出力電力として出力
することを特徴とする電力増幅器。 - 【請求項２】 複数のトランジスタが多段に接続されて
構成され、入力電力を増幅して出力する電力増幅器にお
いて、 前記複数のトランジスタのうち、前段のトランジスタが
エミッタ接地バイポーラトランジスタであり、 前記複数のトランジスタのうち、後段のトランジスタが
ベース接地バイポーラトランジスタであり、 前記後段のトランジスタのエミッタ及びコレクタに所定
の電圧をそれぞれ印加するための複数のバイアス端子を
有し、 出力電力を予め定めたしきい値よりも小さくする場合、
前記バイアス端子に所定の電圧を印加し、前記後段のト
ランジスタの入力電力を透過させて出力電力として出力
することを特徴とする電力増幅器。 - 【請求項３】 複数のトランジスタが多段に接続されて
構成され、入力電力を増幅して出力する電力増幅器にお
いて、 前記複数のトランジスタのうち、少なくとも２つのトラ
ンジスタがゲート接地電界効果トランジスタであり、 前記ゲート接地電界効果トランジスタのソース及びドレ
インに所定の電圧をそれぞれ印加するための複数のバイ
アス端子を有し、 出力電力を予め定めたしきい値よりも小さくする場合、
前記ゲート接地電界効果トランジスタのうち少なくとも
１つのゲート接地電界効果トランジスタのソース及びド
レインに接続されたバイアス端子に所定の電圧を印加
し、該電圧が印加されたゲート接地電界効果トランジス
タの入力電力を透過させて出力電力として出力すること
を特徴とする電力増幅器。 - 【請求項４】 複数のトランジスタが多段に接続されて
構成され、入力電力を増幅して出力する電力増幅器にお
いて、 前記複数のトランジスタのうち、少なくとも２つのトラ
ンジスタがベース接地バイポーラトランジスタであり、 前記ベース接地バイポーラトランジスタのエミッタ及び
コレクタに所定の電圧をそれぞれ印加するための複数の
バイアス端子を有し、 出力電力を予め定めたしきい値よりも小さくする場合、
前記ベース接地バイポーラトランジスタのうち少なくと
も１つのベース接地バイポーラトランジスタのエミッタ
及びコレクタに接続されたバイアス端子に所定の電圧を
印加し、該電圧が印加されたベース接地バイポーラトラ
ンジスタの入力電力を透過させて出力電力として出力す
ることを特徴とする電力増幅器。 - 【請求項５】 請求項３に記載の電力増幅器において、 前記複数のゲート接地電界効果トランジスタのうち、前
段となるゲート接地電界効果トランジスタと接続され、
前段となるゲート接地電界効果トランジスタの線形利得
が後段となるゲート接地電界効果トランジスタの線形利
得よりも大きくなるように設定された第１の入出力整合
回路と、 前記複数のゲート接地電界効果トランジスタのうち、後
段となるゲート接地電界効果トランジスタと接続され、
後段となるゲート接地電界効果トランジスタの出力電力
が前段となるゲート接地電界効果トランジスタの出力電
力よりも大きくなるように設定された第２の入出力整合
回路とを有することを特徴とする電力増幅器。 - 【請求項６】 請求項４に記載の電力増幅器において、 前記複数のベース接地バイポーラトランジスタのうち、
前段となるベース接地バイポーラトランジスタと接続さ
れ、前段となるベース接地バイポーラトランジスタの線
形利得が後段となるベース接地バイポーラトランジスタ
の線形利得よりも大きくなるように設定された第１の入
出力整合回路と、 前記複数のベース接地バイポーラトランジスタのうち、
後段となるベース接地バイポーラトランジスタと接続さ
れ、後段となるベース接地バイポーラトランジスタの出
力電力が前段となるベース接地バイポーラトランジスタ
の出力電力よりも大きくなるように設定された第２の入
出力整合回路とを有することを特徴とする電力増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19037998A JP3164151B2 (ja) | 1998-07-06 | 1998-07-06 | 電力増幅器 |
| US09/674,065 US6466095B1 (en) | 1998-07-06 | 1999-07-02 | Power amplifier |
| PCT/JP1999/003591 WO2000002306A1 (fr) | 1998-07-06 | 1999-07-02 | Amplificateur de puissance |
| DE69928811T DE69928811T2 (de) | 1998-07-06 | 1999-07-02 | Leistungsverstärker |
| EP99926910A EP1096668B1 (en) | 1998-07-06 | 1999-07-02 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19037998A JP3164151B2 (ja) | 1998-07-06 | 1998-07-06 | 電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022452A true JP2000022452A (ja) | 2000-01-21 |
| JP3164151B2 JP3164151B2 (ja) | 2001-05-08 |
Family
ID=16257200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19037998A Expired - Fee Related JP3164151B2 (ja) | 1998-07-06 | 1998-07-06 | 電力増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6466095B1 (ja) |
| EP (1) | EP1096668B1 (ja) |
| JP (1) | JP3164151B2 (ja) |
| DE (1) | DE69928811T2 (ja) |
| WO (1) | WO2000002306A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005839A (ja) * | 2004-06-21 | 2006-01-05 | Samsung Electronics Co Ltd | 増幅器 |
| JP2011082617A (ja) * | 2009-10-02 | 2011-04-21 | Fujitsu Ltd | 増幅回路及び通信装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6819179B2 (en) * | 2003-04-16 | 2004-11-16 | Agency For Science, Technology And Research | Variable gain low noise amplifier |
| US7019593B2 (en) * | 2003-12-26 | 2006-03-28 | Agency For Science, Technology And Research | Variable-gain cascode amplifier using voltage-controlled and variable inductive load |
| CA2559665A1 (en) * | 2004-03-16 | 2005-09-29 | The Regents Of The University Of California | Reducing nephropathy with inhibitors of soluble epoxide hydrolase and epoxyeicosanoids |
| US7443241B2 (en) * | 2005-11-28 | 2008-10-28 | Via Technologies Inc. | RF variable gain amplifier |
| US10374558B1 (en) * | 2018-04-30 | 2019-08-06 | Speedlink Technology Inc. | Wideband distributed power amplifier utilizing metamaterial transmission line conception with impedance transformation |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1791202C3 (de) * | 1968-09-30 | 1979-07-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Einstellbare elektrische Entzerrerschaltung |
| US4041412A (en) * | 1976-06-14 | 1977-08-09 | Motorola, Inc. | High power, pulsed microwave frequency converter |
| FR2371817B1 (fr) * | 1976-11-19 | 1980-09-05 | Thomson Csf | Dispositif correcteur de distorsion des etages d'amplification transistorises a large bande et amplificateur comportant de tels dispositifs |
| DE2904011C3 (de) * | 1979-02-02 | 1981-11-26 | SIEMENS AG AAAAA, 1000 Berlin und 8000 München | Hochfrequenzimpulsverstärker |
| JPS57160213A (en) | 1981-03-27 | 1982-10-02 | Toshiba Corp | Flip-flop circuit |
| JPS57160213U (ja) * | 1981-04-01 | 1982-10-07 | ||
| US4658220A (en) * | 1985-09-06 | 1987-04-14 | Texas Instruments Incorporated | Dual-gate, field-effect transistor low noise amplifier |
| JPH05145349A (ja) | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | 電力増幅器 |
| JPH05308233A (ja) * | 1992-04-28 | 1993-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅装置 |
| JPH06224647A (ja) * | 1992-12-03 | 1994-08-12 | Sharp Corp | 増幅回路 |
| JP3393514B2 (ja) | 1994-03-03 | 2003-04-07 | 日本電信電話株式会社 | モノリシック集積化低位相歪電力増幅器 |
| JP3395068B2 (ja) | 1994-08-15 | 2003-04-07 | 日本電信電話株式会社 | モノリシック集積化ｆｅｔ電力増幅器 |
| JPH09148852A (ja) | 1995-11-24 | 1997-06-06 | Matsushita Electric Ind Co Ltd | 送信出力可変装置 |
| KR0157206B1 (ko) * | 1996-03-28 | 1999-02-18 | 김광호 | 저잡음 증폭기 |
| JP2853739B2 (ja) * | 1996-09-30 | 1999-02-03 | 日本電気株式会社 | 負帰還増幅回路 |
| US5966051A (en) * | 1998-04-21 | 1999-10-12 | Conexant Systems, Inc. | Low voltage medium power class C power amplifier with precise gain control |
-
1998
- 1998-07-06 JP JP19037998A patent/JP3164151B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-02 US US09/674,065 patent/US6466095B1/en not_active Expired - Fee Related
- 1999-07-02 DE DE69928811T patent/DE69928811T2/de not_active Expired - Lifetime
- 1999-07-02 WO PCT/JP1999/003591 patent/WO2000002306A1/ja active IP Right Grant
- 1999-07-02 EP EP99926910A patent/EP1096668B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005839A (ja) * | 2004-06-21 | 2006-01-05 | Samsung Electronics Co Ltd | 増幅器 |
| JP2011082617A (ja) * | 2009-10-02 | 2011-04-21 | Fujitsu Ltd | 増幅回路及び通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69928811D1 (de) | 2006-01-12 |
| JP3164151B2 (ja) | 2001-05-08 |
| EP1096668B1 (en) | 2005-12-07 |
| US6466095B1 (en) | 2002-10-15 |
| EP1096668A1 (en) | 2001-05-02 |
| DE69928811T2 (de) | 2006-08-24 |
| EP1096668A4 (en) | 2005-02-02 |
| WO2000002306A1 (fr) | 2000-01-13 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080302 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090302 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090302 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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