DE69901553T2

DE69901553T2 - Verfahren und schaltungsanordnung zur erkennung einer fehlanpassung in einer trace identifizierung in einem sdh rahmen

Info

Publication number: DE69901553T2
Application number: DE69901553T
Authority: DE
Inventors: Roberto Cardillo; Alberto Lometti; Luca Razzetti; Giovanni Traverso
Original assignee: Alcatel SA
Current assignee: Alcatel Lucent SAS
Priority date: 1998-04-15
Filing date: 1999-03-26
Publication date: 2003-01-09
Anticipated expiration: 2019-03-27
Also published as: ITTO980323A1; DE69901553D1; ITTO980323A0; US6647519B1; CA2328063A1; EP1072114B1; WO1999053641A1; EP1072114A1

Description

Die vorliegende Erfindung bezieht sich auf einen Fehlübereinstimmungserfassungsverfahren bei in Datenrahmen enthaltenen Trace-Identifizierern, insbesondere SDH(Synchronous Digital Hierarchy)-codierten Datenrahmen in einem Telekommunikationsnetzwerk, wobei die empfangenen Trace- Identifizierer mit erwarteten Trace-Identifizierern bei bestimmten Stellen des Kommunikationsnetzwerks verglichen werden, um zu erfassen, wenn ein Fehlverbindungsereignis aufgetreten ist, und um ein Alarmsignal zu erzeugen.
Während der letzten Jahre wurde das SDH-Protokoll verstärkt auf dem Gebiet der Telekommunikationsnetzwerken angenommen.
Eine Technik wurde gemäß dem SDH-Protokoll entwickelt, um die sogenannten Fehlverbindungen zu erfassen. Die letzteren treten immer dann auf, wenn Information in einen gegebenen Eingang oder Sender in dem Netzwerk eingefügt wird, und eine bestimmte Art einer Verbindung in dem Netzwerk bereitgestellt werden muß, damit die Information einen gegebenen Ausgang oder Empfänger erreicht. Eine Fehlverbindung tritt auf, wenn die Information an einem Netzwerkeingang von einem falschen oder unangemessenen Eingang beispielsweise infolge eines falschen Weiterleitens der Information empfangen wird.
Daher wurde ein Trace-Identifizierer entwickelt und standardisiert, um Fehlverbindungen zu erfassen. Der Trace- Identifizierer ist jedoch je nachdem aus einer 1-Byte- oder 16-Byte-Folge aufgebaut, wie es der Fall sein kann, die in das Telekommunikationsnetzwerk eingeführt wird. Der von der Folge erreichte Empfänger hat die empfangene Folge zu validieren, um sicherzustellen, daß es eine gültiger Folge ist, die nicht durch Leitungsfehler verfälscht ist, und sie mit einem erwarteten Wert zu vergleichen, um zu verifizieren, daß er mit dem richtigen Sender verbunden ist. Wenn diese Bedingung nicht erfüllt ist, hat der Empfänger ein Trace-Identifizierer- Fehlübereinstimmungssignal (TIM signal = trace identifier mismatch signal) auszugeben.
Ein Trace-Identifizierer wird von vielen Standardisierungs- Protokollen spezifiziert, wie beispielsweise ITU-T G707 und ITU-T G 783. Der Trace-Identifizierer für die 1-Byte-Folge umfaßt einen einfachen Code, dessen Werte von 0 bis 255 reichen; bei der 16-Byte-Folge oder dem 16-Byte-Rahmen umfaßt das erste Byte ein Rahmen-Start-Markierer-Bit und umfaßt ferner in 7 Bits das Ergebnis einer an dem vorherigen übertragenen Rahmen durchgeführten zyklischen Redundanzcode(CRC-7)-Berechnung. Die obigen Standards sehen eine Einfügung des Berechnungsergebnisses des zyklischen Redundanzcodes zur Fehlererfassung vor, d. h. die Funktion eines Fehlerkorrekturcodes. Der zyklische Redundanzcodealgorithmus wird später ausführlicher insbesondere mit Bezug auf Fig. 3 beschrieben. Die verbleibenden 15 Bytes enthalten jeweils 15 Zeichen, die selben in jedem Rahmen. Fig. 1 zeigt eine allgemeine Schematik des Trace-Identifizierers TI, wie er durch die obigen Standards definiert ist. Ein 16-Byte-Trace- Identifizierer TI-16 ist aus 16 Bytes, BY1 bis BY16, aufgebaut, die jeweils aus 8 Bits, B1 bis B8, aufgebaut sind. Jedes erste Bit B1 von jedem Byte BY1 ... BY16 stellt den Rahmen-Start-Markierer MK dar. Bits B2 ... B8 des ersten Byte BY1 sind Bits C1 ... C7, die ein Validierungs-Wort WCRC7 bilden, und sie sind das Ergebnis der zyklischen Redundanzcode-Operation über den vorher übertragenen Trace- Identifizierer TI. Die verbleibenden Bits, die als ein Ganzes mit X angegeben werden, bilden die Datenbits D&sub1; des Trace- Identifizierers TI, die zu jedem Eingang gehören, von denen der Rahmen kommt. Ein 1-Byte-Trace-Identifizierer TI1 besteht aus nur dem 1-Byte BY1, das aus 8 Bits B1 bis B8 gebildet wird, die eine Zahl im Bereich von = bis 255 darstellen.
Die obigen Standards betreffen jedoch nicht beliebige Verfahren, um diesen Trace-Identifizierer zu verarbeiten, um ein Alarmsignal bei einem Fehlverbindungsereignis auszugeben.
Die EP 0 766 421 (D1), die als der naheliegendste Stand der Technik angesehen wird, offenbart ein Fehlübereinstimmungserfassungsverfahren bei in SDH-codierten Datenrahmen enthaltenen Trace-Identifizierern. Die D1 sieht zwei Prüfschritte, einen Validierungsschritt und einen Vergleichsschritt, zwischen dem empfangenen Trace- Identifizierer und einem erwarteten Trace-Identifizierer vor. Die zwei Schritte in D1 werden nicht parallel ausgeführt und werden außerdem mit nur 16-Byte-Trace-Identifizierern und durch das sogenannte Persistenz-Prüfverfahren ausgeführt. Die Persistenz-Prüfung mit Tiefe N bedeutet, daß ein Trace- Identifizierer, der periodisch übertragen wird, an der Empfangsseite N aufeinanderfolgender Male beobachtet werden muß, um als gültig (d. h. nicht durch Übertragungsfehler beeinflußt) angesehen zu werden. Dies führt zu einer Vorrichtung, die eine hohe Anzahl (48) von Speicherzellen zum Speichern von drei 16-Byte-Folgen erfordert und auf eine langsame Art und Weise arbeitet. Ferner ist das Verfahren und die Vorrichtung gemäß D1 nicht für 1-Byte-Folge-Trace- Identifizierer verwendbar.
Außerdem sind keine weiteren gültigen Fehlüberstimmungserfassungsverfahren in Trace-Identifizierern, insbesondere irgendwelche Verfahren, die imstande sind, TIM- Signale zu erzeugen, verfügbar, die sowohl die Wahrscheinlichkeit von Leitungsfehler-Ereignissen als auch Standarderfordernissen bezüglich der Fehlverbindungserfassungs-Geschwindigkeit betrachten.
Es ist die Hauptaufgabe der vorliegenden Erfindung die obigen Nachteile zu überwinden und ein Fehlübereinstimmungserfassungsverfahren und eine -Schaltung bei Trace-Identifizierern bereitzustellen, die imstande sind, Fehlverbindungsereignisse wirksam zu erfassen, was mit dem Standards kompatibel ist und sowohl die Wahrscheinlichkeit von Übertragungs-Leitungsfehlern als auch die Fehlübereinstimmungserfassungs-Geschwindigkeit betrachten. Das Verfahren und die Schaltung gemäß der Erfindung sollte eine verringerte Menge von Speicher verwenden, um sowohl 1-Byteals auch 16-Byte-Trace-Identifizierer zu verarbeiten.
Gemäß der vorliegenden Erfindung wird ein Fehlübereinstimmungserfassungsverfahren und eine -Schaltung bereitgestellt, die die Merkmale der beigefügten Ansprüche aufnimmt, die ein integrales Teil der vorliegenden Beschreibung bilden.
Das Fehlübereinstimmungserfassungsverfahren gemäß der Erfindung umfaßt folgende Schritte: a) Validieren des empfangenen Trace-Identifizierers und Ausgeben eines entsprechenden Validierungssignals; b) Vergleichen des empfangenen Trace-Identifizierers mit einem erwarteten Trace- Identifizierer und Ausgeben eines entsprechenden Übereinstimmungssignals; c) Auswerten des Validierungssignals und des Übereinstimmungssignals; und d) Erzeugen eines Übereinstimmungszustandssignals gemäß der Auswertung laut Schritt c), dadurch gekennzeichnet, daß die Schritte a) und b) parallel ausgeführt werden, und ferner dadurch, daß die Schritte a) bis d) sowohl für die 16-Byte-langen Trace- Identifizierer als auch die 1-Byte-langen Trace-Identifizierer bereitgestellt werden, wobei der Validierungsschritt durch eine zyklische Redundanzcode-Prüfung im Fall der 16-Bytelangen Trace-Identifizierer und eine Persistenz-Prüfung im Fall der 1-Byte-langen Trace-Identifizierer durchgeführt wird.
Die Fehlübereinstimmungserfassungsschaltung gemäß der Erfindung umfaßt: Mittel zum Validieren der empfangenen Trace- Identifizierer und Ausgeben eines entsprechenden Validierungssignals; Mittel zum Vergleichen des empfangenen Trace-Identifizierers mit einem erwarteten Trace- Identifizierer und Ausgeben eines entsprechenden Übereinstimmungssignals; Mittel zum Auswerten des Validierungssignals und des Übereinstimmungssignals; und Mittel, die auf die Auswertungsmittel antworten, zum Erzeugen eines Übereinstimmungszustands-Signals, dadurch gekennzeichnet, daß die Validierungsmittel und die Übereinstimmungserfassungsmittel parallel bezüglich des Eingangs des empfangenen Trace-Identifizierer angeordnet sind, wobei ihre Ausgänge beide mit einer Logikeinrichtung verbunden sind, die geeignet ist, um Übereinstimmungszustandssignale zu erzeugen, und dadurch, daß die Schaltung imstande ist, sowohl an den 16-Byte-langen Trace-Identifizierern als auch an den 1- Byte-langen Trace-Identifizierern zu arbeiten, wobei die Validierungsmittel durch eine zyklische Redundanzcode-Prüfung im Fall der 16-Byte-langen Trace-Identifizierer und eine Persistenz-Prüfung im Fall der 1-Byte-langen Trace- Identifizierer arbeiten.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung und der beigefügten Zeichnungen offensichtlich, die mittels eines nicht begrenzenden Beispiels bereitgestellt werden, wobei:
- Fig. 1 eine Trace-Identifizierer-Schematik zeigt, die zusammen mit dem Fehlübereinstimmungserfassungsverfahren bei in Rahmen enthaltenen Trace-Identifizierern, insbesondere SDH- codierte Datenrahmen in einem Telekommunikationsnetzwerk gemäß der vorliegenden Erfindung verwendet wird;
- Fig. 2 eine Schematik einer Schaltung zeigt, die das Fehlübereinstimmungserfassungsverfahren in in Rahmen enthaltenen Trace-Identifizierern, insbesondere SDH-codierte Datenrahmen in einem Telekommunikationsnetzwerk gemäß der vorliegenden Erfindung implementiert;
- Fig. 3 eine Schematik von Schaltungsanordnungseinzelheiten der Schaltung zeigt, die die Fehlübereinstimmungserfassungsverfahren bei in Rahmen enthaltenen Trace-Identifizierern, insbesondere SDH-codierte Datenrahmen in einem Telekommunikationsnetzwerk, in einem Kommunikationsnetzwerk implementiert, wie es in Fig. 2 dargestellt ist;
- Fig. 4 eine Schematik von zweiten Schaltungsanordnungseinzelheiten der Schaltung zeigt, die das Fehlübereinstimmungserfassungsverfahren in in Rahmen enthaltenen Trace-Identifizierern, insbesondere SDH-codierte Datenrahmen in einem Kommunikationsnetzwerk implementiert, wie es in Fig. 2 dargestellt ist; und
- Fig. 5 eine Schematik von dritten Schaltungseinzelheiten der Schaltung zeigt, die das Fehlübereinstimmungsverfahren bei in Rahmen enthaltenen Trace-Identifizierern, insbesondere SDH- codierte Datenrahmen in einem Telekommunikationsnetzwerk implementiert, wie es in Fig. 2 dargestellt ist.
Fig. 2 zeigt eine Fehlübereinstimmungserfassungsschaltung 1 in Trace-Identifizierern.
Eine Sequenz von Trace-Identifizierern TI ist an dem Eingang der Fehlübereinstimmungserfassungsschaltung 1 in Trace- Identifizierern angegeben. Wie es bekannt ist, sind diese Trace-Identifizierer TI in dem Header einer Rahmen-SDH enthalten, wobei sie einer bestimmten Position zugeordnet sind. Bei der Darstellung von Fig. 2 sei angenommen, daß die Trace-Identifizierer TI bereits von der entsprechenden Rahmen- SDH durch eine geeignete, hier nicht gezeigte Schaltung aufgerufen worden sind. Die Fehlübereinstimmungserfassungsschaltung 1 kann bei einem beliebigen Empfänger in dem Kommunikationsnetzwerk nicht nur bei Netzwerkausgängen sondern bei allen Netzwerkknoten aufgenommen sein, wo die Rahmen-SDH geöffnet ist, um die Übereinstimmung des Trace-Identifizierers TI zu verifizieren.
Die Sequenz von Trace-Identifizierern TI gibt einen 16-Byte- Validierungsblock VAL16 und parallel einen 1-Byte- Validierungsblock VAL1 ein. Außerdem empfangen der 16-Byte- Validierungsblock VAL 16 und der 1-Byte-Validierungsblock VALl an einem ihrer weiteren Eingänge ein Erwartete-Länge-Signal S161. Das Erwartete-Länge-Signal S161 enthält Information hinsichtlich dessen, ob der Trace-Identifizierer TI eine Länge von 16 Bytes oder 1 Byte aufweist. Das Erwartete-Länge-Signal S161 kann ebenfalls an dem Empfänger erhalten werden, wobei die Länge des erwarteten Trace-Identifizierers TI gemessen wird.
Sowohl der 16-Byte-Validierungsblock VAL16 als auch der 1- Byte-Validierungsblock VAL1 weisen einen Ausgang auf, der ein Gleichheitssignal SVAL1 oder SVAL16 liefert, das drei Werte aufweisen kann: wahrer Wert V, unwahrer Wert F, Ignorierungswert DC. Außerdem gibt der 16-Byte- Validierungsblock VAL16 ein korrigiertes Validierungswortsignal CRC7 an einen Ausgang aus, wohingegen der 1-Byte-Validierungsblock VAL1 ein konstantes Paketsignal CNST an einen Ausgang ausgibt.
Stromabwärts von dem 16-Byte-Validierungsblock VAL16 und dem 1-Byte-Validierungsblock VAL1 wird ein Kombinationsblock COMB bereitgestellt, der geeignet ist, um das Gleichheitssignal SVAL1 und das Gleichheitssignal SVAL16 logisch zu kombinieren, um ein einziges Gleichheitssignal SVAL zu erzeugen, das eine Finite-Zustände-Maschine IMAC alleine ansteuert. Die Finite- Zustände-Maschine TMAC gibt ein Fehlverbindungssignal TIM161 aus, das einen Addiererblock SUM erreicht.
Eine zweite Finite-Zustände-Maschine TMACX ist parallel zu der Finite-Zustände-Maschine TMAC angeordnet. Die zweite Finite- Zustände-Maschine TMACX empfängt das richtige Validierungswortsignal CRC7 und das konstante Paketsignal CNST von dem 16-Byte-Validierungsblock VAL16 bzw. dem 21-Byte- Validierungsblock VAL1. Folglich wird ein nicht strukturiertes Identifizierersignal TIMX von der zweite Finite-Zustände- Maschine TMACX hervorgerufen und ebenfalls an den Addiererblock SUM gesendet, dessen Ausgabe das Fehlverbindungsalarmsignal TIM erzeugt.
Fig. 3 zeigt den 16-Byte-Validierungsblock VAL16. Er umfaßt einen Mehrfachrahmen-Ausrichterblock ALL16, der einen Synchronisations-Impuls SYNC jedesmal erzeugt, wenn zwei aufeinander folgende Rahmenmarkierer MK mit 15 Datenbytes dazwischen erfaßt werden. Der Synchronisierimpuls SYN wird bei dem Rahmenmarkierer MK erzeugt. Dann werden ein Redundanzcodierungs-Detektor CRC und ein Fehlübereinstimmungs- Detektor DSL16 bereitgestellt. Der Redundanzcodierungs- Detektor CRC empfängt an einem Eingang den Trace- Identifizierer TI und an einem weiteren Eingang den Synchronisierimpuls SYNC. Der Redundanzcodierungs-Detektor CRC gibt das richtige Wortsignal CRC7 aus. Das Validierungswort WCRC7 wird in dem Redundanzcodierungs-Detektor CRC durch Multiplizieren der Polynomdarstellung des Trace- Identifizierers TI mit Z&sup7; erhalten, wobei dann Modul 2 durch das Generatorpolynom Z&sup7; + Z³ + 1 dividiert wird und der Rest nach der Division als das Validierungswort WCRC7 verwendet wird. Dieses Verfahren zum Erhalten des Validierungsworts VICRC7 ist bekannt und von den vorher erwähnten Standards codiert.
Wie es bekannt ist, wird es tatsächlich durch anfängliches Multiplizieren des Trace-Identifizierers TI mit Z&sup7; erhalten, was gleich einer Einfügung von sieben Nullen auf der rechten Seite des Trace-Identifizierers TI ist:
1·Z¹³&sup4; + 0·Z¹³³ + ... + 0·Z¹²&sup7; + 1-Byte mit CRC7-Bits
0·Z¹²&sup6; + X + Z¹²&sup5; + ... + X·Z¹¹&sup9; + zweites Byte
... + weitere Bytes
0·Z¹&sup4; + X·Z¹³ + ... + X·Z&sup7; + Sechzehntes Byte
0·Z&sup6; + 0·Z&sup5; + ... + 0·Z&sup0; Multiplikation mit Z&sup7;
Dann wird es durch das Generatorpolynom Z&sup7; + Z³ + 1 dividiert.
Das resultierende Validierungswort WCRC7 ist statisch, da die Bits X ebenfalls statisch sind.
Wie es bekannt ist, wird sich das Validierungswort WCRC7 nicht ändern, vorausgesetzt, daß es keine Leitungsfehler gibt. Alle Trace-Identifizierer TI von einer gleichen Quelle oder Sender enthalten das gleiche Validierungswort CRC7 und erzeugen das gleiche Validierungswort CRC7, wobei der Redundanzcodealgorithmus angewendet wird.
Der Redundanzcode-Detektor CRC gemäß der vorliegenden Erfindung berechnet das Validierungswort CRCR in einem parallel und iterativen Modus.
Da es bekannt ist und bewiesen wurde, daß der Rest nach der Division eines allgemeinen Polynoms n-ten Grades für das Generatorpolynom Z&sup7; + Z³ + 1 ist, kann dieses tatsächlich ausgedrückt werden als:
(b&sub1;Zn + b&sub2;Zn-1 + b&sub3;Zn-2 +...+ b&sub8;Zn-7)MOD(Z&sup7; + Z³ + 1) =
(b&sub5; b&sub2; b&sub1;)Zn-8 +(b&sub6; b&sub3; b&sub2;)Zn-9 + (b&sub7; b&sub4; b&sub3;)Zn-10 + (b&sub8; b&sub5; b&sub4;)Zn-
11 + (b&sub6; b&sub2;)Zn-12 + (b&sub7; b&sub3;)Zn-13 + (b&sub8; b&sub4; b&sub1;)Zn-14. (1)
Wenn die Polynomausdrücke der 15 Bytes BY2...BY16 des 16-Byte- Trace-Identifizierers TI-16 mit P2(Z), ..., P16(Z) bezeichnet werden, wird das Verfahren den folgenden Schritt umfassen:
a) Teilen von P2(Z) durch das Generatorpolynom Z&sup7; + Z³ + 1, wobei ein Restpolynom Q2(Z) erhalten wird;
b) Addieren des Restpolynoms Q2(Z) zu dem Polynom P3(Z), daß das Byte BY3 darstellt, um ein Summenpolynom S2(Z) zu erhalten;
c) Dividieren des Summenpolynoms S2(Z) durch das Generatorpolynom Z&sup7; + Z³ + 1, um ein Restpolynom Q3(Z) zu erhalten;
d) iteratives Fortsetzen mit Schritten b) und c), bis ein Restpolynom Q16(Z) erhalten wird, das den Rest nach der Teilung des Polynoms darstellt, das den Trace-Identifizierer TI-16 für das Generatorpolynom Z&sup7; + Z³ + 1 darstellt.
Die Koeffizienten bi auf der rechten Seite des Ausdrucks (1) sind beispielsweise die Koeffizienten in dem Polynom S2(Z), d. h. sie sind im allgemeinen die Koeffizienten des Summenpolynoms, so daß die folgenden Beziehungen geschrieben werden können als:
NXC1 = C5 D5 C2 D2 C1 D1
NXC2 = C6 D6 C3 D3 C2 D2
NXC3 = C7 D7 C4 D4 C3 D3
NXC4 = D8 C5 D5 C4 D4
NXC5 = C6 D6 C3 D3
NXC6 = C7 D7 C3 D3
NXC7 = D8 C4 D4 C1 D1 (2)
Wobei die Bits Ci der aktuelle Wert des Restpolynoms Q und die Bits NXCi der nächste Wert des nächsten Restpolynoms Q sind; wie es oben erwähnt wurde, entsprechen die Bits Di den vorher mit Bezug auf Fig. 1 erwähnten Bits X des eingehenden Trace- Identifizierers TI. NXCi entspricht den Polynomkoeffizienten auf der rechten Seite in dem Ausdruck (1). Wenn mit j ein ganzzahliger Index bezeichnet wird, der von 1 bis 16 reicht und sich in die Byteanzahl BY1...BY16 ändert, die den 16-Byte- Trace-Identifizierer BY16 bildet, dann werden die Bits Ci dem Byte BYj und die Bits NXCi dem Byte BYj + 1 entsprechen.
Somit wird das Validierungswort WCRC7 berechnet, wenn der Trace-Identifizierer TI byteweise ankommt, wobei die Bits NXCi iterativ berechnet werden, bis sie die Werte des Validierungswort WCRC7 darstellen.
Basierend auf diesen Anmerkungen initiiert, wenn das erste Byte eines Trace-Identifizierers TI ankommt, der von dem Mehrrahmen-Ausrichterblock ALL16 erzeugte Synchronisierimpuls SYNC den Redundanzcodierungs-Detektor CRC, und das Byte wird den Redundanzcodierungs-Detektor CRC erreichen, nachdem die Bits Ci auf Null gesetzt wurden. Nachdem alle 16 Bytes des Trace-Identifizierers TI durchgelaufen sind, wird es ein Validierungswort WCRC7 geben, das gemäß den Beziehungen (2) berechnet wurde, was mit den in dem nächsten Trace- Identifizierer TI enthaltenen Bits Ci verglichen werden kann. Wenn der Vergleich ein positives Ergebnis ergibt, wird der Redundanzcodierungs-Detektor CRC ein korrektes Validierungswortsignal CRC7 erzeugen.
Der Fehlübereinstimmungs-Detektor DSL16 vergleicht die am Eingang empfangenen Bytes des Trace-Identifizierers TI mit den Bytes des erwarteten Trace-Identifizierer ETI, die an einem weiteren Eingang empfangen wurde. Dieser Vergleichsvorgang wird bei jedem von dem Mehrfachrahmen-Ausrichterblock ALL16 ausgegebenen Synchronisierimpuls SYNC gesteuert und erzeugt ein Übereinstimmungssignal MTC16 als eine Funktion der Übereinstimmung der 16 Bytes des empfangenen Trace- Identifizierer TI mit den 16 Bytes des erwarteten Trace- Identifizierers EIT oder nicht.
Das Übereinstimmungssignal MTC 16 und das richtige Validierungswortsignal CRC7 werden dann an den Eingang eines Befehlsgenerators CG16 gesendet. Der Befehlsgenerator CG16 empfängt ebenfalls das Erwartete-Länge-Signal S161 an seinem Eingang und gibt das Gleichheitssignal SVAL16 aus, das die folgenden Werte annimmt:
- wahrer Wert V, wenn das richtige Validierungswortsignal CRC7 wahr ist, das Übereinstimmungssignal MCT16 wahr ist und das Erwartete-Länge-Signal S161 eine Länge von 16 Bytes angibt;
- unwahrer Wert F, wenn das richtige Validierungswortsignal CRC7 wahr ist und das Übereinstimmungssignal MTC16 falsch ist oder das Erwartete- Länge-Signal S161 eine Länge von 1 Byte angibt;
- Ignorierungswert DC in allen anderen Fällen.
Somit wird, wie es besser später erläutert wird, der Befehlsgenerator CG16 die Evolution der Finite-Zustände- Maschine TMAC nur veranlassen, wenn der empfangen Trace- Identifizierer TI validiert ist.
Fig. 4 zeigt ein Diagramm des 1-Byte-Validierungsblocks VAL1. Der 1-Byte-Validierungsblock VAL1 empfängt an seinem Eingang den Trace-Identifizierer TI, das Erwartete-Länge-Signal S161 und den erwarteten Trace-Identifizierer ETI. Ein Modul-16- Zählerblock CNT16 ist vorgesehen. Der Modul-16-Zählerblock erzeugt den Synchronisierimpuls SYNC alle 16 Bytes. Daher führt der Modul-16-Zählerblock CNT16 eine Funktion durch, die derjenigen des Mehrfachrahmen-Ausrichters ALL16 ziemlich ähnlich ist, d. h. er erzeugt den Synchronisierimpuls SYNC, wobei er jedoch nur sein Verhalten emulieren wird. Tatsächlich sind die 1-Byte-langen Trace-Identifizierer TI offensichtlich weder in Rahmen strukturiert noch enthalten sie Rahmenmarkierer, so daß der Modul-16-Zählerblock CNT16 sich auf die Ausgabe des Synchronisierimpulses SYNC mit der gleichen Periode des Mehrfachrahmen-Ausrichterblocks ALL16 begrenzen wird, um eine vorübergehende Übereinstimmung zwischen den 16-Byte-Validierungsblock VAL16 und dem 1-Byte- Validierungsblock VAL 1 beizubehalten. Daher wird ein 16-Byte- Integratorblock IGT bereitgestellt, dessen Struktur ähnlich der Struktur des 16-Byte-Validierungsblocks VAL16 ist, der das Integrieren der empfangenen Bytes bei Empfang des Synchronisierimpuls SYNC starten wird; wenn 16 nachfolgende Bytes gleich sind, dann wird der 16-Byte-Integratorblock IGT ein konstantes Paketsignal CNST ausgeben. Parallel mit dem 16- Byte-Integratorblock empfängt ein Übereinstimmungsdetektor DSL1 an seinem Eingang den Trace-Identifizierer TI und den erwarteten Trace-Identifizierer ETI, vergleicht ihn und erzeugt ein Übereinstimmungssignal MTC1. Dieser Vergleich wird von dem Synchronisierimpuls gesteuert, so daß das Übereinstimmungssignal MTC1 ausgegeben wird, wenn die empfangenen 16 Bytes mit dem erwarteten Trace-Identifizierer ETI übereinstimmen.
Daher wird ein Befehlsgenerator CG1 bereitgestellt, der mit dem Befehlsgenerator CG16 identisch ist. Dann werden das Übereinstimmungssignal MTC1 und das konstante Paketsignal CNST an den Eingang eines Befehlsgenerators CG1 gesendet. Der Befehlsgenerator CG1 empfängt an seinem Eingang ebenfalls das Erwartete-Länge-Signal S161 und gibt ein Gleichheitssignal SVAL1 aus, das die folgenden Werte annimmt:
- wahrer Wert V, wenn das konstante Identifizierersignal CNST wahr ist, das Übereinstimmungssignal MCT1 wahr ist und das Erwartete-Länge-Signal S161 eine 1-Byte-Länge angibt;
- unwahrer Wert F, wenn das konstante Identifizierersignal CNST wahr ist und das Übereinstimmungssignal MTC1 unwahr oder das Erwartete-Länge-Signal S161 eine 16-Byte-Länge angibt;
- Ignorierungswert DC in allen anderen Fällen.
Fig. 5 zeigt das Endteil des Diagramms von Fig. 2 mit dem Kombiniererblock COMB und mit der Finite-Zustände-Maschine TMAC, die durch ihr Zustandsdiagramm dargestellt ist.
Der Kombiniererblock COMB ist eine logische Schaltung, deren Funktion im wesentlichen darin besteht, Gleichheitssignale SVAL1 und SVAL16 aufzusummieren, um ein richtiges Gleichheitssignal SVAL zu erhalten. Tatsächlich können, infolge der durch die Befehlsgeneratoren CG1 und CG 16 implementierten Logik nur eines unter den beiden Gleichheitssignalen SVAL1 und dem Gleichheitssignal SVAL16 den wahren Wert V oder den unwahren Wert F zur gleichen Zeit annehmen, während die anderen imperativ den Ignorierungswert DC annehmen werden. Daher wird in diesem Fall das Gleichheitssignal SVAL den Wert zwischen dem Gleichheitssignal SVAL1 und dem Gleichheitssignals SVAL16 annehmen, der nicht dem Ignorierungswert DC entspricht. Andererseits kann es passieren, daß beide Gleichheitssignale SVAL1 und SVAL16 den Ignorierungswert DC annehmen. Dann wird in diesem Fall das Gleichheitssignal SVAL ebenfalls den Ignorierungswert DC annehmen.
Wie es ersichtlich ist, ist die Finite-Zustände-Maschine TMAC aus vier Zuständen aufgebaut: einem Alarmzustand AL, einem Nicht-Alarmzustand NAL und zwei Zwischenzuständen INT. Wenn ein unwahrer Wert F für das Gleichheitssignal SVAL empfangen wird, wird er die Finite-Zustände-Maschine-TMAC veranlassen, sich zu dem Alarmzustand AL hin entwickeln, wohingegen wenn ein wahrer Wert V empfangen wird, wird er die Finite-Zustände- Maschine TMAC veranlassen, sich zu dem Nicht-Alarmzustand NAL hin zu entwickeln. Wenn der Ignorierungswert DC empfangen wird, wird er die Finite-Zustände-Maschine TMAC in den Zustand belassen, in dem sie angefunden wurde. Die Funktion der Zwischenzustände INT besteht darin, zu verhindern, daß der von dem Gleichheitssignal SVAL angenommene erste unwahre Wert F die Finite-Zustände-Maschine TMAC sofort in den Alarmzustand Al bringt. Die hier gezeigten Zwischenzustände INT sind nur in der Anzahl zwei, wobei sie jedoch allgemein so viele Zwischenzustände INT eingestellt werden können, wie es gewünscht ist. Tatsächlich besteht die Funktion der Zwischenzustände INT darin, zu vermeiden, daß Leitungsfehler, die möglicherweise auf eine hohe Bitfehlerrate zurückzuführen sind, die Finite-Zustände-Maschine TMAC sofort in den Alarmzustand AL bringen. Es ist beispielsweise möglich, die Anzahl von Zwischenzuständen INT als eine Funktion der Bitfehlerrate auszuwählen. Es ist offensichtlich, daß die Zwischenzustände INT ebenfalls auf dem Alarmzustandspfad AL für den Nicht-Alarm-Zustand NAL voreingestellt werden können, sollte es notwendig sein.
Wenn die Finite-Zustände-Maschine TMAC den Alarmzustand AL erreicht, wird sie das Fehlverbindungsereignis-Signal TIM161 erzeugen.
Die zweite Finite-Zustände-Maschine TMACX ist der Finite- Zustände-Maschine TMAC ähnlich, wobei sie jedoch ein nichtstrukturiertes Paketsignal TIMX erzeugen wird, wenn ein richtiges Validierungssignal CRC7 oder ein konstantes Paketsignal CNST nicht innerhalb der achtmaligen 16 Bytes empfangen wird.
Das Fehlverbindungsalarmsignal TIM ergibt sich aus der Summe der Fehlverbindungsereignissignals TIM161 und des nichtstrukturierten Paketsignals TIMX. Aus dem obigen ist es offensichtlich, wie die Fehlverbindungserfassungsschaltung bei den Trace-Identifizierern 1 gemäß der vorliegenden Erfindung arbeitet.
Der Trace-Identifizierer 1 wird auf zwei parallelen Abzweigungen gesendet, von denen sich die eine auf den 16- Byte-langen Trace-Identifizierer TI bezieht, d. h. den 16-Byte- Validierungsblock VAL16, und sich die andere auf den 1-Bytelangen Trace-Identifizerer TI und den 1-Byte-Validierungsblock VAL1 bezieht. Der 16-Byte-Validierungsblock VAL16 und der 1- Byte-Validierungsblock VAL1 weisen einen funktionsmäßig ähnlichen Aufbau sogar dann auf, wenn einige Unterschiede auf die unterschiedliche Rahmenlänge und Struktur zurückzuführen sind, die sie verarbeiten müssen. Die Blöcke umfassen tatsächlich Mittel zum Erzeugen des Synchronisierimpulses SYNC, d. h. den Modul-16-Zählerblock CNT16 und den Mehrfachrahmen-Ausrichterblock ALL16, wobei der Betrieb sowohl des Validierungsmittels des empfangenen Identifizierer als auch das Übereinstimmungs-Steuermittels zwischen dem empfangenen Identifizierer und dem erwarteten Identifizierer zeitlich gesteuert wird. Die Übereinstimmungs-Steuermittel, d. h. der Übereinstimmungs-Detektor DSL1 und der Übereinstimmungs-Detektor DSL16, weisen im wesentlichen den gleichen Aufbau abgesehen von einer unterschiedlichen Länge der Identifizierer auf, bei denen sie arbeiten, wohingegen die Validierungsmittel des empfangenen Identifizierers, d. h. der Redundanzcodierungs-Detektor CRC und der 16-Byte- Integratorblock IGT 16 unterschiedliche Komplexitäten und Strukturen infolge der großen Differenz zwischen dem 16-Byte- Identifizierer und dem 1-Byte-Identifizierer aufweisen. Sie erzeugen jedoch beide ein einfaches Validierungssignal, d. h. das richtige Validierungswortsignal CRC7 und das konstante Identifizierersignal CNST, die verwendet werden, um den Betrieb der Befehlsgeneratoren CG16 und CG1 zu ermöglichen. Folglich wird nur die Validierungsoperation des Trace- Identifizierers TI ermöglichen, daß Information an eine wahrscheinliche Fehlverbindung weitergeleitet wird, die durch die Übereinstimmungssignale MTC16 oder MTC1 dargestellt wird, und die Finite-Zustände-Maschine TMAC nachfolgend angesteuert wird. Es sei bemerkt, daß in diesem Fall der Trace- Identifizierer TI nicht in einer Speicherschaltung gespeichert werden muß, sondern daß sowohl die Validierungsoperation als auch die Vergleichsoperation in dem Trace-Identifizierer TI allmählich gleichzeitig parallel stattfinden wird, wenn die Bytes des Trace-Identifizierers TI empfangen werden.
Die Finite-Zustände-Maschine TMAC entwickelt sich nur, wenn der Trace-Identifizierer TI richtig ist und die Zwischenzustände INT vorgesehen sind, um beispielsweise zu vermeiden, daß ein Doppelleitungsfehler zu einer Validierung eines Trace-Identifizierer TI führen kann, der nicht validiert werden sollte, und ein gleichzeitiger Vergleich ein unwahres Übereinstimmungssignal MTC1 oder MTC 16 erzeugen kann, so daß die Finite-Zustände-Maschine TMAC sofort das Fehlverbindungssignal TIM erzeugen wird, wenn die nachfolgenden Identifizierer dann "Ignorierungs-" oder "wahre" Zustände erzeugt haben.
Die Merkmale der vorliegenden Erfindung sind aus der obigen Beschreibung offensichtlich, so wie auch ihre Vorteile klar sind.
Das Fehlübereinstimmungserfassungsverfahren bei in Rahmen enthaltenen Trace-Identifizierer, insbesondere SDH-codierten Datenrahmen in einem Telekommunikationsnetzwerk gemäß der vorliegenden Erfindung ermöglicht die Validierung und einen Vergleich mit den erwarteten Trace-Identifizierern, die unterschiedliche Längen und Strukturen aufweisen.
Vorteilhafterweise ermöglicht das Fehlübereinstimmungserfassungsverfahren und die -Schaltung bei in SDH-Rahmen enthaltenen Trace-Identifizierern eine parallele Ausführung der Validierung und des Vergleichs, wobei die Trace-Identifizierer analysiert werden, wenn sie empfangen werden, ohne die Notwendigkeit, die Speicherschaltungen voreinzustellen, um einen oder mehrere Rahmen zu speichern.
Das Codierungswort CRC-7, das Von den oben erwähnten Standards innerhalb des Rahmens eines 16-Byte-Trace-Identifizierers vorgeschrieben ist, um die 16-Byte-Trace-Identifizierer zu validieren, wird vorteilhafterweise verwendet. Außerdem wird ein paralleles Berechnungsverfahren an dem Validierungswort CRC-7 implementiert, das ebenfalls die Verwendung von Speicherschaltungen zur Rahmenspeicherung und Ausführung der erforderlichen Polynomoperationen vermeidet. Das Berechnungsverfahren ist besonders vorteilhaft, da es das bereits in dem Trace-Identifizierer bereitgestellte Validierungswort CRC-7 nicht für die Zwecke von Validierungsoperationen sondern nur zur Fehlererfassung in den Identifizierern verwendet.
Außerdem wird die Verwendung einer Finite-Zustände-Maschine vorteilhafterweise bereitgestellt, um das Fehlverbindungssignal zu erzeugen, so daß durch die Struktur der Finite-Zustände-Maschine Fehlverblndungs-Signalereignisse in Beziehung mit Leitungsfehler-Ereignisse gesetzt werden können.
Schließlich wird die Verwendung einer weiteren Finite- Zustände-Maschine angegeben, um das Fehlverbindungssignal ebenfalls zu erzeugen, wenn fehlübereinstimmte Rahmen empfangen werden.
Als eine Folgerung ermöglicht das Fehlübereinstimmungserfassungsverfahren und die -Schaltung bei Trace-Identifizierern in SDH-Rahmen die Erfassung und eine nachfolgende Maßnahme für jede Bitsequenz, die an dem Empfänger ankommen kann, d. h. mit anderen Worten einen 16- Byte-Trace-Identifizierer, einen 1-Byte-Trace-Identifizierer oder eine Fehlübereinstimmungs-Sequenz bezüglich der ersten beiden.
Es ist offensichtlich, daß viele Änderungen für den Fachmann an dem Erfassungsverfahren bei den in Rahmen enthaltenen Trace-Identifizierern, insbesondere SDH-codierten Datenrahmen innerhalb eines Kommunikationsnetzwerks möglich sind, wie es beispielsweise beschrieben ist, ohne von dem Neuerungsgeist des innovativen Gedankens abzuweichen, und es ist ebenfalls offensichtlich, daß bei einer praktischen Betätigung der vorliegenden Erfindung sich die Komponenten häufig in Form und Größe von den beschriebenen unterscheiden können und durch technisch äquivalente Elemente ersetzt werden können.
Beispielsweise kann anstelle eines Verwendens des Redundanzcodierungs-Algorithmus und des in dem Trace- Identifizierer enthaltenden relevanten Validierungsworts ein Persistenz-Typ-Verfahren gleichermaßen für die 16-Byte-Folge- Validierung verwendet werden, wie es derart für den 1-Byte- Trace-Identifizierer, d. h. eine Integrationsoperation verwendet wird.

Claims

1. Fehlübereinstimmungserfassungsverfahren in Trace- Identifizierern, die in Rahmen, insbesondere SDH-codierten Datenrahmen innerhalb eines Telekommunikationsnetzwerkes enthalten sind, wobei die empfangenen Trace-Identifizierer (TI) mit erwarteten Trace-Identifizierern bei bestimmten Stellen des Telekommunikationsnetzwerkes zum Verifizieren, ob ein Fehlverbindungsereignis aufgetreten ist, verglichen werden, und Erzeugen eines entsprechenden Alarmsignals, wobei das Verfahren folgende Schritte umfaßt:

a) Validieren (VAL16, VAL1) des empfangenen Trace- Identifizierers (TI) und Ausgeben eines entsprechenden Validierungssignals (CRC7, CNST);

b) Vergleichen (DSL16, DSL1) des empfangenen Trace- Identifizierers (TI) mit einem erwarteten Trace- Identifizierer (ETI) und Ausgeben eines entsprechenden Übereinstimmungssignals (MTC1, MTC16);

c) Auswerten (CG16, CG1) des Validierungssignals (CRC7, CNST) und des Übereinstimmungssignals (MTC1, MTC16); und

d) Erzeugen eines Übereinstimmungszustandssignals (SVAL1, SVAL16) gemäß der Auswertung laut Schritt c), dadurch gekennzeichnet, daß die Schritte a) und b) parallel ausgeführt werden, und ferner dadurch, daß die Schritte a) bis d) sowohl für die 16-Byte-langen Trace-Identifizierer (TI) als auch die 1-Byte-langen Trace-Identifizierer (TI) bereitgestellt werden, wobei der Validierungsschritt durch eine zyklische Redundanz-Code(CRC)-Prüfung im Fall der 16- Byte-langen Trace-Identifizierer und eine Persistenz-Prüfung im Fall der 1-Byte-langen Trace-Identifizierer durchgeführt wird.

2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß der Schritt d) den Schritt eines Erzeugens eines Übereinstimmungszustandssignals (SVAL1, SVAL16) umfaßt, wobei eine Mehrzahl unterschiedlicher logischer Zustände (V, F, DC), insbesondere drei genommen werden, wobei einer derselben durch einen logischen Wahr-Zustand (V) dargestellt wird, der die Ausgabe eines Alarmsignals (TIM) steuert.

3. Verfahren gemäß Anspruch 2, dadurch gekennzeichnet, daß der Schritt eines Erzeugens eines Übereinstimmungszustandssignals (SVAL1, SVAL16) den Schritt eines Erzeugens eines Signals (SVAL1, SVAL16) umfaßt, wobei ferner ein logischer Unwahr-Zustand (F) und ein logischer Ignorierungszustand (DC) genommen werden, wobei der Ignorierungszustand (DC) einem verfehlten Validierungssignal (CRC7, CNST) zugeordnet ist.

4. Verfahren gemäß Anspruch 2, dadurch gekennzeichnet, daß der Schritt eines Erzeugens eines Übereinstimmungszustandssignals (SVAL1, SVAL16), wobei der logische Wahr-Zustand (V) genommen wird, mindestens durch den gleichzeitigen Empfang sowohl des Validierungssignals (CRC7, CNST) als auch des Übereinstimmungssignals (MTC1, MTC16) bestimmt wird.

5. Verfahren gemäß Anspruch 3, dadurch gekennzeichnet, daß der Schritt eines Erzeugens eines Übereinstimmungszustandssignals (SVAL1, SVAL16), wobei der logische Unwahr-Zustand (F) genommen wird, mindestens durch den gleichzeitigen Empfang sowohl des Validierungssignals (CRC7, CNST) als auch des verfehlten Übereinstimmungssignals (MTC1, MTC16) bestimmt wird.

6. Verfahren gemäß Anspruch 4, dadurch gekennzeichnet, daß es ferner den Schritt eines Bereitstellens eines Erwartete- Länge-Signals (S161) des Trace-Identifizierers (TI) und eines Verwendens desselben in Schritt c) kombiniert mit dem Validierungssignals (CRC7, CNST) und dem Übereinstimmungssignal (MTC1, MTC16) umfaßt.

7. Verfahren gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Schritt a) unter Verwendung eines Validierungswortes (WCRC7), das in dem 16-Byte-langen Trace- Identifizierer (TI) enthalten ist, und eines zyklischen Redundanz-Codier-Algorithmus ausgeführt wird.

8. Verfahren gemäß Anspruch 7, dadurch gekennzeichnet, daß der Validierungsschritt a) unter Verwendung des Validierungswortes (WCRO7) ausgeführt wird, welches bei Empfang des Trace-Identifizierers (TI) durch eine iterative Prozedur, die eine Iteration für jedes empfangene Byte (BY1...BY16) durchführt, berechnet wird.

9. Verfahren gemäß Anspruch 8, dadurch gekennzeichnet, daß die iterative Prozedur folgende Schritte umfaßt: i) Ausführen einer Teilungsoperation zwischen der Polynomdarstellung jedes Bytes (BY1...BY16) des empfangenen Trace-Identifizierers und einem Polynomgenerator; ii) Ausführen einer Summieroperation zwischen dem Rest der Teilungsoperation und der Polynomdarstellung des nachfolgenden Bytes; ii) Ausführen einer Teilungsoperation zwischen dem Ergebnis der Summieroperation und dem Polynomgenerator; und iv) Ausführen einer iterativen Wiederholung der Schritte ii) bis iii) für alle Bytes (BY1...BY16) des Trace-Identifizierers (TI).

10. Verfahren gemäß Anspruch 6, dadurch gekennzeichnet, daß es ferner den Schritt eines Verwendens des Fehlübereinstimmungszustandssignals (SVAL, SVAL16) umfaßt, um die Evolution einer Finite-Zustände-Logikeinrichtung (TMAC) zu treiben.

11. Fehlübereinstimmungserfassungsschaltung in Trace- Identifizierern (TI), die in Datenrahmen, insbesondere SDH- codierten Datenrahmen innerhalb eines Telekommunikationsnetzwerkes enthalten sind, wobei die Schaltung umfaßt:

- Mittel (VAL16, VAL1) zum Validieren der empfangenen Trace-Identifizierer (TI) und Ausgeben eines entsprechenden Validierungssignals (CRC7, CNST);

- Mittel (DSL16, DSL1) zum Vergleichen des empfangenen Trace-Identifizierers (TI) mit einem erwarteten Trace- Identifizierer (ETI) und Ausgeben eines entsprechenden Übereinstimmungssignals (MTC16, MTC1);

- Mittel zum Auswerten (CG16, CG1) des Validierungssignals (CRC7, CNST) und des Übereinstimmungssignals (MTC16, MTC1); und

- Mittel, die auf die Auswertungsmittel (CG16, CG1) antworten, zum Erzeugen eines Übereinstimmungszustandssignals (SVAL1, SVAL16), dadurch gekennzeichnet, daß die Validierungsmittel (VAL16, VAL1) und die Übereinstimmungserfassungsmittel parallel bezüglich des Eingangs des empfangenen Trace-Identifizierers (TI) angeordnet sind, wobei beide ihrer Ausgänge mit einer Logikeinrichtung (CG1, CG16) verbunden sind, die geeignet ist, um Übereinstimmungszustandssignale (SVAL16, SVAL1) zu erzeugen, und dadurch, daß die Schaltung imstande ist, sowohl an den 16-Byte-langen Trace-Identifizierern (TI) als auch an den 1-Byte-langen Trace-Identifizierern (TI) zu arbeiten, wobei die Validierungsmittel durch eine zyklische Redundanz- Code(CRC)-Prüfung im Fall der 16-Byte-langen Trace- Identifizierer und eine Persistenz-Prüfung im Fall der 1- Byte-langen Trace-Identifizierer arbeiten.

12. Schaltung gemäß Anspruch 11, dadurch gekennzeichnet, daß sie ferner eine Finite-Zustände-Logikeinrichtung (TMAC) aufweist, wobei die Übereinstimmungszustandssignale (SVAL1, SVAL16) an die Finite-Zustände-Logikeinrichtung (TMAC) gesendet werden, um ein Fehlverbindungsalarmsignal (TIM) zu erzeugen.

13. Schaltung gemäß Anspruch 12, dadurch gekennzeichnet, daß sie ferner eine Finite-Zustände-Hilfslogikeinrichtung (TMACX) aufweist, die parallel mit der Finite-Zustände- Logikeinrichtung (TMAC) angeordnet ist und imstande ist, ein nichtstrukturiertes Identifizierersignal (TIMX) nach Empfang der Validierungssignale (CRC7, CNST) auszugeben.