DE19963578A1 - Rahmenwiederhersteller und Rahmenausfall-Prüfgerät für ein Digitalhierarchiesignal - Google Patents

Abstract

Ein Rahmenwiederhersteller und Rahmenverlust (Loss of Frame-LOF)-Prüfgerät schließen ein Eingaberahmendatum, das einen falschen Anfangspunkt aufweist, aus, führen einen Rahmenwiederherstellungsprozeß durch, prüfen, ob das neugerahmte Datum normal ist, und geben einen LOF-Status an eine Prüfkarte oder einen Operator aus, und zwar entsprechend einem vorgegebenen Rahmenkennungssignal (Frame Alignment Signal - FAS) einer Digitalhierarchiestruktur. Der Rahmenwiederhersteller und das Rahmenverlust(LOF)-Prüfgerät enthalten Rahmenfilter- und -resynchronisationseinheiten für das Entdecken eines Rahmenanfangspunktes von Eingabe-Rahmendaten durch Anwenden des FAS, Ausschließen von Eingabedaten, die einen falschen Anfangspunkt aufweisen, die einen falschen Anfangspunkt aufweisen, welcher durch einen Rahmendatenausfall verursacht wird, durch Anwenden des Rahmenanfangspunkt-Erkennungswertes und Ausgeben von neugerahmten Daten, die ein normales Rahmenformat aufweisen. Das Gerät enthält außerdem LOF-Deklarations- und -Freigabeeinheiten für das erneute Erkennen des FAS in den neugerahmten Daten, das Prüfen der neugerahmten Daten auf Normalität, das Einstellen eines Rahmenausfall- oder -Freigabestatus-Anzeigers entsprechend dem Prüfergebnis, und das Ausgeben jedes Staturanzeigesignals.

Description

Die vorliegende Erfindung betrifft ein Digitalhierarchie- Übertragungssystem, insbesondere einen Rahmenwieder­ hersteller und ein Rahmenausfall (Loss of Frame-LOF)- Prüfgerät.

Im derzeitigen Kommunikationsnetz finden mehrere Digital­ hierarchie-Standards Verwendung wie die nordamerikanische, die europäische und die japanische Hierarchie. Eine Digi­ talhierarchie umfaßt Digitalsignal(DS-1~DS4-Hierarchie- Signale des nordamerikanischen Standards und des euro­ päischen Standards, wie von der International Telecommuni­ cation Union-Telecommunication Sector ITU-T und dem Bell- System festgelegt. Zwei der Digitalhierarchien heißen "Plesiochronous Digital Hierarchy (PDH)" und "Synchronous Digital Hierarchy (SDH)".

Die PDH des nordamerikanischen Typs umfaßt DS-1 (1,544 Mbps), DS-1C (3,152 Mbps), DS-2 (6.312 Mbps), DS-3 (44,736 Mbps), DS-4 (274,176 Mbps) etc. Die PDH des europäischen Typs umfaßt DS-1E (2,048 Mbps), DS-2E (8,448 Mbps), DS- 3E (34,368 Mbps), DS-4E (139,264 Mbps), DS-5E (564,992 Mbps) etc.

Die SDH ist ein Netzknotenschnittstellen (Network Node Interface-NNI)-Standard, der in der Lage ist, ein internationales Kommunikationsnetz zu errichten, und zwar durch Verbinden von Hierarchien des nordamerikanischen Typs mit Hierarchien des europäischen Typs. Die SDH kann im Verbindungsstandard des synchronen optischen Netzes (Synchronous Optical Network-SONET) für die nordamerika­ nische Hierarchie verwendet werden, jedoch gibt es keine Grundübertragungsgeschwindigkeit oder einen Rahmentyp, der bei beiden Hierarchien ähnlich ist.

Ein SDH-Übertragungssystem ermöglicht Multiplexing/Demulti­ plexing zur Umsetzung von Digitalhierarchie-Signalen wie DS-1~DS-4 und DS1E~DS4E an/von einem STM-n-Signal. Das übertragunssystem überträgt die Information durch Rahmen mit konstanten Perioden.

Übertragungsgeräte mit SDH sind im Network-Management sehr effizient und stellen nützliche Funktionen für die Über­ wachungen von Übertragungsausfällen wie z. B. Bitfehler- Ausfällen zur Verfügung. Eine Standardisierung zu einer Kommunikationsprotokollebene in der SDH ermöglicht die Kompatibilität mit anderen Providern ohne Effektivitäts­ verlust.

Wie in Fig. 1A gezeigt, hat ein DS-4E-Rahmen in einer PDH- Struktur 488*6 Bits (oder 61*6 Byte) für insgesamt 2928 Bits (oder 366 Bytes), entsprechend den ITU-T-Empfehlungen. Der DS-4E(E4)-Rahmen umfaßt ein 12-Bit-Rahmenkennungssignal (Frame Alignment Signal-FAS) zur Identifizierung eines Rahmenanfangspunktes, und eine Fehlerfernindikations (Remote Defect Indication-RDI)-Bit, das dem FAS folgt. Ein Alarmstatus wird angezeigt, wenn das 12-Bit-FAS ein "111110100000" ist und das folgende RDI-Bit "1". Der DS-4E- Rahmen umfaßt auch stellenanpassende Bits C und S, eine nationale Kennzeichnung Z und Unterinformationsbits.

Ein Sender fügt jedem Rahmen ein FAS bei und sendet die Rahmen an einen Empfänger, der das FAS erfaßt und einen Rahmenanfangspunkt feststellt. Der Empfänger verarbeitet außerdem Datensignale durch Prüfen einer an jedem Rahmen empfangenen Pulssequenz.

Allerdings kann es vorkommen, daß das beim Empfänger während des Ein- oder Abschaltens oder während eines Resets eingehende Datensignal einen falschen Rahmenstartpunkt aufweist. Datenfehler können leicht über viele Rahmen hinweg auftauchen, wenn während des Einschaltens/Ab­ schaltens oder während eines Resets falsche Rahmenanfangs­ punkte generiert werden. Um die Verarbeitung falscher Daten zu verhindern, besteht ein Bedarf an einem Gerät zur verbesserten Stabilisierung des Gesamtsystems und zur Verarbeitung von normalen Daten durch Feststellen von Datenfehlern im Rahmen.

Ein Ziel der vorliegenden Erfindung ist es, eines oder mehrere der aufgrund der Begrenzungen und Nachteile des Standes der Technik bestehenden Probleme zumindest im wesentlichen zu beseitigen und zumindest die oben aufgeführten Vorteile bereitzustellen.

Ein anderes Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rahmenwiederherstellers eines Digitalhierarchiesignals.

Ein anderes Ziel der vorliegenden Erfindung ist die Bereit­ stellung eines Rahmenwiederherstellers ohne ein Rahmendatum mit falschem Anfangspunkt.

Ein anderes Ziel der vorliegenden Erfindung ist die Bereitstellung eines Rahmenausfall (loss of frame-LOF)- Prüfgerätes.

Ein anderes Ziel der vorliegenden Erfindung ist die Überprüfung des neugerahmten Datums auf Normalität.

Ein weiteres Ziel der vorliegenden Erfindung ist das Senden eines LOF-Status an eine Prüfeinheit oder einen Operator.

Ein weiteres Ziel der vorliegenden Erfindung ist die Bereitstellung eines Clips, der eine Rahmenwiederher­ stellung durchführt.

Ein weiteres Ziel der vorliegenden Erfindung ist die Selek­ tion und/oder die Ausgabe der seriellen oder parallelen neugerahmten Daten.

Die Ziele der vorliegenden Erfindung können, im Ganzen oder teilweise, erzielt werden durch einen Rahmenwiederher­ steller mit Rahmenfilter- und Rahmenresynchronisations­ einheiten, die einen Rahmenanfangspunkt von Eingangsdaten erkennen, und zwar durch Verwendung eines Rahmenkennungs­ signals (Frame Alignment Signal-FAS), das in einem gerahmten Datum einer Digitalhierarchiestruktur definiert ist, und der die Input-Daten, die einen falschen Anfangs­ punkt aufweisen, durch Verwenden eines Rahmenanfangspunkt- Erkennungswertes (frame start point detecting value- DETEC) ausschließt, und der neugerahmte Daten in einem normalen Rahmenformat ausgibt.

Die Ziele der vorliegenden Erfindung können ebenfalls, im Ganzen oder teilweise, durch ein Prüfgerät mit einer Digitalhierarchie-Struktur erzielt werden, das einen ersten Abschnitt beinhaltet, welcher ein Rahmenkennungssignal in einem gerahmten Datum eines Digitalhierarchie-Signals erkennt, und einen zweiten Abschnitt, der überprüft, ob das gerahmte Datum normal ist und einen Freigabestatus entsprechend dem Prüfergebnis bereitstellt.

Die Ziele der vorliegenden Erfindung können des weiteren, im Ganzen oder teilweise, durch ein Prüfgerät mit Digitalhierarchiestruktur, umfassend Rahmenfilter- und Rahmenresynchronisationsvorrichtungen zum Erkennen eines Rahmenanfangspunktes von Input-Daten durch Verwendung eines Rahmenkennungssignals (Frame Alignment Signal-FAS), das in einem Datenrahmen definiert ist, Ausschließen von durch Datenausfall verursachten Input-Daten mit falschem Anfangs­ punkt durch Verwendung des Rahmenanfangspunkt-Erkennungs­ wertes, und Ausgabe von neugerahmten Daten in einem norma­ len Rahmenformat; und LOF-Deklarations- und -Freigabe- Vorrichtungen für das erneute Erkennen der FAS in einem neugerahmten Datum eines Digitalhierarchiesignals, das Prüfen der neugerahmten Daten auf Normalität, das Einstel­ len eines Rahmenausfall- bzw. eines Rahmenausfall-Freigabe- Status entsprechend dem Prüfergebnis, und die nachfolgende Ausgabe jedes Einstellstatus-Anzeigesignals.

Die Ziele der vorliegenden Erfindung können des weiteren, im Ganzen oder teilweise, erzielt werden durch einen Rahmenwiederhersteller umfassend eine Rahmenfilter- und Rahmenresynchronisationseinheit zum Erkennen eines Rahmenanfangspunktes von Eingangsdaten durch Verwendung eines Rahmenkennungssignals (Frame Alignment Signal-FAS), das in Rahmendaten eines Digitalhierarchiesignals definiert ist, zum Ausschließen von Eingangsdaten, die einen durch Rahmendatenausfall verursachten falschen Anfangspunkt aufweisen, durch Verwenden eines Rahmenanfangspunkt- Erkennungswertes (frame start point detecting value- DETEC), und zur Ausgabe von neugerahmten Daten in einem normalen Rahmenformat.

Die Ziele der vorliegenden Erfindung können weiterhin, im Ganzen oder teilweise, durch einen Rahmenwiederhersteller erzielt werden, in dem die Rahmenfilter- und Rahmenresyn­ chronisationseinheit umfaßt: eine Eingabe-Auswahleinheit für das Verschieben der die Digitalhierarchiestruktur aufweisenden Rahmendaten, die von den Übertragungsnetzen empfangen werden, sequentiell, entsprechend einem bestimm­ ten Taktsignal, das Auswählen von Rahmendaten auf byte­ weiser Basis zur Prüfung der FAS, die sequentielle Umsetzung respektiver Bits der ausgewählten Rahmendaten, und die nachfolgende Auswahl eines FAS-Prüfmusters auf bitweiser Basis, eine Rahmenanfangspunkt-Erkennungseinheit zum Empfangen des von der Eingabe-Auswahleinheit ausgegebenen FAS-Prüfmusters, und zum Erkennen des Rahmenanfangspunktes, der eine Anfangsstelle des FAS bezeichnet, eine Anfangswert-Einstelleinheit für das Einstellen eines Zähleranfangswertes zum Zählen von falschen Rahmendaten in Abhängigkeit vom Rahmenanfangs­ punkt-Erkennungswert DETEC, und Erzeugen eines Steuersignals für den Betrieb eines entsprechenden Zählers, eine Zähleinheit zum Zählen der Anzahl von Bits mit falschen Daten unter den Rahmendaten, ausgehend vom Rahmenanfangspunkt durch Zählen entsprechend des Steuersignals und des Anfangswertes, und eine Rahmen­ synchronisierungseinheit für das Resynchronisieren der Eingangsdaten entsprechend dem Rahmenanfangspunkt- Erkennungswert DETEC und einem Ergebnis der Zähleinheit, und schließlich das Ausgeben der neugerahmten Daten nur mit richtigem Anfangspunkt.

Die Ziele der Erfindung können weiterhin, im Ganzen oder teilweise, durch einen Rahmenwiederhersteller erzielt werden, in dem die Eingabe-Auswahleinheit umfaßt: eine Verschiebungseinheit für das Verschieben der auf der Basis einer Konstantbyte(N)-Einheit eingehenden Rahmendaten, die die Digitalhierarchiestruktur aufweisen, durch Verwendung eines Konstantbit-Zählers und Schieberegisters, und nachfolgend das sequentielle Ausgeben von Parallel­ daten(N+1), und eine Prüfmuster-Umsetzeinheit für das Umsetzen höherwertiger Daten(N) unter den Parallel­ daten(N+1) von einem oberen Bit in Reihenfolge, und Bilden des FAS-Prüfmusters, dessen Länge mit der FAS-Bitlänge übereinstimmt.

Die Ziele der vorliegenden Erfindung können des weiteren, im Ganzen oder teilweise, durch einen Rahmenwiederher­ steller erzielt werden, bei dem die Prüfmuster-Umsetzungs­ einheit umfaßt: eine Byte-Verschiebungseinheit für das Empfangen der Rahmendaten mit der digitalen Hierarchie- Struktur auf der Basis der Konstantbyte(N)-Einheit, das Verschieben der Eingangsdaten entsprechend einem bestimmten Taktsignal durch Verwenden eines Konstantbit-Zählers, und das sequentielle Ausgeben von parallelen N-Byte-Daten, eine Bit-Gruppierungseinheit für das Umsetzen eines Outputs der Byte-Verschiebungseinheit an jedem Konstantbit entsprechend einer bestimmten Regel, und das Ausgeben einer Mehrzahl von Prüfmustern, die an jeder Bit-Einheit gruppiert werden, und eine Prüfmusterauswahl-Ausgabeeinheit für die Ausgabe einer Mehrzahl der Prüfmuster, die von der Bit-Gruppierungs­ einheit ausgegeben werden, selektiv an jeder Prüfperiode.

Die Ziele der vorliegenden Erfindung können weiterhin, im Ganzen oder teilweise, durch einen Rahmenwiederhersteller erzielt werden, bei dem die Prüfmuster-Umsetzungseinheit das (N+1)te. Datum unter den parallelen Daten als ein oberes erstes Datum einer nächsten Periode und das obere N-Datum vom ersten Datum in die nächste Periode sequentiell umsetzt.

Die Ziele der vorliegenden Erfindung können weiterhin, im Ganzen oder teilweise, durch einen Rahmenwiederhersteller erzielt werden, in dem die Rahmenanfangspunkt-Erkennungs­ einheit das Prüfmuster der Eingabe-Auswahleinheit empfängt, wiederholt eine Anfangspunkt-Erkennungsoperation durch­ führt, bis ein definiertes Rahmenkennungssignal FAS entdeckt wird, und den Rahmenanfangspunkt-Erkennungswert DETEC entsprechend einer Eingangsdaten-Bitordnung bestimmt, um das FAS-Anfangsbit nach dem Erkennen der FAS anzugeben.

Die Ziele der vorliegenden Erfindung können des weiteren, als Ganzes oder teilweise, durch einen Rahmenwiederher­ steller erzielt werden, bei dem der Rahmenanfangspunkt- Erkennungswert DETEC nach der FAS-Erkennung kontinuierlich beibehalten wird, bis ein Rücksetzungs-Signal eingegeben oder eine Stromzufuhr unterbrochen wird.

Die Ziele der vorliegenden Erfindung können des weiteren, im ganzen oder teilweise, durch einen Rahmenwiederher­ steller erzielt werden, in dem die Rahmensynchronisations­ einheit durch den Rahmenanfangspunkt-Erkennungswert DETEC ein Rahmenanfangsbit unter den Eingangsdaten findet und Datenbits, die einen falschen Anfangspunkt unter den eingehenden Paralleldaten aufweisen, entsprechend dem Zählresultat ausschließt.

Die Ziele der vorliegenden Erfindung können weiterhin, im ganzen oder teilweise, durch einen Rahmenwiederhersteller erzielt werden, wobei dieser auf einem Signalchip positio­ niert ist und eine Mehrzahl der Rahmenfilter- und Rahmen­ resynchronisationseinheiten parallel auf einer Mehrzahl von Mehrkanälen (N), n-fach verfielfacht durch Erweiterung der Rahmendaten der Digitalhiarchiestruktur, anordnet, wodurch ein Synchronübertragungsmodus(STM)-n-Signal verarbeitet wird, das eine Mehrzahl von Multikanälen aufweist.

Die Ziele der vorliegenden Erfindung können des weiteren, im ganzen oder teilweise, durch einen Rahmenwieder­ hersteller erzielt werden, der weiterhin enthält: eine seriell/parallel-Umwandlungs- und Eingabeauswahl-Einheit für die Konvertierung von einem Übertragungsnetz übertragenen seriellen Eingabedaten in parallele Daten, und für das selektive Ausgeben eines Datums zwischen die konvertierten Paralleldaten und die Rahmendaten des Digitalhierarchiesignals, sowie eine parallel/seriell- Umwandlungs- und Ausgabeauswahl-Einheit für das Konvertier­ en von neugerahmten Paralleldaten in serielle Daten und für das selektive Ausgeben eines Datums zwischen den konvertierten seriellen Daten und den neugerahmten Paralleldaten.

Die Ziele der vorliegenden Erfindung können des weiteren, im ganzen oder teilweise, durch ein Rahmenausfall(LOF)- Prüfgerät erzielt werden, das eine LOF-Deklarations- und -Freigabeeinheit für das erneute Erkennen des Rahmen­ kennungssignals (FAS) in einem neugerahmten Datum eines digitalen Hierarchiesignals, das Prüfendes neugerahmten Datums auf Normalität und das Setzen eines Rahmenausfall- bzw. Rahmenausfall-Freigabe-Status entsprechend dem Prüfergebnis, und das anschließende Ausgeben jedes Einstellstatus-Indikationssignals.

Die Ziele der vorliegenden Erfindung können des weiteren, im ganzen oder teilweise, durch ein Rahmenausfall(LOF)- Prüfgerät erzielt werden, bei der die LOF-Deklarations- und -Freigabe-Einheit umfaßt: eine FAS-Erkennungseinheit für das. Prüfen von ersten Konstantbits, die auf einer Rahmen­ anfangspulsstelle der neugerahmten Daten eingegeben werden, das Erzeugen und Ausgeben eines LOF-Freigabe-Auslöse- Signals oder eines LOF-Deklarations-Auslöse-Signals, abhängig davon, ob die ersten Konstantbits Bits des FAS sind, eine LOF-Deklarations-Einheit für das Prüfen der ersten Konstantbits, die auf der Rahmenanfangspulsstelle der neugerahmten Daten eingegebenen wurden durch das LOF- Deklarations-Auslöse-Signal, im LOF-Freigabe-Status, und das Ausgeben eines LOF-Deklarations-Signals im Falle, daß die ersten Konstantbits der neugerahmten Daten, die sich von den ersten Konstantbits der FAS unterscheiden, kontinuierlich über Konstantrahmen eingegeben werden, eine LOF-Freigabe-Einheit für das Prüfen der ersten Konstant­ bits, die auf der Rahmenanfangspulsstelle der neugerahmten Daten eingegeben wurden durch das LOF-Freigabe-Auslöse- Signal, im LOF-Deklarations-Status, und das Ausgeben eines LOF-Freigabe-Signals im dem Falle, daß die ersten Konstantbits der neugerahmten Daten, die mit den ersten Konstantbits des FAS übereinstimmen, kontinuierlich über Konstantrahmen eingegeben werden, und eine LOF-Deter­ minations-Einheit für das Empfangen des LOF-Deklarations- Signals und des LOF-Auslöse-Signals, und das Ausgeben eines LOF-Status-Signals für die Anzeige eines letzten LOF-Status der eingehenden, neugerahmten Daten.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder teilweise, durch ein Rahmenausfall(LOF)- Prüfgerät erzielt werden, bei dem die LOF-Deklarations- Einheit umfaßt: einen Teilrahmen-Zähler für das Zählen einer Teilrahmenlänge (Spaltenlänge) einer Rahmeneinheit entsprechend einem designierten Taktsignal, eine Rahmenanfangspuls-Erzeugungseinheit für das Zählen der Anzahl der Teilrahmen (Rahmenzeilen-Länge) durch das eingehende Spalten-Zählergebnis des Teilrahmenzählers, und das Erzeugen und Bereitstellen eines Rahmenanfangspuls­ signals an die FAS-Erkennungs-Einheit an jedem Rahmen durch logisch verknüpfende Bit-Werte eines Spalten-Zählresultats und eines Zeilen-Zählresultats, eine erste Zähleinheit für das Empfangen der neugerahmten Daten, des Rahmen- Zählergebnisses und des LOF-Freigabe-Signals der LOF- Freigabe-Einheit, des LOF-Deklarations-Auslösesignals der FAS-Erkennungs-Einheit, des Zählresultats des Spalten­ zählers und des Zählresultats der Rahmenanfangspuls- Erzeugungseinheit, das Prüfen, ob das Zählergebnis, übereinstimmend mit den ersten Konstantbits des FAS, kontinuierlich über Konstantrahmen auf der Rahmenanfangs­ pulsstelle der neugerahmten Daten eingegeben wird, und eine erste Ausgabe-Einheit für das Erzeugen und Ausgeben des LOF-Deklarations-Signals entsprechend dem Zählresultat der ersten Zähleinheit.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder teilweise, durch ein Rahmenausfall(LOF)- Prüfgerät erzielt werden, bei dem das LOF-Deklarations- Signal einen LOF-Deklarations-Wert im LOF-Freigabe-Status aufrechterhält in dem Falle, daß der erste Konstantbitwert des FAS anormal über Konstantrahmen auf der Rahmenanfangs­ pulsstelle der neugerahmten Daten eingegeben wird, und einen normalen Rahmen-Deklarations-Wert aufrechterhält in dem Falle, daß das erste Konstantbit des FAS kontinuier­ lich, über einen Konstantrahmen, in normaler Weise eingegeben wird, bevor das FAS eingeht.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder teilweise, durch ein Rahmenausfall(LOF)- Prüfgerät mit Digitalhierarchiestruktur erzielt werden, bei dem die LOF-Freigabe-Einheit umfaßt: eine zweite Zähleinheit für den Empfang der neugerahmten Daten, des LOF-Freigabe-Auslöse-Signals der FAS-Erkennungseinheit und des Zählresultats und LOF-Deklarations-Signals der LOF- Deklarations-Einheit, und die Prüfung, ob die ersten Konstantbits, die auf der Rahmenanfangspulsstelle der neugerahmten Daten eingehen, übereinstimmend mit den ersten Konstantbits des FAS, kontinuierlich über Konstantrahmen auf der Rahmenstartpulsstelle der neugerahmten Daten im LOF-Deklarations-Status eingegeben werden, sowie eine zweite Ausgabe-Einheit für die Ausgabe eines LOF-Freigabe- Signals entsprechend dem Zählresultat der zweiten Zähleinheit.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder teilweise, durch ein Rahmenverlust(LOF)- Prüfgerät erzielt werden, bei dem das LOF-Freigabe-Signal einen LOF-Freigabe-Wert im LOF-Deklarations-Status auf­ rechterhält in dem Falle, daß das erste Konstantbit des FAS anormal über einen Konstantrahmen auf der Rahmenanfangs­ pulsstelle der neugerahmten Daten eingegeben wird, und einen LOF-Wert in dem Falle beibehält, daß das erste Konstantbit des FAS kontinuierlich, über einen Konstant­ rahmen, in anormaler Weise eingegeben wird, bevor das FAS eingeht.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder in Teilen, durch einen Rahmenwiederhersteller und ein Rahmenausfall(LOF)-Prüfgerät erzielt werden, umfassend: eine Rahmen-Filter- und -Resynchronisations­ einheit für das Erkennen eines Rahmenanfangspunktes von Input-Daten durch Verwendung eines Rahmenkennungssignals (FAS), das in einem Rahmendatum des Digitalhierarchie- Signals definiert ist, das Ausschließen von Input-Daten, die einen durch Rahmendatenverlust verursachten falschen Anfangspunkt aufweisen, durch Anwendung des Rahmenanfangs­ punkt-Erkennungswertes, und Ausgabe von neugerahmten Daten, die ein normales Rahmenformat aufweisen, sowie eine LOF- Deklarations- und -Freigabe-Einheit für das erneute Er­ kennen des FAS in einem neugerahmten Datum eines Digital­ hierarchie-Signals, das Prüfen des neugerahmten Datums auf Normalität, das Setzen eines Rahmenausfall- bzw. -Ausfall­ freigabestatus entsprechend des Prüfergebnisses, und das anschließende Ausgeben jedes Einstellstatus-Indikations­ signals.

Die Ziele der vorliegenden Erfindung können weiterhin, in Gänze oder teilweise, durch einen Rahmenwiederhersteller und ein Rahmenverlust (LOF)-Prüfgerät erzielt werden, bei denen die Rahmen-Filter- und -Resynchronisations-Einheit umfaßt: eine Eingabe-Auswahleinheit für das Verschieben der die Digitalhierarchiestruktur aufweisenden Rahmendaten, die von Übertragungsnetzen sequentiell entsprechend eines bezeichneten Taktsignals empfangen werden, das Auswählen von Rahmendaten auf einer byteweisen Basis für die Prüfung der FAS, das sequentielle Umsetzen respektiver Bits der ausgewählten Rahmendaten, und sodann das Auswählen eines FAS-Prüfmusters auf byteweiser Basis, eine Rahmenanfangs­ punkt-Erkennungseinheit für das Empfangen des von der Eingabe-Auswahleinheit ausgegebenen FAS-Prüfmusters, und das Erkennen des Rahmenanfangspunktes, der eine Anfangs­ stelle der FAS bezeichnet, eine Anfangswert-Einstelleinheit für das Einstellen eines Zähler-Anfangswertes für das Zählen von falschen Rahmendaten in Abhängigkeit vom Rahmenanfangspunkt-Erkennungswert DETEC, und das Erzeugen eines Steuersignals für das Betreiben eines entsprechenden Zählers, eine Zähleinheit für das Zählen der Anzahl von Bits, die falsche Daten unter den Rahmendaten aufweisen, ausgehend vom Rahmenanfangspunkt, durch Zählen entsprechend des Steuersignals und des Anfangswertes, und eine Rahmen­ synchronisationseinheit für das Resynchronisieren der Eingangsdaten entsprechend dem Rahmenanfangspunkt-Erkenn­ ungswert DETEC und einem Ergebnis der Zähleinheit, und das anschließende Ausgeben von neugerahmten Daten, die nur richtige Anfangspunkte aufweisen.

Die Ziele der vorliegenden Erfindung können weiterhin, im ganzen oder teilweise, durch einen Rahmenwiederhersteller und ein Rahmenverlust(LOF)-Prüfgerät erzielt werden, wobei der Rahmenwiederhersteller, der auf einem Signal-Chip ausgebildet ist, eine Mehrzahl der Rahmenfilter- und Rahmenresynchronisationseinheiten parallel auf einer Mehr­ zahl von Mehrkanälen (N), n-fach verfielfacht durch Erwei­ terung der Rahmendaten der Digitalhierchiestruktur, anord­ net, und eine Mehrzahl von LOF-Deklarations-und-Freigabe- Einheiten mit der Rahmen-Filter- bzw. Rahmen-Resynchroni­ sations-Einheit verbindet, wodurch gleichzeitig ein Synchron-Übertragungsmodus(STM)-n-Signal, das eine Mehrzahl von Mehrkanälen aufweist, verarbeitet und die LOF-Prüfung durchgeführt wird.

Die Ziele der vorliegenden Erfindung können des weiteren, im ganzen oder teilweise, durch einen Rahmenwiederher­ steller und ein Rahmenausfall(LOF)-Prüfgerät erzielt werden, in denen die LOF-Deklarations- und -Freigabe- Einheit umfaßt: eine FAS-Erkennungseinheit für das Prüfen von ersten Konstantbits, die auf einer Rahmenanfangspuls­ stelle der neugerahmten Daten eingegeben werden, das Erzeugen und Ausgeben eines LOF-Freigabe-Auslöse-Signals oder eines LOF-Deklarations-Auslöse-Signals abhängig davon, ob die ersten Konstantbits Bits des FAS sind, eine LOF- Deklarations-Einheit für das Prüfen der ersten Konstant­ bits, die auf der Rahmenanfangspulsstelle der neugerahmten Daten eingegebenen wurden durch das LOF-Deklarations- Auslöse-Signal, im LOF-Freigabe-Status, und das Ausgeben eines LOF-Deklarations-Signals im dem Falle, daß die ersten Konstantbits der neugerahmten Daten, die sich von den ersten Konstantbits der FAS unterscheiden, kontinuierlich über Konstantrahmen eingegeben werden, eine LOF-Freigabe- Einheit für das Prüfen der ersten Konstantbits, die auf der Rahmenanfangspulsstelle der neugerahmten Daten eingegeben wurden durch das LOF-Freigabe-Auslöse-Signal, im LOF- Deklarations-Status, und das Ausgeben eines LOF-Freigabe- Signals im dem Falle, daß die ersten Konstantbits der neugerahmten Daten, die mit den ersten Konstantbits des FAS übereinstimmen, kontinuierlich über Konstantrahmen einge­ geben werden, und eine LOF-Determinations-Einheit für das Empfangen des LOF-Deklarations-Signals und des LOF-Auslöse- Signals, und das Ausgeben eines LOF-Status-Signals für die Anzeige eines letzten LOF-Status der eingehenden, neugerahmten Daten.

Die Ziele der vorliegenden Erfindung können des weiteren, im ganzen oder teilweise, durch einen Rahmenwieder­ hersteller und ein Rahmenausfall(LOF)-Prüfgerät erzielt werden, umfassend: eine seriell/parallel-Umwandlungs- und Eingabeauswahl-Einheit für die Konvertierung von durch ein Übertragungsnetz übertragenen seriellen Eingabedaten in parallele Daten, und für das selektive Ausgeben eines Datums zwischen die konvertierten Paralleldaten und die Rahmendaten des Digitalhierarchiesignals, sowie eine paralle/seriell-Umwandlungs- und Ausgaben-Auswahleinheit für das Konvertieren von neugerahmten Paralleldaten in serielle Daten und für das selektive Ausgeben eines Datums zwischen den konvertierten seriellen Daten und den neugerahmten Paralleldaten.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder teilweise, durch einen Rahmenwiederhersteller erzielt werden, umfassend eine erste Schaltung, die einen Rahmenanfangspunkt von Eingabedaten basierend auf einem Rahmenkennungssignal, das in einem Rahmendatum eines Digitalhierarchiesignals definiert ist, erkennt, und eine zweite Schaltung, die die Eingabedaten, die einen falschen Anfangspunkt aufweisen, auf der Basis eines Rahmenanfangs­ punkt-Erkennungsertes ausschließt, und die neugerahmte Daten, die ein normales Rahmenformat aufweisen, ausgibt.

Die Ziele der vorliegenden Erfindung können weiterhin, in Gänze oder teilweise, durch ein Gerät zur Prüfung eines Rahmenausfalls erzielt werden, umfassend eine erste Schaltung, die ein Rahmenkennungssignal in einem gerahmten Datum eines Digitalhierarchiesignals erkennt, und eine zweiten Schaltung, die das gerahmte Datum auf Normalität überprüft und einen Freigabe-Status entsprechend des Prüfergebnisses liefert.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder in Teilen, erzielt werden durch eine integrierte Schaltung für eine digitale Kommunikation, umfassend einen Rahmenwiederhersteller, welcher enthält:
eine erste Schaltung, der einen Rahmenanfangspunkt von Eingabedaten basierend auf einem Rahmenkennungssignal erkennt, das in einem gerahmten Datum eines Digitalhierar­ chie-Signals definiert ist, und eine zweite Schaltung, die diejenigen Eingabedaten ausschließt, die einen falschen Anfangspunkt aufweisen, auf der Basis eines Anfangspunkt- Erkennungs-Wertes, und die neugerahmte Daten, die das Rahmenkennungssignal aufweisen, ausgibt; und ein mit dem Rahmenwiederhersteller gekoppeltes Rahmenausfall-Prüfgerät, bei dem das Rahmenausfall-Prüfgerät enthält: eine dritte Schaltung, die das Rahmenkennungssignal in den neugerahmten Daten erkennt, und eine vierte Schaltung, die prüft, ob das neugerahmte Datum ein normales Rahmenformat aufweist, und die einen Freigabestatus entsprechend dem Prüfungsergebnis liefert.

Die Ziele der vorliegenden Erfindung können des weiteren, in Gänze oder teilweise, durch eine integrierte Schaltung für digitale Kommunikation erzielt werden, umfassend eine Mehrzahl von Rahmenwiederherstellern auf einem Signal-Chip, wobei jeder Rahmenwiederhersteller umfaßt: eine erste Schaltung, der einen Rahmenanfangspunkt von Eingabedaten basierend auf einem Rahmenkennungssignal, das in einem Rahmendatum eines Digitalhierarchiesignals definiert ist, erkennt, und eine zweite Schaltung, die die Eingabedaten, die einen falschen Anfangspunkt aufweisen, auf der Basis eines Rahmenanfangspunkt-Erkennungswertes ausschließt, und die neugerahmte Daten, die ein normales Rahmenformat aufweisen, ausgibt.

Zusätzliche Vorteile, Ziele und Merkmale der Erfindung sind zum Teil in der nachfolgenden Beschreibung dargestellt und zum Teil ergeben sich diese für den durchschnittlichen Fachmann aus dem Studium des nachfolgenden oder aus der Praxis der Ausführung der Erfindung.

Die Ziele und Vorteile der Erfindung können insbesondere entsprechend den Angaben in den beigefügten Ansprüchen erzielt und ausgeführt werden.

Im folgenden wird die Erfindung unter Bezug auf die nachfolgenden Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, im einzelnen beschrieben. Die Zeichnungen zeigen:

Fig. 1A: ein DS-4E-(E4)-Rahmenformat entsprechend den ITU-T-Empfehlungen;

Fig. 1B ein Beispiel von acht 12-Bit-Prüfgruppen;

Fig. 1C eine Schaltung für das Erkennen eines Rahmen­ kennungssignals (FAS);

Fig. 1D ein Diagramm, das ein DS-4E-(E4)-Format darstellt, das einen Rahmenwiederhersteller durchlaufen hat, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 2 ein Blockdiagramm eines Rahmenwiederherstellers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 3A ein detailliertes Blockdiagramm der in Fig. 2 gezeigten Eingabe-Einheit;

Fig. 3B eine Tabelle mit Ausgabedaten basierend auf den Eingabedaten von Fig. 3A;

Fig. 4 eine Tabelle mit Ausgabedaten der Rahmen­ anfangspunkt-Erkennungseinheit, der Anfangswert- Einstelleinheit und des Zählers aus Fig. 2;

Fig. 5A~5H Diagramme, die ein neugerahmtes Ausgabedatum aus der Rahmensynchronisations-Einheit, dargestellt in Fig. 2, erläutern;

Fig. 6 ein Schaltungsdiagramm eines einzelnen Chips für das Bereitstellen einer Mehrkanal-DS-4E-Daten- Rahmensynchronisation, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 7 ein Blockdiagramm einer LOF-Prüfvorrichtung gemäß einer bevorzugten Ausführungsform der vorliegen­ den Erfindung;

Fig. 8 eine detailliertes Blockdiagramm der LOF-Deklara­ tionseinheit aus Fig. 7;

Fig. 9 ein detailliertes Blockdiagramm der Rahmen­ anfangspuls-Erzeugungseinheit aus Fig. 8;

Fig. 10 ein detailliertes Blockdiagramm der LOF-Freigabe- Einheit aus Fig. 7;

Fig. 11 zeigt ein Schaltungsdiagramm eines einzelnen Chips, der einen Rahmenwiederhersteller und eine LOF-Prüfvorrichtung aufweist, gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 12 ein Schaltungsdiagramm eines einzelnen Chips mit einem Seriell/Parallel-Daten-Rahmenwiederher­ steller und eine LOF-Prüfvorrichtung, gemäß einer anderen bevorzugten Ausführungsform der vorlie­ genden Erfindung;

Fig. 13 ein detailliertes Blockdiagramm der seriell/parallel-Umwandlungseinheit aus Fig. 12; und

Fig. 14 ein detailliertes Blockdiagramm der parallel/seriell-Umwandlungseinheit aus Fig. 12.

In Fig. 1A verwendet ein E4-Rahmenanfangspunkt-Erkennungs­ muster - definiert in ITU-T G.751 - ein 12-Bit-Rahmen­ kennungssignal (FAS) "111110100000", das durch eine vorgegebene Regel bestimmt wird. Wie in Fig. 1B gezeigt, werden 8 Prüfgruppen (G1~G8) gebildet durch Verknüpfen von jeweils 12 Bits aus 19 Bits als einzelne Gruppen, wenn ein 139,264-Mbps-E4-Rahmen an jedem 17,408-Mbps-Byte-Takt eingegeben wird. Anders ausgedrückt, enthält eine Gruppe G1 Bit 1 bis Bit 12, eine Gruppe G2 enthält Bit 2 bis Bit 13, eine Gruppe G3 enthält Bit 3 bis Bit 14, . . ., und eine Gruppe G8 enthält Bit 8 bis Bit 19.

Ein 12-Bit-Strom eines E4-Rahmens unter den Gruppen (G1~G8), der die FAS-Erkennungs-Schaltung mit einem Wert von "111110100000" durchläuft, ergibt eine Ausgabe der Schaltung wie in Fig. 1C dargestellt, nämlich ein logisches "hoch". Ist der Anfangspunkt-Erkennungswert "hoch", so ist ein erstes Bit einer korrespondierenden Gruppe ein Rahmenanfangspunkt.

Fig. 1D stellt ein Diagramm dar, welches ein E4-Format anzeigt, das einen Rahmenwiederhersteller gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung durchlaufen hat. Ein Flußformat der Rahmen, nachdem ein eingehendes E4-Datum den Rahmenwiederhersteller auf byteweiser Basis durchlaufen hat, sollte vorzugsweise FA, 00, . . ., F9, FA, etc. im Hexadezimalformat sein.

Der Rahmenwiederhersteller gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung entdeckt den Rahmenanfangspunkt des eingehenden E4-Datums, das einen falschen Anfangspunkt aufweist, und stellt normale Daten zur Verfügung durch Verarbeiten des normalen Datums ausgehend vom richtigen Rahmenanfangspunkt. Eine erste bevorzugte Ausführungsform des Rahmenwiederherstellers entsprechend der vorliegenden Erfindung wird, unter Bezug auf die Fig. 2 bis 5 erklärt. Wie in Fig. 2 dargestellt, enthält ein Rahmenwiederhersteller 100 eine Eingabeeinheit 110, eine Rahmenanfangspunkt-Erkennungseinheit 120, eine Anfangswert-Einstelleinheit 130, einen Zähler 140 und eine Rahmensynchronisationseinheit 150, und ist vorzugsweise als einzelner Chip ausgebildet. Jede Einheit wird durch ein Rücksetzsignal RST und ein 17-Mbyte-Taktsignal CLK17M betrieben, und wird vorzugsweise durch eine problem­ orientierte Hardware-Entwicklungssprache, wie VHDL, realisiert.

Die Eingabeeinheit 110 gibt 9-Byte-Paralleldaten B9 aus durch Verschieben eines eingehenden 17-Mbps-E4- Paralleldatums I-DATA[7 : 0], auf byteweiser Basis, entsprechend dem CLK17M-Signal, und legt die Paralleldaten B9 an die Rahmensynchronisationseinheit 150 an. Die Eingabeeinheit 110 setzt außerdem BIT19 um, um das FAS- Muster "111110100000" zu prüfen, und legt die umgesetzten BIT19 an die Rahmenanfangspunkt-Erkennungseinheit 120 an.

Die Rahmenanfangspunkt-Erkennungseinheit 120 bildet eine Mehrzahl von Rahmenanfangspunkt-Prüfmustern, z. B. (G1~G8), wie in Fig. 1B gezeigt, und zwar durch Gruppieren der BIT19, die von der Eingabe-Einheit 110 geliefert werden, in entsprechende 12 sequentielle Bits, entdeckt das FAS-Muster und legt einen Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] im FAS für die Anfangswert-Einstelleinheit 130 an.

Die Anfangswert-Einstelleinheit 130 setzt einen Anfangswert INIT[2 : 0] und gibt diesen an den Zähler 140 aus, und prüft auf Fälle mit entsprechenden Rahmendatenverlusten durch Anwendung des Rahmenanfangspunkt-Erkennungswertes DETEC[7 : 0]. Die Anfangswert-Einstelleinheit 130 generiert außerdem ein Zähler-Auslösesignal CNT_ENA zum Ansteuern des Zählers 140.

Der Zähler 140 zählt ausgehend vom eingestellten Anfangswert INIT[2 : 0] entsprechend dem Zähler-Auslösesignal CNT_ENA, und leitet einen Zählwert CNT[2 : 0] an die Rahmensynchronisationseinheit 150 weiter.

Die Rahmensynchronisationseinheit 150 prüft die Daten B9, die von der Eingabeeinheit 110 geliefert werden durch Anwendung des Rahmenanfangspunkt-Erkennungswertes DETEC[7 : 0] der Rahmenanfangspunkt-Erkennungseinheit 120 und den Zählwert CNT[2 : 0] des Zählers 140. Die Rahmensynchro­ nisationseinheit 150 filtert außerdem Daten, die einen falschen Anfangspunkt aufweisen, durch Überprüfen der Daten B9 und gibt ein neugerahmtes Datum O_REFR_DATA[7 : 0] mit normalem Rahmen aus.

Fig. 3A zeigt ein detailliertes Blockdiagramm der Eingabe­ einheit 110 aus Fig. 2, und Fig. 3B zeigt eine Tabelle mit Ausgabedaten basierend auf den Eingabedaten von Fig. 3A. Mit Bezug auf Fig. 3A enthält die Eingabeeinheit 110 eine B9-Schiebeeinheit 111 für die Ausgabe der 9-Byte-Parallel­ daten B9; und FAS-Prüfgruppen-Umsetzeinheiten 112, 113 und 114, die ein FAS-Prüfmuster umsetzen, welches zur Prüfung des Rahmenanfangspunktes eingesetzt wird. Die FAS-Prüf­ gruppen-Umsetzeinheiten enthalten eine B8-Schiebeeinheit 112, eine BIT19-Gruppierungseinheit und eine BIT19-Auswahl­ einheit 114.

Die B9-Schiebeeinheit 111 empfängt die 17Mbps-E4-Parallel­ daten I_DATA[7 : 0] auf byteweiser Basis, verschiebt die empfangenen Daten auf der Basis eines Taktsignals und gibt die Daten B9 parallel an die Rahmensynchronisationseinheit 150 aus. Das Datum B9 wird in einer sortierten Folge, z. B. a[7 : 0], b[7 : 0), c[7 : 0], d[7 : 0], e[7 : 0], f[7 : 0], g[7 : 0), h[7 : 0] und i[7 : 0] ausgegeben.

Die B8-Schiebeeinheit 112 empfängt die 17-Mbps-E4-Parallel­ daten I_DATA[7 : 0] auf byteweiser Basis, verschiebt die empfangenen Daten auf der Basis eines Taktsignals und gibt 8-Byte-Daten parallel an die BIT19-Gruppierungseinheit 113 aus. Das Datum wird in sortierter Folge ausgegeben, z. B. a[7 : 0], b[7 : 0], c[7 : 0], d[7 : 0], e[7 : 0], f[7 : 0 ], g[7 : 0], h[7 : 0].

Die BIT19-Gruppierungseinheit 113 setzt die Ausgabedaten der B8-Schiebeeinheit 112 bei jeden 19 Bits anhand einer vorgegebenen Vorschrift, bildet 3 Gruppen (D1~DS, D6~D10, D11~D15) und gibt die 3 Gruppen an die BIT19-Auswahleinheit 114 aus. Die BIT19-Auswahleinheit 114, die vorzugsweise ein Multiplexer ist, gibt eine der 3 Gruppen, die von der BIT19-Gruppierungseinheit 113 ausgegeben wurden, in sortierter Folge entsprechend einem Auswahlsignal SEL aus, das von einem Zähler empfangen wurde, welcher an dem 17- Mbyte-Takt zählt.

Ein Zähler (nicht dargestellt) der B9-Schiebeeinheit 111 erhöht von "000" auf "111" und gibt die Daten B9 von "a[7 : 0]" bis "h[7 : 0]" parallel aus. Wenn der Zählerwert "111" und der Übertragswert "hoch" beträgt, so wird ein neuntes Byte, "i[7 : 0]" ausgegeben. Anders ausgedrückt, verschiebt die B9-Schiebeeinheit 111 den Zählerwert auf byteweiser Basis an jeder Periode und gibt die Daten B9 aus. Das neunte Byte, "i[7 : 0] hat den gleichen Wert wie die erste Byte-Ausgabe der nächsten Periode, wie in Fig. 3B dargestellt. Hierdurch ist sie in der Lage, ein Muster von entsprechenden Daten auszuwählen und zu durchsuchen, ohne dabei Daten zu verlieren.

In der FAS-Prüfgruppen-Umsetzeinheit verschiebt die B8- Schiebeeinheit 112 die eingehenden Byte-Daten um 8 Takte und gibt 8-Byte-Daten von "a[7 : 0]" bis "h[7 : 0]" parallel aus, d. h. insgesamt 64 Bits. Die BIT19-Gruppierungseinheit 113 empfängt die 8-Byte-Daten, die von der B8-Schiebe­ einheit 112 ausgegeben wurden, gruppiert die Daten, so daß diese 19 Bits in Folge enthalten, und setzt die gruppierten Daten in eine erste Gruppe (D1~D5), eine zweite Gruppe (D6~D10) bzw. eine dritte Gruppe (D11~D15) um, so daß sich insgesamt 57 Bits ergeben. Die Bit19-Auswahleinheit 114 wählt die erste, zweite und dritte Gruppe (D1~D5, D6~D10, D11~D15) entsprechend des Auswahlsignals SEL aus, gibt die entsprechenden 19 Bits aus und legt die 19 Bits an die Rahmenanfangspunkt-Erkennungseinheit 120, gezeigt in Fig. 2, an.

Als ein Beispiel für eine Umsetzvorschrift für die erste Gruppe, wird für eine erste Periode das Datum D1[4 : 0] von der Eingabe a[7 : 3] umgesetzt, das Datum D2[2 : 0] von der Eingabe a[2 : 0], das Datum D3[4 : 0] von der Eingabe b[7 : 3], das Datum D4[2 : 0] von der Eingabe b[2 : 0], und das Datum D5[2 : 0] wird von Eingabe c[7 : 5] umgesetzt. Für eine nächste Periode wird das Datum D1[4 : 0] von Eingabe b[7 : 3] umge­ setzt, das Datum D2[2 : 0] von Eingabe b[2 : 0], das Datum D3[4 : 0] von der Eingabe c[7 : 3], das Datum D4[2 : 0] von der Eingabe c[2 : 0] und das Datum D5[2 : 0] von der Eingabe d[7 : 5]. In diesem Beispiel der bevorzugten Ausführungsform der vorliegenden Erfindung werden die Umsetzvorschriften der zweiten und dritten Gruppe (D6~D10, D11~D15) in ähnlicher Weise wie die Umsetzvorschrift der ersten Gruppe angewendet.

Sobald die erste Ausgabe (a[7 : 0]) umgesetzt ist, wird die zweite Ausgabe (b[7 : 0]) zu D1[4 : 0]) umgesetzt und die Umsetzoperation wiederholt ausgeführt. Für die erste Periode werden 57 Bits aus den 64 Input-Bits geprüft, und die verbleibenden 7 Bits werden wiederholt über die nächste Periode geprüft.

Mit Bezug auf Fig. 2 empfängt die Rahmenanfangspunkt- Erkennungseinheit 120 19-Bit-Prüfgruppen, z. B. D1[4 : 0], D2[2 : 0], D3[4 : 0], D4[2 : 0] und D5[2 : 0], von der Eingabe­ einheit 110 und erkennt das FAS ("111110100000"). Die Rahmenanfangspunkt-Erkennungseinheit 120 gruppiert 12 Bits aus den 19-Bit-Prüfgruppen, um 8 FAS-Prüfmuster (G1~G8) in Folge zu erstellen, und führt den Rahmenanfangspunkt- Erkennungsvorgang wiederholt durch, bis das FAS gefunden wird.

Alle eingehenden 8 Bits (das jeweilige erste Bit von G1~G8) können ein Anfangspunkt sein, bevor der Rahmenanfangspunkt entdeckt wird. Sobald der Rahmenanfangspunkt entdeckt wurde, behält die Rahmenanfangspunkt-Erkennungseinheit 120 den Rahmenanfangspunkt bei bis zu einer Ein-/Abschalt- oder Rücksetz-Operation.

Der Grund für die Wichtigkeit der FAS-Erkennung liegt darin, daß das Rahmendatum vom FAS ausgehend begonnen wird. Darüber hinaus ist das erste Bit, das dem FAS folgt, von Bedeutung, da es anzeigt, daß es sich bei dem Rahmendatum um eine Fernfehlerindikation RDI entsprechend ITU-T G753, 751, 754 handelt.

Die Rahmenanfangspunkt-Erkennungseinheit 120 gibt den Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] entsprechend jedem Muster aus, wenn 8 Rahmensynchronisationsmuster (G1~G8) das FAS "111110100000" aufweisen. Der in Fig. 4 dargestellte Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] zeigt an, bei welchem Bit das FAS beginnt. Anders ausgedrückt, zeigt der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] den Rahmenanfangspunkt an, und wird an die Anfangswert-Einstelleinheit 130 und die Rahmensynchronisa­ tionseinheit 150 als Auslösesignal angelegt.

Die Anfangswert-Einstelleinheit 130 setzt einen Anfangswert INIT[2 : 0] zum Ableiten des neugerahmten Outputs aus dem Anfangspunkt durch Anwendung des Rahmenanfangspunkt- Erkennungswertes DETEC[7 : 0] der Rahmenanfangspunkt- Erkennungseinheit 120. Anders ausgedrückt, bestimmt die Anfangswert-Einstelleinheit 130 das Startbit der neuge­ rahmten Ausgabedaten. Die Anfangswert-Einstelleinheit 130 gibt an den Zähler 140 den Anfangswert INIT[2 : 0] aus sowie ein Zähler-Auslösesignal CNT_ENA.

In der Tabelle in Fig. 4 sind der Anfangswert INIT[2 : 0], der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0], der Zählwert CNT[2 : 0] des Zählers 140 und das Auslösesignal CNT_ENA, das vom Zähler 140 ausgegeben wird, für die Eingabebitfolge-Prüfmuster G1 bis G8 aufgelistet. Die Operation der Rahmenanfangspunkt-Erkennungseinheit 120, der Anfangswert-Einstelleinheit 130 und des Zählers 140 werden mit Bezug auf die in Fig. 4 gezeigte Tabelle erläutert.

Die Rahmenanfangspunkt-Erkennungseinheit 120 gibt den Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] an die Anfangswert-Einstelleinheit 130 aus. Die Anfangswert- Einstelleinheit 130 legt den Anfangswert INIT[2 : 0] an den Zähler 140 an, der die neugerahmten Daten entsprechend dem Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] ausgibt.

Wenn z. B. das FAS in Prüfmuster G1 entdeckt wird, dann ist das eingegebene erste Bit ein Rahmenanfangspunkt, die FAS- Erkennung = "hoch", DETEC[7 : 0] = "10000000", INIT[2 : 0] = "000" und CNT_ENA = "hoch". Der Zähler 140 zählt 000, 001, 010, 011, 100, 101, 110, 111, 000, 001 etc. Wenn das FAS im Prüfmuster G2 entdeckt wird, so ist das eingegebene zweite Bit der Rahmenstartpunkt, FAS-Erkennung = "hoch", DETEC[7 : 0] = "01000000", INIT[2 : 0] = "001" und CNT_ENA = "hoch". Der Zähler 140 zählt 001, 010, 011, 100, 101, 110, 111, 000, 001, 010 etc. Falls das FAS im Prüfmuster G3 entdeckt wird, so ist das eingegebenen dritte Bit der Rahmenanfangspunkt, FAS-Erkennung = "hoch", DETEC[7 : 0] = "00100000", INIT[2 : 0] = "010" und CNT_ENA = "hoch". Der Zähler 140 zählt 010, 011, 100, 101, 110, 111, 000, 001, 010, 011 etc. Wenn das FAS im Prüfmuster G4 entdeckt wird, dann ist das vierte Bit der Rahmenanfangs­ punkt, FAS-Erkennung = "hoch" DETEC[7 : 0] = "00010000", INIT[2 : 0] = "011" und CNT_ENA = "hoch". Der Zähler zählt 011, 100, 101, 110, 111, 000, 001, 010, 011, 100 etc.

Weiterhin mit Bezug auf die Output-Beispiele in Fig. 4: falls das FAS im Prüfmuster G5 entdeckt wird, so ist das eingegebene fünfte Bit der Rahmenanfangspunkt, FAS- Erkennung = "hoch", DETEC[7 : 0] = "00001000", INIT[2 : 0] = "100" und CNT_ENA = "hoch". Der Zähler 140 zählt 100, 101, 110, 111, 000, 001, 010, 011, 100, 101 etc. Wird das FAS im Prüfmuster G6 entdeckt, so ist das eingegebene sechste Bit der Rahmenanfangspunkt, FAS-Erkennung = "hoch", DETEC[7 : 0] = "00000100", INIT[2 : 0] = "101" und CNT_ENA = "hoch". Der Zähler 140 zählt 101, 110, 111, 000, 001, 010, 001, 010, 011, 100, 101, 110 etc. Falls das FAS im Prüfmuster G7 gefunden wird, dann ist das eingegebene siebte Bit der Rahmenanfangspunkt, FAS-Erkennung = "hoch", DETEC[7 : 0] = "00000010", INIT[2 : 0] = "110" und CNT_ENA = "hoch". Der Zähler 140 zählt 110, 111, 000, 001, 010, 011, 100, 101, 110, 111 etc. Falls das FAS im Prüfmuster G8 entdeckt wird, dann ist das achte Bit der Rahmenanfangs­ punkt, FAS-Erkennung = "hoch", DETEC[7 : 0] = "00000001", INIT[2 : 0] = "111" und CNT_ENA = "hoch". Der Zähler 140 zählt 111, 000, 081, 010, 011, 100, 101, 110, 111, 000 etc.

In der Anfangswert-Einstelleinheit 130 wird der Anfangswert INIT[2 : 0] entsprechend dem Rahmenanfangspunkt-Erkennungs­ wert DETEC[7 : 0] gesetzt, und das Zähler-Auslösesignal CNT_ENA wird gleichzeitig auf logisch "hoch" aktiviert. In anderen Fällen ist das CNT_ENA logisch "hoch", z. B. wenn der Zähler nicht ausgelöst wird.

Der Zähler 140 braucht möglicherweise mehr als 8 Zählungen, um 8 Prüfmuster zu klassifizieren. In diesem Beispiel der bevorzugten Ausführungsform der vorliegenden Erfindung ist der Zähler 140 ein Ternärzähler, der von "0" bis "7" zählt, ausgehend vom Anfangswert INIT[2 : 0] und entsprechend dem Zähler-Auslösesignal CNT_ENA. Ein Zählwert CNT[2 : 0] beginnt beim Anfangswert INIT[2 : 0] und zählt von "000"(0) bis "111"(7).

Schließlich wird der Zählwert CNT[2 : 0] an die Rahmen­ synchronisationseinheit 150 angelegt und für die Bestimmung verwendet, wieviele Bits ausgehend vom Rahmenanfangspunkt anormal sind. Die Rahmensynchronisationseinheit 150 bestimmt das Rahmenanfangsbit aus 9-Byte-Parallel- Inputdaten B9 durch Anwenden des Rahmenanfangspunkt- Erkennungswertes DETEC[7 : 0], der von der Rahmenanfangspunkt- Erkennungseinheit 120 ausgegeben wurde, und prüft die Paralleldaten B9 (a[7 : 0], b[7 : 0], c[7 : 0], d[7 : 0], e[7 : 0], f[7 : 0], g[7 : 0], h[7 : 0] und i[7 : 0]), die von der Eingabeeinheit 110 entsprechend dem Zählwert CNT[2 : 0] des Zählers 140 eingegeben wurden. Die Rahmensynchronisations­ einheit schließt die anormalen Bits aus und gibt die neugerahmten Daten O-REFR_DATA[7 : 0] ausgehend vom normalen Anfangspunkt aus. Zusätzlich gibt die Rahmensynchro­ nisationseinheit 150 "00000000" als neugerahmtes Datum O-REFR_DATA[7 : 0] aus, wenn der Rahmenanfangspunkt- Erkennungswert DETEC[7 : 0] einen Wert aufweist, der sich von "10000000", "01000000", "00100000", "00010000", "00001000", "00000100", "00000010" und "00000001" unterscheidet.

Bezugnehmend auf Fig. 5A bis 5H wird das Format der neugerahmten Ausgabe-Daten der Rahmensynchronisations­ einheit 150 für 8 Fälle beschreiben, entsprechend dem Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0].

Wie in Fig. 5A gezeigt: ist der Rahmenanfangspunkt- Erkennungswert DETEC[7 : 0] = "10000000" und der Anfangswert INIT[2 : 0] = "000", so werden die Eingabedaten a[7 : 0], b[7 : 0], c[7 : 0], d[7 : 0], e[7 : 0], f[7 : 0], g[7 : 0), h[7 : 0] und i[7 : 0] sequentiell auf byteweiser Basis an das neugerahmte Ausgabedatum O-REFR_DATA[7 : 0] ausgegeben. Bezugnehmend auf Fig. 5B: Ist der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] = "01000000" und der Anfangswert INIT[2 : 0] = "001", dann wird das erste Bit der Eingabedaten ausgeschlossen und das neugerahmte Ausgabedatum O-REFR_DATA(7 : 0) wird vom zweiten Bit an auf byteweiser Basis ausgegeben. Wie in Fig. 5C dargestellt, werden, falls der Rahmenanfangspunkt- Erkennungswert DETEC[7 : 0] = "00100000" und der Anfangswert INIT[2 : 0] = "010" ist, die ersten beiden Bits der Eingabedaten ausgeschlossen und das neugerahmte Ausgabedatum O_REFR_DATA[7 : 0] wird vom dritten Bit an auf byteweiser Basis ausgegeben.

Fig. 5D bis 5H zeigen ähnliche Verfahren, bei denen die Anzahl der Bits, die einen Synchronisationsfehler aufwei­ sen, entsprechend dem Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] und dem Anfangswert INIT[2 : 0] ausgeschlossen werden, und das neugerahmte Ausgabedatum O-REFR_DATA ausgehend vom nächsten Bit nach den Synchronisations­ fehlerbits auf byteweiser Basis ausgegeben wird. Anders ausgedrückt, werden die ersten 3 Bits ausgeschlossen, wenn der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] = "00010000" und der Anfangswert INIT[2 : 0] = "011" ist, wie in Fig. 5D gezeigt. Die ersten 4 Bits werden ausgeschlossen, wenn der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] = "00001000" und der Anfangswert INIT[2 : 0] = "100" ist, wie in Fig. 5E ge­ zeigt. Die ersten 5 Bits werden ausgeschlossen, wenn der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] = "00000100" und der Anfangswert INIT[2 : 0] = "101" ist, wie in Fig. 5F gezeigt. Die ersten 6 Bits werden ausgeschlossen, wenn der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] = "00000010" und der Anfangswert INIT[2 : 0] = "110" ist, wie in Fig. 5 G ge­ zeigt. Des weiteren, werden die ersten 7 Bits ausge­ schlossen, wenn der Rahmenanfangspunkt-Erkennungswert DETEC[7 : 0] = "00000001" und der Anfangswert INIT[2 : 0] = "111" ist, wie in Fig. 5H gezeigt.

Der Ausschluß der entsprechenden Anzahl von Bits bietet den Vorteil, daß diejenigen Daten, die einen anormalen Anfangspunkt aufweisen, vor einer Verarbeitung in der nächsten Einheit oder dem nächsten Gerät geschützt sind. Hierdurch werden Operationsfehler vermieden, die sich aus mehreren Rahmen von inkorrekten Daten ergeben, welche während einer Ab-/Einschalt- oder Rücksetzoperation möglicherweise eingegeben werden.

Wie in Fig. 4 dargestellt wurde, ist, falls das FAS im Prüfmuster G5 entdeckt wird, der Rahmenanfangspunkt- Erkennungswert DETEC[7 : 0] "00001000", der Anfangswert INIT[2 : 0] ist "100", und der vom Zähler 140 ausgegebene Zählwert CNT[2 : 0] ist "100, 101, 110, 111, 000, 001, 010, 011, 100, 101 . . .", vom ersten Output nach der Rücksetz­ operation. Weiterhin wird ein normal synchronisiertes Rahmendatum ausgegeben, und zwar durch Ausschließen der ersten 4 Bits und Ausgabe der nächsten Bits auf byteweiser Basis, wie in Fig. 5E gezeigt.

Obwohl normalerweise ein 139,264-Mbps-Datum eingegeben wird, können die verbleibenden Bits nach dem ersten Bit Fehler aufweisen. Daher sollten Input-Bits der Inputdaten B9, die Synchronisationsfehlerdaten aufweisen, ausge­ schlossen werden, bis mehr als 10 Rahmen der Daten synchron sind.

Der Rahmenwiederhersteller 100 der bevorzugten Ausführungs­ form der vorliegenden Erfindung ist in der Lage, fehlerhaf­ te Signalerzeugung zu vermeiden durch Suchen des Rahmen­ anfangspunktes, Synchronisieren der Daten zur Korrektur von Fehlern und Anlegen der synchronisierten Daten an eine periphere Einheit. Wird das Eingabedatum verarbeitet, ohne den Rahmenwiederhersteller 100 durchlaufen zu haben, so ist der Anfangspunkt des Datums unbekannt.

In einer anderen bevorzugten Ausführungsform der vorliegen­ den Erfindung, kann eine Vielzahl von Rahmenwiederher­ stellern 100 auf einem einzigen Chip angeordnet werden, und eine Mehrzahl von STM-n-Kanal-Signalen können gleichzeitig verarbeitet werden. So kann z. B. ein einziger Chip 4 Karten für die gleichzeitige Verarbeitung eines Vier-Kanal-E4- Signals (z. B. STM-1(155,520 Mbps)-Signale) aufweisen. Der einzelne Chip kann ebenfalls für die Verarbeitung anderer Signale, wie STM-4(622 Mbps), STM-16(2.5 Gbps) und STM- 64(10 Gbps)-Signalen, ausgebildet sein.

Bezugnehmend auf Fig. 6 enthält ein Chip 600 4 Rahmen­ wiederhersteller 610, 611, 612 und 613 für die Ausführung des Rahmenwiederherstellungsprozesses von vier Kanal-E4- Paralleldaten. Jeder dieser Rahmenwiederhersteller 610, 611, 612, 613 weist eine Konfiguration auf, die im wesentlichen derjenigen des Rahmenwiederherstellers 100 aus Fig. 2 ähnelt, und führt eine ähnliche Operation aus. Anders ausgedrückt, entdecken die Rahmenwiederhersteller 610, 611, 612 und 613 den Rahmenanfangspunkt durch Verwendung der Eingabedaten I_CHi_DATA[7 : 0] jedes Kanals, und schließen Daten mit falschem Anfangspunkt aus. Die Rahmenwiederhersteller 610, 611, 612 und 613 legen die neugerahmten Daten O_CHi_DATA[7 : 0] jedes Kanals an die betreffende periphere Einheit an.

In einer anderen bevorzugten Ausführungsform der vorlie­ genden Erfindung, fühlt ein Rahmenausfall(LOF)-Prüfgerät die Rahmenausfall-Deklaration und die Rahmenausfall- Freigabe automatisch durch kontinuierliches Prüfen der neugerahmten Daten ab. Das LOF-Prüfgerät kann verhindern, daß anormale neugerahmte Daten übermittelt werden, in diesem Falle wird das anormale neugerahmte Datum durch eine IC-Fehler-Operation (verursacht durch mehrere Ursachen wie Überlastung oder Überstrom) generiert. Das LOF-Prüfgerät bietet die Vorteile, daß ein Systemverwalter die Ursachen von Fehlern und Problemen überprüfen kann, indem er den Datenstatus an einen Anwender und/oder eine Hauptplatine weitergibt. Der Status gibt an, ob das System normale oder anormale Daten im LOF-Prüfgerät aufweist.

Fig. 7 zeigt ein Blockdiagramm des LOF-Prüfgerätes 300 entsprechend der vorliegenden Erfindung. Das LOF-Prüfgerät 300 enthält eine FAS-Erkennungseinheit 310, eine LOF- Deklarationseinheit 330, eine LOF-Freigabeeinheit 350 und eine LOF-Ausgabeeinheit 370. Jede Einheit wird durch ein Rücksetzsignal RST und ein 17-Mbps-Taktsignal CLK17M betrieben. Jede Einheit kann durch eine problemorientierte Hardware-Entwicklungssprache, wie VHDL, realisiert werden.

Die FAS-Erkennungseinheit 310 empfängt die neugerahmten Daten REFR_DATA[7 : 0], stellt fest, ob das erste an einer Rahmenanfangspuls-Stelle eingegebene Byte "11111010" ist, und gibt ein LOF-Freigabe-Signal RECV_ENA oder ein LOF- Deklarations-Auslösesignal LOF_ENA aus.

Die LOF-Deklarationseinheit 330 gibt, seriell, ein LOF- Deklarationssignal DECL_LOF aus, falls das neugerahmte Datum REFR_DATA[7 : 0], z. B. "11111010", nicht für mehr als eine vorgegebene Anzahl von Rahmen (z. B. mehr als 4 Rahmen) an der Rahmenanfangspuls-Stelle eingegeben wird.

Die LOF-Freigabeeinheit 350 empfängt das LOF-Freigabesinal RECV_ENA von der FAS-Erkennungseinheit 310 und das LOF- Deklarationssignal DECL_LOF von der LOF-Deklarationseinheit 330, und gibt ein LOF-Freigabesignal RECV_LOF aus, wenn das eingehende Datum, z. B. "11111010", für mehr als die vorgegebene Anzahl von Rahmen an der Rahmenanfangspuls- Stelle eingegeben wird.

Die LOF-Ausgabeeinheit 370 empfängt das LOF-Deklarations­ signal DECL_LOF von der LOF-Deklarationseinheit 330 und das LOF-Freigabesignal RECV_LOF von der LOF-Freigabeeinheit 350, und gibt das LOF-Status-Signal LOF_STATE aus.

Fig. 8 zeigt ein detailliertes Blockdiagramm der LOF- Deklarationseinheit 330 wie sie in Fig. 7 dargestellt ist. Die LOF-Deklarationseinheit 330 umfaßt eine Teilrahmen- Einheit 331, eine Rahmenanfangspuls-Erzeugungseinheit, eine erste Zähleinheit 335 und eine erste Ausgabeeinheit 336. Der Teilrahmenzähler 331 zählt 61-Byte-Teilrahmen CNT61, was die Spaltenlänge eines Rahmens darstellt, gemäß dem 17- Mbyte-Taktsignal CLK17M.

Fig. 9 zeigt ein detailliertes Blockdiagramm einer Rahmenanfangspuls-Erzeugungseinheit 333 in Fig. 8. Die Rahmenanfangspuls-Erzeugungseinheit 333 umfaßt einen Rahmenzähler 333-1 und ein UND-Gatter 333-2. Der Rahmenzähler 333-1 empfängt einen Zählwert CNT61[5 : 0] des Teilrahmenzählers 331 und zählt eine bestimmte Zahl von Teilrahmen CNT6 (z. B. 6 Reihen eines Rahmens). Das UND- Gatter 333-2 generiert ein Rahmenanfangspuls-Signal FRM_START an jedem Rahmen durch logisches Verknüpfen des CNT61-Bit-Wertes und der CNT6-Bit-Werte, und legt ein Rahmenanfangspuls-Signal FRM_START an die FAS-Erkennungs­ einheit 310 des LOF-Prüfgerätes 300 an. Daher sucht die FAS-Erkennungseinheit 310 das erste Byte (8 Bits), das an einer Rahmenanfangsstelle eingegeben wurde, immer dann, wenn jedes Rahmenanfangspulssignal FRM_START logisch "hoch" wird.

Die erste Zähleinheit 335 der LOF-Deklarationseinheit 330 empfängt die neugerahmten Daten REFR_DATA[7 : 0], das Zählresultat 2CNT4 und das LOF-Freigabe-Signal RECV_LOF der LOF-Freigabeeinheit 350. Zusätzlich empfängt die erste Zähleinheit 335 das LOF-Freigabesignal LOF_ENA von der FAS- Erkennungseinheit 310, das Zählresultat CNT61[5 : 0] von der Teilrahmen-Einheit 331 und das Zählresultat CNT6[2 : 0] von der Rahmenanfangspuls-Erzeugungseinheit 333. Die erste Zähleinheit 335 zählt die Anzahl der Male, die das neugerahmte Datum REFR_DATA[7 : 0], z. B. "11111010", an der Rahmenanfangspuls-Stelle steht, und gibt das Zählresultat CNT4[1 : 0] an die LOF-Freigabeeinheit 350 aus, wenn die Anzahl die vorgegebene Anzahl, z. B. 4, übersteigt.

Die erste Ausgabe-Einheit 336 gibt ein LOF-Deklarations­ signal DECL_LOF an die LOF-Ausgabe-Einheit 370 aus, wie in Fig. 7 dargestellt, und zwar entsprechend dem Zählresultat CNT4[1 : 0] der ersten Zähleinheit 335. Das LOF-Deklarations­ signal DECL_LOF zeigt an, daß das LOF-Status-Signal LOF_STATE dann deklariert wird, wenn das neugerahmte Datum REFR_DATA[7 : 0] an der Rahmenanfangspuls-Stelle nicht z. B. "11111010" für mehr als die vorgegebene Anzahl von Rahmen (z. B. 4 Rahmen) ist. Das LOF-Deklarations-Signal DECL_LOF zeigt an, daß kein LOF-Status aufrechterhalten wird, wenn das neugerahmte Datum REFR_DATA[7 : 0], z. B. "11111010", seriell für mehr als die vorgegebene Anzahl von Rahmen eingegeben wird.

Fig. 10 zeigt ein detailliertes Blockdiagramm der LOF- Freigabeeinheit 350 aus Fig. 7. Die LOF-Freigabeeinheit 350 umfaßt eine zweite Zähleinheit 351 und eine zweite Ausgabe- Einheit 353.

Die zweite Zähleinheit 351 empfängt die neugerahmten Daten REFR_DATA[7 : 0], das LOF-Freigabesignal RECV_ENA von der FAS-Erkennungseinheit 310, und das LOF-Deklarationssignal DECL_LOF und die Zählresultate CNT61[5 : 0], CNT6[2 : 0] und CNT4[1 : 0] von der LOF-Deklarationseinheit 330. Die zweite Zähleinheit 351 zählt die Zahl des neugerahmten Datums REFR_DATA[7 : 0], d. h. z. B. "11111010", an der Rahmen­ anfangspuls-Stelle im LOF-Deklarationsstatus, und gibt das Zählresultat 2CNT4[1 : 0] aus, wenn die Zahl des neugerahmten Datums für mehr als die vorgegebene Zahl eingegeben wird.

Die zweite Zähleinheit 353 gibt das LOF-Freigabesignal RECV_LOF entsprechend dem Zählresultat 2CNT4[1 : 0] der zweiten Zähleinheit 351 aus. Das LOF-Freigabesignal RECV_LOF zeigt an, daß der LOF-Status freigegeben wird, wenn mehr als die andere vorgegebene Anzahl von Rahmen, z. B. 3 Rahmen, an der Rahmenanfangspuls-Stelle im LOF- Deklarationsstatus nacheinander "11111010" erhalten. Das LOF-Freigabesignal RECV_LOF zeigt an, daß der LOF-Deklara­ tionsstatus aufrechterhalten wird, wenn das neugerahmte Datum REFR_DATA[7 : 0] nicht z. B. "11111010" ist, und zwar für die andere vorgegebene Anzahl von Rahmen.

Bezugnehmend auf Fig. 7, 8 und 9, empfängt das LOF- Prüfgerät 300 die neugerahmten Daten REFR_DATA[7 : 0], generiert den Rahmenanfangspuls FRM_START an jedem Rahmenanfangspunkt, prüft das eingehende erste Byte (z. B. die ersten 8 Bits der FAS) und erkennt den LOF-Deklara­ tionsstatus und den LOF-Freigabestatus, und zwar automatisch.

Fig. 11 zeigt ein Blockdiagramm des Rahmenwiederherstellers 100 und des LOF-Prüfgerätes 300, die auf einem einzelnen Chip 1000, entsprechend einer anderen Ausführungsform der vorliegenden Erfindung, installiert sind. In dem einzelnen Chip 1000 empfangen der Rahmenwiederhersteller 100 und das LOF-Prüfgerät 300 das Rücksetzsignal RST und das 17-Mbps- Taktsignal CLK17M.

Der Rahmenwiederhersteller 100 empfängt außerdem das E4- Datum I_CH1_DATA[7 : 0], wählt den Rahmenanfangspunkt durch Anwenden des FAS, z. B. "111110100000", der E4-Daten und gibt die neugerahmten Daten O_CH1_DATA[7 : 0] vom Rahmen­ anfangspunkt aus aus.

Das LOF-Prüfgerät 300 gibt das LOF-Statussignal LOF_STATE, das den LOF-Deklarationsstatus und den LOF-Freigabestatus anzeigt, durch Prüfen, ob das eingehende Datum mit den ersten 8 Bits "11111010" des Rahmenanfangssignals FAS an jedem Rahmenanfangspunkt der neugerahmten Daten O_CH1_DATA[7 : 0] übereinstimmt. Das LOF-Statussignal LOF_STATE wird an den Anwender oder die Organisations­ platine übermittelt. Dementsprechend ist es in der Lage, das System durch Erkennen des Fehlers zu stabilisieren, und zwar unmittelbar.

In einer weiteren bevorzugten Ausführungsform der vorlie­ genden Erfindung sind der Rahmenwiederhersteller 100 und das LOF-Prüfgerät 300 für die Ausführung eines Rahmen­ wiederherstellungsprozesses und eine LOF-Prüfung auf einem Chip 2000 vorgesehen. Der Rahmenwiederhersteller 100 umfaßt einen Seriell/Parallel-Daten-Rahmenwiederhersteller 100 und wird im folgenden erläutert.

Der Chip kann ein Eingabesignal bei 139,264 Mbps und ein Ausgabesignal bei 17,408 Mbps auswählen.

Der Chip 2000 enthält eine Schaltung für die Umwandlung von seriellen Daten in parallele, oder von parallelen in serielle, um die 139,264-Mbps-Serielldaten anzulegen, wenn der Rahmenwiederhersteller 100 und das LOF-Prüfgerät 300 für die Verarbeitung von 17,408-Mbps-Paralleldaten ausge­ legt ist. Dementsprechend enthält der Chip 2000 eine seriell(parallel)/parallel(seriell)-Umwandlungs-Logigschal­ tung auf einer Eingabeeinheit bzw. einer Ausgabeeinheit, zur Verwendung mit einem beliebigen Daten-Interface-System.

Fig. 12 zeigt ein Blockdiagramm eines Einzelchips 2000 entsprechend einer weiteren bevorzugten Ausführungsform der Erfindung. Der Chip 2000 enthält eine seriell/parallel- Umwandlungseinheit 400, eine Eingabe-Auswahleinheit 450, einen Rahmenwiederhersteller 100, ein LOF-Prüfgerät 300, eine parallel/seriell-Umwandlungseinheit 500 und eine Ausgabe-Auswahleinheit 550.

Die seriell/parallel-Umwandlungseinheit 400 empfängt 139M- Serielldaten 139M_I_SD entsprechend dem 139,264-Mbps- Taktsignal CLK139M, wandelt die 139M_I_SD in 17M- Paralleldaten 17M_O_PD[7 : 0] entsprechend dem 17,408-Mbps- Taktsignal CLK17M um und gibt dann die 17M-Paralleldaten 17M_O_PD[7 : 0] und das 17,408-Mbps-Taktsignal CLK17M aus.

Die Eingabe-Auswahleinheit 450 wählt eines der eingehenden 17M-Paralleldaten I-CH1 DATA[7 : 0] und der umgewandelten 27M-Paralleldaten 17M O PD[7 : 0] entsprechend einem ersten Auswahlsignal SEL1 aus, und legt die ausgewählten Daten an den Rahmenwiederhersteller 100 an.

Der Rahmenwiederhersteller 100 empfängt die Daten 17M_O_­ PD[7 : 0], die von der Eingabe-Auswahleinheit 450 ausgegeben wurden, entsprechend dem 17,408-Mbps-Taktsignal CLK17M und gibt die neugerahmten Daten REFR_DATA[7 : 0] aus. Die LOF- Prüfeinheit 300 empfängt die neugerahmten Daten REFR_DATA[7 : 0] entsprechend dem 17,408-Mbps-Taktsignal CLK17M, prüft, ob der sukzessive Rahmenstatus normal ist, und gibt das LOF-Statussignal LOF_STATE aus.

Die parallel/seriell-Umwandlungseinheit 500 empfängt die neugerahmten Daten REFR_DATA[7 : 0] entsprechend dem 139,264- Mbps-Taktsignal CLK139M, wandelt die 139M-Serielldaten 139M_O_SD[7 : 0] um gibt die umgewandelten Serielldaten 139M_O_SD[7 : 0] aus. Die Ausgabeauswahleinheit 550 wählt eines der neugerahmten Daten REFR_DATA[7 : 0] und der 139M- Serielldaten 139M_O_SD[7 : 0] entsprechend dem zweiten Auswahlsignal SEL2 aus, und legt ein Ausgangsdatum OUT DATA an eine äußere Vorrichtung an.

Fig. 13 zeigt ein detailliertes Blockdiagramm der seriell/parallel-Umwandlungseinheit 400 aus Fig. 12. Die seriell/parallel-Umwandlungseinheit 400 umfaßt einen seriell/parallel-Byte-Umandler 410, einen Taktteiler 420, eine Bit-Umsetzungseinheit 430 und eine Neutaktungs-Einheit 440 .

Dar seriell/parallel-Byte-Umwandler 410 verschiebt die 139M-Serielldaten 139M_O_SD entsprechend dem 139,264-Mbps- Taktsignal CLK139M, auf byteweiser Basis, wandelt die 139M- Serielldaten 139M_O_SD in Paralleldaten I_PD[7 : 0] um und gibt die Paralleldaten I_PD[7 : 0] an die Bit-Umsetzungs­ einheit 430 weiter.

Der Taktteiler 420 zählt das 139M-Taktsignal CLK139M als 8 Zählbits und gibt ein Resultat jedes Zählbits aus. Ein höchstwertiges Bit (MSB) unter den Zählbits wird für den 17M-Taktsignal-CLK17M-Output an die Neutaktungseinheit 440 verwendet. Bei diesem Beispiel werden drei Zählbits zur Generierung eines 17M-Auslösesignals 17M_ENA verwendet, und zwar durch eine logische UND-Verknüpfung über ein UND- Gatter 421.

Die Bit-Umsetzungseinheit 430 empfängt die Paralleldaten I_PD[7 : 0] aus dem Seriell/Parallel-Byte-Umwandler 410 und gibt ein Paralleldatum O_PD[7 : 0] aus, das gemäß einer Konstantbit-Umsetzungsvorschrift umgesetzt wurde, und zwar entsprechend dem 17M-Auslösesignal 17M_ENA und dem 139,264- Mbps-Taktsignal CLK139M.

Ist z. B. das 17M-Auslösesignal 17M_ENA 1(hoch), so lautet die Bit-Umsetzungsvorschrift unter Verwendung des 139,264 Mbps-Taktsignals CLK139M:

I_PD[0] = < O_PD[7],
I_PD[1] = < O_PD[6],
I_PD[2] = < O_PD[5],
I_PD[3] = < O_PD[4],
I_PD[4] = < O_PD[3],
I_PD[5] = < O_PD[2],
I_PD[6] = < O_PD[1], und
I_PD[7] = < O_PD[0].

Die Neutaktungseinheit 440 empfängt das 17,408-Mbps- Taktsignal CLK17M vom Taktteiler 420 und die umgesetzten Paralleldaten O_PD[7 : 0] von der Bit-Umsetzungseinheit 430, und gibt ein Paralleldatum 17M_O_PD[7 : 0] synchronisiert durch das 17,408-Mbps-Taktsignal CLK17M aus.

Fig. 14 zeigt ein detailliertes Blockdiagramm der parallel/seriell-Umwandlungseinheit 500 aus Fig. 12. Die parallel/seriell-Umwandlungseinheit 500 umfaßt eine Auswahlsignal-Erzeugungseinheit 510, eine 17M-Datenauswahl­ einheit 520 und eine Neutaktungseinheit 530.

Die Auswahlsignal-Erzeugungseinheit 510 zählt ein 139,264- Mbps-Taktsignal CLK139M, um ein Auswahlsignal zu generie­ ren. Die 17M-Daten-Auswahleinheit 520 empfängt die neuge­ rahmten Paralleldaten REFR_DATA[7 : 0] vom Rahmenwieder­ hersteller 100 und das Auswahlsignal von der Auswahlsignal- Erzeugungseinheit 510, wählt ein Bit der neugerahmten Paralleldaten REFR_DATA[7 : 0] entsprechend dem Auswahlsignal aus und gibt dieses eine Bit als ein Serielldatum 170 aus. Eine Bit-Auswahl-Sequenz ist z. B.:

Das Bit ist REFR_DATA[7], wenn das Auswahlsignal "000" ist;
Das Bit ist REFR_DATA[6], wenn das Auswahlsignal "001" ist;
Das Bit ist REFR_DATA[5], wenn das Auswahlsignal "010" ist;
Das Bit ist REFR_DATA[4], wenn das Auswahlsignal "011" ist;
Das Bit ist REFR_DATA[3], wenn das Auswahlsignal "100" ist;
Das Bit ist REFR_DATA[2], wenn das Auswahlsignal "101" ist;
Das Bit ist REFR_DATA[1], wenn das Auswahlsignal "110" ist; und
Das Bit ist REFR_DATA[0], wenn das Auswahlsignal "111" ist.

Die Neutaktungseinheit 530 empfängt das Serielldatum 170 von der 17M-Daten-Auswahleinheit 520 und gibt ein neugerahmtes serielles Datum 139M_O_SD durch Synchronisie­ rung des Serielldatums 170 mit dem 139,164-Mbps-Taktsignal CLK139M aus.

Bezugnehmend auf Fig. 12, 13 und 14, enthält der Rahmen­ wiederhersteller 100 und das LOF-Prüfgerät 300 gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung den seriell/parallel-Umwandler 400 und die Eingabe-Auswahleinheit 450 auf einem Eingabe-Teil des Rahmenwiederherstellers 100 bzw. des LOF-Prüfgerätes 300, und enthält die parallel/seriell-Umwandlungseinehit 500 und die Ausgabe-Auswahleinheit 550 auf einem Ausgangsteil des Rahmenwiederherstellers 100 bzw. des LOF-Prüfgerätes 300. Unabhängig vom Datenformat ist der Chip 2000 in der Lage, über die vom Anwender definierte Schnittstelle Daten ein- und auszugeben. Zusätzlich kann der Chip 2000 Überlastung und Strom in der Schaltung minimieren, wenn der Rahmenwiederhersteller 100 und das LOF-Prüfgerät 300 zur Verarbeitung von Paralleldaten ausgelegt werden.

Der Rahmenwiederhersteller 100 schließt einen Rahmenfehler der Eingabedaten mit falschem Anfangspunkt aus, wodurch die normale Signalverarbeitungsgeschwindigkeit wie auch die Stabilisierung des Gesamtsystems verbessert werden.

Die vorliegende Erfindung kann für ein 2,5 G SDH-Gerät für den Export, bezogen auf anwendungsspezifische integrierte Schaltung (ASIC), verwendet werden, und für ein übertra­ gungsgerät für E4-Signale. Zusätzlich kann die vorliegende Erfindung in effizienterer Weise für ein 622-Mbps-E4- Signal-Gerät (oder Typen über 622 Mbps) eingesetzt werden, das die gleichzeitige Anwendung mehrerer Kanäle erfordert, da ein einzelner Chip ein 4-Kanal-E4-Signal verarbeiten kann. Der Rahmenwiederherstellungs-Chip kann auf den jeweiligen vier E4-Platinen installiert werden, für den Fall, daß das E4-Signal an das 622-Mbps-Gerät angelegt wird. Daher ist es problemlos möglich, die Elemente anzuordnen, den vorhandenen Raum effizient auszunutzen und die Platinengröße zu verringern, um somit Kosten einzusparen. Es versteht sich, daß die bevorzugten Ausführungsformen nicht auf E4-Signale beschränkt sind, sondern auch für andere Signalstrukturen, die den E4- Strukturen ähneln, angewendet werden können, um den Rahmenwiederherstellungsprozeß und den LOF-Prüfprozeß durchzuführen.

Der offenbarte Rahmenwiederhersteller und das LOF-Prüfgerät der bevorzugten Ausführungsformen der vorliegenden Erfindung sind für Digitalhierarchie-Signale (z. B. E3) anwendbar, die eine Rahmenstruktur aufweisen, welche mit der Rahmenstruktur des E4-Signals übereinstimmt oder dieser ähnelt. Des weiteren ist das LOF-Prüfgerät für automatische LOF-Deklarations- und -Freigabeoperationen ausgelegt, und zwar durch kontinuierliche Prüfung der neugerahmten Daten, um den Fehler unmittelbar zu erfassen und Operationen zur Stabilisierung des Systems vorzunehmen.

Die vorgenannten Ausführungsformen und Vorteile sind lediglich beispielhaft und sind nicht als Begrenzung der vorliegenden Erfindung zu verstehen. Weiterhin sind die bevorzugten Ausführungsformen nicht auf das E4-Signal beschränkt sondern sind problemlos auch auf andere Signalstrukturen ähnlich der E4-Struktur anwendbar. Die vorliegenden Lehren lassen sich problemlos auf andere Arten von Geräten oder Vorrichtungen anwenden. Die Beschreibung der vorliegenden Erfindung ist erläuternder Natur und soll den Schutzbereich der Ansprüche nicht eingrenzen. Für den Fachmann sind eine Vielzahl von Alternativen, Modifi­ kationen oder Variationen ersichtlich. In den Ansprüchen sollen Mittel-und-Funktion-Phrasen die hierin beschriebenen Strukturen als die zitierte Funktion ausübend, abdecken, und nicht nur strukturelle Äquivalente sondern auch äquivalente Strukturen.

Claims (31)

1. Ein Rahmenwiederhersteller, umfassend:
eine erste Schaltung, die einen Rahmenanfangspunkt von Eingabedaten auf der Basis eines Rahmenkennungssignals, das in einem gerahmten Datum eines Digitalhierarchiesignals definiert ist, erkennt; und
eine zweite Schaltung, die Eingabedaten mit falschem Anfangspunkt auf der Basis eines Rahmenanfangspunkt- Erkennungswertes ausschließt, und die neugerahmte Daten mit normalem Rahmenformat ausgibt.

2. Der Rahmenwiederhersteller nach Anspruch 1, bei dem die erste Schaltung enthält:
eine Eingabe-Auswahlschaltung, die die Eingabedaten verschiebt, die jeweiligen Bits der verschobenen Eingabe­ daten umsetzt und eine Mehrzahl von Prüfmustern auf byte­ weiser Basis entsprechend den verschobenen Eingabedaten ausgibt;
eine Rahmenanfangspunkt-Erkennungsschaltung, die die von der Eingabe-Auswahlschaltung ausgegebenen Prüfmuster empfängt, und die den Rahmenanfangspunkt, der eine Anfangs­ stelle des Rahmenkennungssignals bezeichnet, als einen Rahmenanfangspunkt-Erkennungswert erkennt;
eine Anfangswert-Einstellschaltung, die einen Anfangswert für das Zählen falscher Eingabedaten auf der Basis eines Rahmenanfangspunkt-Erkennungswertes einstellt, und die ein Steuersignal erzeugt; und
einen Zähler, der eine Anzahl von Eingabedatenbits, die falsche Daten aufweisen, als Zählresultate, vom Rahmen­ anfangspunkt ausgehend, entsprechend dem Steuersignal und des Anfangswertes zählt.

3. Der Rahmenwiederhersteller nach Anspruch 2, bei dem die Eingabe-Auswahlschaltung enthält:
einen ersten Verschieber, der die Eingabedaten in ein erstes Format verschiebt, und der die verschobenen Eingabedaten im ersten Format parallel an die zweite Schaltung ausgibt.

4. Der Rahmenwiederhersteller nach Anspruch 3, bei dem die Eingabe-Auswahlschaltung des weiteren enthält:
einen zweiten Verschieber, der ebenfalls die die Digital­ hierarchiestruktur aufweisenden Eingabedaten empfängt, die Eingabedaten in ein zweites Format, das sich vom ersten Format unterscheidet, entsprechend eines bestimmten Taktsignals verschiebt, und die verschobenen Eingabedaten des zweiten Formats parallel ausgibt;
eine Bit-Gruppierungseinheit, die die verschobenen Eingabedaten des zweiten Formats umsetzt, um die Mehrzahl von Prüfmustern entsprechend einer bestimmten Vorschrift zu bilden, und Gruppen der Prüfmuster ausgibt; und
eine Prüfmusterauswahl-Ausgabeeinheit, die die Mehrzahl von durch die Bit-Gruppierungseinheit ausgegebenen Prüfmustern selektiv an aufeinanderfolgenden Prüfperioden ausgibt.

5. Der Rahmenwiederhersteller nach Anspruch 2, bei dem die Eingabe-Auswahlschaltung Teile der verschobenen Ein­ gabedaten von einem höherwertigen Bit aus umsetzt, und eine Mehrzahl von Prüfmustern bildet, wobei jedes Prüfmuster die gleiche Länge hat wie das Rahmenkennungssignal.

6. Der Rahmenwiederhersteller nach Anspruch 5, bei dem die Eingabe-Auswahlschaltung einen letzten Teil der verschobenen Eingabedaten von einer ersten Periode als einen ersten Datenteil für eine nächste Periode festlegt, und die verschobenen neugerahmten Daten sequentiell um­ setzt.

7. Der Rahmenwiederhersteller von Anspruch 2, bei dem die Rahmenanfangspunkt-Erkennungsschaltung wiederholt eine Anfangspunkt-Erkennungsoperation durchführt, bis ein vorgegebenes Rahmenkennungssignal entdeckt wird, und den Rahmenanfangspunkt-Erkennungswert entsprechend der Bit- Reihenfolge der Inputdaten bestimmt, um ein Rahmen­ kennungssignal-Anfangsbit anzuzeigen.

8. Der Rahmenwiederhersteller nach Anspruch 7, bei dam der Rahmenanfangspunkt-Erkennungswert kontinuierlich bei­ behalten wird, bis ein Rücksetzsignal eingegeben oder eine Stromquelle abgeschaltet wird.

9. Der Rahmenwiederhersteller nach Anspruch 2, bei dem die zweite Schaltung eine Rahmensynchronisationsschaltung enthält, die die verschobenen Eingabedaten entsprechend des Rahmenanfangspunkt-Erkennungswertes und des Zählresultates synchronisiert, und die die synchronisierten verschobenen Eingabedaten als neugerahmte Daten ausgibt.

10. Der Rahmenwiederhersteller nach Anspruch 9, bei dem die Rahmensynchronisationseinheit ein Rahmenanfangsbit unter den verschobenen Eingabedaten basierend auf dem Rahmenanfangspunkt-Erkennungswert ortet, und solche Datenbits, die unter den verschobenen Eingabedaten einen falschen Anfangspunkt aufweisen, entsprechend dem Zählresultat ausschließt.

11. Ein Gerät zur Prüfung eines Rahmenausfalls, umfassend:
eine erste Schaltung, die ein Rahmenkennungssignal in einem gerahmten Datum eines Digitalhierarchiesignals erkennt; und
eine zweite Schaltung, die prüft, ob das gerahmte Datum normal ist, und einen Freigabestatus entsprechend einem Prüfergebnis liefert.

12. Das Gerät nach Anspruch 11, bei dem die erste Schaltung enthält:
einen Detektor, der die ersten Konstantbits, die an einer Rahmenanfangspulsstelle der gerahmten Daten eingegeben werden, prüft und entweder ein Freigabe-Auslöse-Signal oder ein Deklarations-Auslöse-Signal basierend auf den ersten Konstantbits erzeugt.

13. Das Gerät nach Anspruch 12, bei dem die zweite Schaltung eine Freigabeschaltung enthält, die entsprechend des Freigabe-Auslöse-Signals die Anzahl der ersten Konstantbits als das Rahmenzählergebnis eines Freigabesta­ tus zählt und ein Freigabesignal ausgibt, wenn die ersten Konstantbits der neugerahmten Daten die gleichen sind wie die ersten Konstantbits des Rahmenkennungssignals und kontinuierlich über die vorgegebene Anzahl von Rahmen eingegeben werden.

14. Das Gerät nach Anspruch 13, bei dem das Freigabesignal einen ersten Freigabewert beibehält, wenn die ersten Konstantbits anormal über die vorgegebene Anzahl von Rahmen an der Rahmenanfangspulsstelle der gerahmten Daten eingegeben werden; und das Freigabesignal einen zweiten Rahmenfreigabewert beibehält, wenn die ersten Konstantbits normal über eine vorgegebene Anzahl von Rahmen eingegeben werden.

15. Das Gerät nach Anspruch 12, bei dem die zweite Schal­ tung eine Deklarationsschaltung enthält, die entsprechend dem Deklarations-Auslöse-Signal eine Anzahl der ersten Konstantbits als ein Rahmenzählergebnis eines Deklarations- Status zählt und ein Deklarationssignal ausgibt, wenn sich die ersten Konstantbits der neugerahmten Daten von den ersten Konstantbits des Rahmenkennungssignals unterscheiden und kontinuierlich über eine vorgegebene Anzahl von Rahmen eingegeben werden.

16. Das Gerät nach Anspruch 15, bei dem die zweite Schal­ tung des weiteren eine Freigabeschaltung enthält, die entsprechend dem Freigabe-Auslöse-Signal die Anzahl der ersten Konstantbits als das Rahmenzählergebnis eines Freigabestatus zählt und ein Freigabesignal ausgibt, wenn die ersten Konstantbits der neugerahmten Daten die gleichen sind wie die ersten Konstantbits des Rahmenkennungssignals und kontinuierlich über die vorgegebene Anzahl von Rahmen eingegeben werden.

17. Das Gerät nach Anspruch 16, weiterhin. umfassend:
eine Bestimmungsschaltung, die das Deklarationssignal und das Freigabesignal von der Deklarationsschaltung bzw. der Freigabeschaltung empfängt, und ein Statussignal ausgibt, das einen letzten Status der gerahmten Daten anzeigt.

18. Das Gerät nach Anspruch 16, bei dem die Deklara­ tionsschaltung enthält:
einen Teilrahmen-Zähler, der die Teilrahmenlänge eines Schaltungsrahmens entsprechend einem bestimmten Taktsignal mißt;
einen Rahmenanfangspulserzeuger, der eine Anzahl der Teil­ rahmen basierend auf der Teilrahmenlänge zählt und ein Rahmenanfangspulssignal an den Detektor an jedem Rahmen basierend auf der Teilrahmenlänge und der Anzahl von Teilrahmen weiterleitet;
einen ersten Zähler, der die gerahmten Daten, das gerahmte Zählresultat des Freigabestatus und das Freigabesignal von der Freigabeschaltung, das Deklarations-Auslösesignal vom Zähler, die Teilrahmenlänge und die Anzahl der Teilrahmen empfängt und prüft, ob das Rahmenzählresultat des Freigabestatus kontinuierlich über die vorgegebene Anzahl von Rahmen an der Rahmenanfangspulsstelle der gerahmten Daten eingegeben wird; und
eine erste Ausgabeschaltung, die das Deklarationssignal entsprechend dem Rahmenzählergebnis des Deklarationsstatus erzeugt und ausgibt.

19. Das Gerät nach Anspruch 16, bei dem die Freigabe­ schaltung enthält:
eine zweite Zählerschaltung, die die neugerahmten Daten, das Freigabe-Auslösesignal vom Detektor, das Rahmenzähl­ resultat des Deklarationsstatus und das Deklarationssignal von der Deklarationsschaltung empfängt und prüft, ob das Rahmenzählresultat des Deklarationsstatus kontinuierlich über die vorgegebene Anzahl von Rahmen an der Rahmen­ anfangspulsstelle der gerahmten Daten eingegeben wird; und
eine zweite Ausgabeschaltung für die Ausgabe eines Frei­ gabesignals entsprechend dem Zählresultat des Frei­ gabestatus.

20. Das Gerät nach Anspruch 15, bei dem das Deklarationssignal einen ersten Deklarationswert beibehält, wenn die ersten Konstantbits anormal über die vorgegebene Anzahl von Rahmen an der Rahmenanfangspulsstelle der gerahmten Daten eingegeben werden; und das Deklarationssignal einen zweiten Deklarationswert beibehält, wenn die ersten Konstantbits normal über die vorgegebene Anzahl von Rahmen eingegeben werden.

21. Das Gerät nach Anspruch 11, weiterhin umfassend eine dritte Schaltung, die ein Statusanzeigesignal ausgibt.

22. Eine integrierte Schaltung für digitale Kommunikation, umfassend:
eine erste Schaltung, die einen Rahmenanfangspunkt von Eingabedaten auf der Basis eines Rahmenkennungssignals, das in einem gerahmten Datum eines Digitalhierarchiesignals definiert ist, erkennt, und
eine zweite Schaltung, die die Eingabedaten mit falschem Anfangspunkt auf der Basis eines Rahmenanfangspunkt- Erkennungswertes ausschließt, und die neugerahmte Daten ausgibt, die das Rahmenkennungssignal aufweisen; und
ein Rahmenausfall-Prüfgerät, das an den Rahmenwiederher­ steller gekoppelt ist, wobei das Rahmenausfall-Prüfgerät enthält:
eine dritte Schaltung, die das Rahmenkennungssignal in den neugerahmten Daten entdeckt, und
eine vierte Schaltung, die prüft, ob das neugerahmte Datum ein normales Rahmenformat aufweist, und entsprechend dem Prüfergebnis einen Freigabestatus bereitstellt.

23. Die integrierte Schaltung nach Anspruch 22, bei der die dritte Schaltung einen Detektor enthält, der die ersten Konstantbits, die auf einer Rahmenanfangspulsstelle der gerahmten Daten eingegeben werden, prüft und entweder ein Freigabe-Auslösesignal oder ein Deklarations-Auslösesignal basierend auf den ersten Konstantbits ausgibt; und
die vierte Schaltung enthält:
eine Deklarationsschaltung, die entsprechend dem Deklara­ tions-Auslösesignal eine Anzahl der ersten Konstantbits als Rahmenzählresultat eines Deklarationsstatus zählt und ein Deklarationssignal ausgibt, wenn sich die ersten Konstant­ bits der neugerahmten Daten von den ersten Konstantbits des Rahmenkennungssignals unterscheiden und kontinuierlich über konstante Rahmen eingegeben werden;
eine Freigabeschaltung, die entsprechend dem Freigabe- Auslösesignal die Anzahl dar ersten Konstantbits als das Rahmenzählergebnis eines Freigabestatus zählt und ein Freigabesignal ausgibt, wenn die ersten Konstantbits der neugerahmten Daten die gleichen sind wie die ersten Konstantbits des Rahmenkennungssignals und kontinuierlich über eine vorgegebene Anzahl von Rahmen eingegeben werden;
eine Bestimmungsschaltung, die das Deklarationssignal und das Freigabesignal von der Deklarationsschaltung bzw. der Freigabeschaltung empfängt und ein Statussignal ausgibt, das einen letzten Status der gerahmten Daten anzeigt.

24. Die integrierte Schaltung nach Anspruch 22, weiterhin umfassend:
einen seriell-parallel-Umwandler, der serielle Daten in parallele Daten umwandelt;
einen Eingabe-Selektor, der selektiv ein Datum aus den Paralleldaten und den Eingabekanaldaten als Eingabe überträgt;
einen parallel-seriell-Umwandler, der die neugerahmten Daten in serielle Daten umwandelt; und
einen Auswahl-Selektor, der selektiv ein Datum aus den umgewandelten Serielldaten und den neugerahmten Daten ausgibt.

25. Die integrierte Schaltung nach Anspruch 22, bei der die erste Schaltung enthält:
eine Eingabe-Auswahlschaltung, die die Eingabedaten ver­ schiebt, die jeweiligen Bits der verschobenen Eingabedaten umsetzt, und eine Mehrzahl von Prüfmustern auf byteweiser Basis entsprechend den verschobenen Eingabedaten auswählt;
eine Rahmenanfangspunkt-Erkennungsschaltung, die die von der Eingabe-Auswahlschaltung ausgegebenen Prüfmuster empfängt, und den Rahmenanfangspunkt, der eine Anfangs­ stelle des Rahmenkennungssignals bezeichnet, als Rahmenanfangspunkt-Erkennungswert erkennt;
eine Anfangswert-Einstellschaltung, die einen Anfangswert für das Zählen von falschen Eingabedaten basierend auf dem Rahmenanfangspunkt-Erkennungswert einstellt, und die ein Kontrollsignal erzeugt; und
einen Zähler, der eine Anzahl von Eingabedatenbits mit falschen Daten als Zählergebnis, vom Rahmenanfangspunkt aus, entsprechend dem Steuersignal und dem Anfangswert zählt.

26. Die integrierte Schaltung nach Anspruch 25, bei der die Eingabe-Auswahlschaltung enthält:
einen ersten Verschieber, der die Eingabedaten in ein erstes Format verschiebt, und der die verschobenen Daten des ersten Formats parallel an die zweite Schaltung ausgibt;
einen zweiten Verschieber, der ebenfalls die Eingabedaten mit der Digitalhierarchiestruktur empfängt, die Eingabe­ daten entsprechend einem bestimmten Taktsignal in ein zweites Format, das sich vom ersten Format unterscheidet, verschiebt und die verschobenen Eingabedaten des zweiten Formats parallel ausgibt;
eine Bit-Gruppierungsschaltung, die die verschobenen Eingabedaten des zweiten Formats umsetzt, um die Mehrzahl von Prüfmustern entsprechend einer bestimmten Vorschrift zu bilden, und Gruppen der Prüfmuster ausgibt; und
eine Prüfmusterauswahl-Ausgabeschaltung, die die Mehrzahl von Prüfmustern, welche von der Bit-Gruppierungsschaltung ausgegeben werden, an aufeinanderfolgenden Prüfperioden selektiv ausgibt.

27. Die integrierte Schaltung nach Anspruch 25, bei der die Eingabe-Auswahleinheit Teile der verschobenen Eingabe­ daten von einem höherwertigen Bit aus umsetzt und eine Mehrzahl von Prüfmustern bildet, wobei jedes Prüfmuster die gleiche Länge hat wie das Rahmenkennungssignal.

28. Die integrierte Schaltung nach Anspruch 25, bei der die Rahmenanfangspunkt-Erkennungsschaltung wiederholt eine Rahmenanfangspunkt-Erkennungsoperation ausführt, bis ein vorgegebenes Rahmenkennungssignal entdeckt wird, und entsprechend einer Reihenfolge von Eingabedaten den Rahmenanfangspunkt-Erkennungswert bestimmt, um ein Rahmen­ kennungssignal-Anfangsbit anzuzeigen.

29. Die integrierte Schaltung nach Anspruch 25, bei der die zweite Schaltung eine Rahmensynchronisationsschaltung enthält, die die verschobenen Eingabedaten entsprechend dem Rahmenanfangspunkt-Erkennungswert und dem Zählwert syn­ chronisiert, und die die synchronisierten verschobenen Eingabedaten als neugerahmte Daten ausgibt.

30. Eine integrierte Schaltung für digitale Kommunikation, umfassend eine Mehrzahl von Rahmenwiederherstellern auf einem Signalchip, bei der jeder Rahmenwiederhersteller umfaßt:
eine erste Schaltung, die einen Rahmenanfangspunkt von Eingabedaten basierend auf einem Rahmenkennungssignal, das in einem gerahmten Signal eines Digitalhierarchiesignals definiert ist, entdeckt; und
eine zweite Schaltung, die die Eingabedaten, welche einen falschen Anfangspunkt aufweisen, basierend auf einem Rahmenanfangspunkt-Erkennungswert ausschließt, und die neugerahmte Daten mit normalem Rahmenformat ausgibt.

31. Die integrierte Schaltung nach Anspruch 30, bei der jede erste Schaltung enthält:
eine Eingabe-Auswahlschaltung, die die Eingabedaten verschiebt, die jeweiligen Bits der verschobenen Eingabe­ daten umsetzt und eine Mehrzahl von Prüfmustern auf byte­ weiser Basis entsprechend den verschobenen Eingabedaten auswählt;
eine Rahmenanfangspunkt-Erkennungsschaltung, die die von der Eingabe-Auswahlschaltung ausgegebenen Prüfmuster empfängt, und den Rahmenanfangspunkt, der eine Anfangs­ stelle des Rahmenkennungssignals bezeichnet, als einen Rahmenanfangspunkt-Erkennungswert erkennt;
eine Anfangswert-Einstellschaltung, die einen Anfangswert für das Zählen von falschen Eingabedaten basierend auf dem Rahmenanfangspunkt-Erkennungswert einstellt, und die sin Kontrollsignal erzeugt; und
einen Zähler, der eine Anzahl von Eingabedatenbits, die falsche Eingabedaten aufweisen, als Zählresultate, vom Rahmenanfangspunkt aus, entsprechend dem Steuersignal und dem Anfangswert zählt.