KR20040048760A - 싱크로너스 에스램을 이용한 다중채널 일반 프레이밍 절차프레임 경계 검출 회로 - Google Patents

Abstract

본 발명은 전송데이터를 고속 처리하기 위한 통신 시스템에서 광전송

네트웍과 동기식 디지털 계층을 이용하여 패킷(Packet)을 전송하기 위한 일반 프레이밍 절차에 관한 것으로, 싱크로너스 에스램(Synchronous SRAM)을 이용하여 다중 채널 일반 프레이밍 절차 프레임 경계 검출 회로를 구현하기 위한 것이다. 본 발명은 일반 프레이밍 절차 프레임 경계 검출을 위한 개별 회로를 하나의 논리회로부로 설계하고, 플립플롭(Flip-Flop)을 싱크로너스 에스램으로 대체함으로써 다중 채널을 위한 회로를 최소화하여 구현할 수 있도록 하였다.

Description

싱크로너스 에스램을 이용한 다중채널 일반 프레이밍 절차 프레임 경계 검출 회로{ The Circuit for Multi-channel GFP Frame Delineation using synchronous SRAM }

본 발명은 전송데이터를 고속 처리하기 위한 통신 시스템에서 광전송 네트웍(Optical Transport Network: 이하, OTN)와 동기식 디지털 계층 (Synchronous Digital Hierarchy: 이하, SDH)를 이용하여 패킷(Packet)을 전송하기 위한 일반 프레이밍 절차(Generic Framing Procedure: 이하, GFP) 에 관한 기술로서, 특히 GFP에서 싱크로너스 에스램 (synchronous SRAM)을 이용한 다중 채널 GFP 프레임 경계 검출 회로에 관한 것이다.

국제 전기 통신 연합(ITU)은 사용되는 기술과 기종에 상관없는 전 세계적인 전기 통신 시스템의 상호 접속을 촉진하기 위한 표준 규격을 개발하여 ITU 권고로 공표하는데 ITU-R 권고와 IUT-T 권고의 2가지로 작성되어 발간된다.

IUT-T 권고에 나타난 패킷 전송에 관한 종래의 기술에서는 고위 데이터 링크 제어절차 / 점 대 점 통신규약 (high-level data link control procedure : HDLC / point-to-point protocol : PPP)나 링크 엑세스 절차 - 동기식 디지털 계층(link access procedure - synchronous Digital Hierarchy : LAPS) 등의 캡슐화 (encapsulation)기술을 이용하여 패킷을 전송하였다.

여기서, HDLC는 패킷 교환망이나 종합 정보 통신망(ISDN)에서 사용되는 대표적인 데이터 통신 전송 제어 절차로 국제 표준화 기구(ISO)에서 표준화한 방식을의미한다. HDLC에서는 정보를 프레임이라는 단위로 분할하여 전송한다.

프레임이란, 주소와 필수적인 프로토콜 제어정보가 포함된 완전한 하나의 단위로서 네트웍 지점간에 전송되는 데이터로서, OSI 7 계층(Layer) 가운데 제 2 계층인 데이터 링크 층(Data Link Layer)에서 다루어 진다.

프레임은 보통 비트 단위로 차례로 전송되며, 데이터의 앞뒤에 헤더 필드와 트레일러 필드를 포함하고 있다. 프레임 내의 정보나 데이터는 상위계층 또는 다른 프로토콜에 사용되는 캡슐화된 프레임을 포함하고 있을 수도 있다. 실제로, 프레임 릴레이 프레임은 대개 이전의 프로토콜 프로그램에 의해 프레임된 데이터들을 운반한다.

데이터를 분할 전송하는 것은 초기 기술인 기본 모드 전송 제어 절차와 같지만, 전송 제어에 필요한 부호를 언제나 프레임의 최초 부분에 모아 넣어 정보와는 확실하게 구분하여 전송하는 것이 큰 특징이다.

각 프레임의 시작과 끝을 8비트 부호(01111110)로 된 플래그로 감싸기 때문에 프레임의 위치는 쉽게 검출된다.

HDLC에서는 1이 6개 계속되는 것은 플래그에 한정되고, 만일 정보에 1이 6개이상 계속되는 경우에는 다섯 번째 다음에 0을 강제적으로 추가하도록 해서 플래그와는 확실히 구별될 수 있도록 하고 있다. 플래그 다음에는 그림과 같이 송신 측과 수신 측의 식별 번호를 표시하는 주소 부호, 각종 제어정보를 표시하는 제어 부호, 임의의 길이의 데이터 정보 부분 및 프레임 오류 검사 부호(frame error check sequence)가 있다.

수신 측에서 오류가 검출되면 재송을 요구한다. 그러므로 높은 신뢰도가 확보된다. HDLC는 OSI 기본 참조 모델의 데이터 링크 계층(제2계층)의 대표적인 프로토콜이며, X.25 기반의 패킷 교환망이나 ISDN의 D채널을 통한 신호 방식에서도 사용된다.

한편, LAPS는 SDH 전송장치에서 패킷을 전송하기 위하여 ITU-T가 권장하는 통신 규약으로 상술한 바와 같은 HDLC의 간략화된 형태이다.

또한, 캡슐화 기술은 데이터 통신에서 상위 계층의 통신 규약 정보를 하위 통신 규약 프레임 사용자 정보 영역에 내장시켜 전송하는 기술로서, 복수의 프로토콜 층에서 정보를 하나로 종합해서 통신망에 보내는 절차라고도 하는데 터널링(tunneling)과 같은 의미이다.

그러나, 이와 같은 종래의 기술에서는 패킷을 캡슐화 하기 위하여 플래그 바이트(flag byte)를 삽입하거나, 이스케이프(Escape)동작을 위하여 패킷 데이터를 변경하기 때문에 전송할 패킷을 고속으로 처리하기가 어려운 문제점이 있었다. 또한, 패킷을 전송하는 경우에 발생된 에러로 인하여 여러 프레임에 영향을 주어 상대적으로 전송에러가 많은 원거리 전송에 적합하지않았다.

이러한 문제점을 해결하기 위하여 SDL, GFP(Generic Frame Procedure)등과 같은 새로운 기술이 통신 시스템에 적용하려는 노력과 연구가 진행되고 있다. GFP는 원거리 통신망을 통한 효과적인 전달을 위해 IP/PPP, 기가비트 이더넷 (gigabit ethernet), 광 채널(optic channel) 등의 신호를 프레임을 사용하여 다중화하는 방법의 하나이다. GFP 프레임은 가변 길이로서 SDH/SONET에 적합하도록 다른 종류의신호를 한개의 전달 프레임 안에 다중화하기 때문에 대역 효율을 증가시킬 수 있다.

도 1은 종래 기술에 따른 공간분할 방식 다중 채널 GFP 블록도 이다. 도시된 바와 같이, 종래의 기술은 DEMUX를 사용하여 시분할 방식으로 전송되어진 데이터를 공간분할 방식으로 다중화 하는 것을 특징으로 한다. 즉, GFP 채널을 공간적으로 다중화 한 다음, 다중화 된 개수만큼 존재하는 GFP처리 블록에서는 전송된 데이터를 별도로 처리하게 된다. 다시 말하면, 시분할 방식에 의해 동일한 데이터 라인을 통해 전송되어온 데이터들은 별도의 회로에 의해 구성된 다수의 개별 GFP 처리블록에 의해 처리된다. 이때 공간분할 방식 다중화 즉, 병렬적으로 구성된 다수의 개별 회로에 의해 처리된 데이터는 다시 MUX를 사용하여 시분할 방식으로 전송됨으로써 고속 처리가 가능하도록 하는 방식으로 설계되었다.

한편, 종래 기술의 경우는 개별 GFP 채널마다 별도의 회로 즉, 데이터 저장의 역할을 하는 플립플롭 (FLIP-FLOP)과 이를 처리하는 논리회로부로 각각 구성되어 있다. 따라서 다중화 채널의 개수가 늘어남에 따라 이에 비례하여 별도 회로의 개수도 비례하여 증가하게 된다. 이에 따라 전체 회로의 크기도 증가하게 되어 대용량 채널의 회로구현이 어려워진다는 한계를 안게 된다.

결국, 다중 채널이 확장됨에 따라 설계시 회로가 복잡하게 되고 아울러서 회로의 크기가 채널수에 비례하여 증가하게 되어 FPGA(Field Programmable Gate Array)나 ASIC설계에 적합하지 않게 된다는 문제점이 있다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 안출된 것으로, 개개의 GFP 채널마다 구성된 별도의 논리회로를 통합된 하나의 논리회로부인 컴비네셔널 로직(combinational logic)으로 설계하고 개별 플립플롭(Flip-Flop)을 통합된 하나의 메모리부로 대체 설계함으로써 다중 채널 회로를 최소화하여 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 공간분할 방식 다중 채널 GFP 블록도.

도 2는 본 발명에 따른 시분할 처리 방식 다중 채널 GFP 블록도.

도 3은 GFP 프레임 경계 검출 상태도.

도 4는 본 발명에 따른 다중채널 GFP 프레임 경계 검출회로 블록도.

***** 도면의 주요부분에 대한 부호의 설명 *****

100: 메모리부

200: 논리회로부

201: 에러검출부

202: 저장신호 발생부

203: 제 1 카운팅부

204: 제 2 카운팅부

205: 상태결정부

상기의 목적을 달성하기 위하여 본 발명은 크게 메모리부(100)와 논리회로부부(200)로 구성되어 진다. 메모리부(100)는 전송된 데이터를 저장하고 이후 논리회로부(200)에서 처리된 데이터가 귀환되어 저장되며, 논리회로부(200)는 전송된 데이터를 처리하고 다음 상태 처리를 위해 데이터 처리 후 이를 다시 메모리부(100)에 전송한다.

이때 논리회로부(200)는 HEC을 검출하고, 싱글 에러(Single Error)를 수정하고, 다중 에러(Multiple error)를 검출하고, 디스크램블(descramble)을 담당하는 에러검출부(201);와 상기 에러검출부에서 검출한 에러 비트(error bit)로 에러를 보정하는 에러정정부(206); GFP의 페이로드 길이 식별자(Payload Length Identifier: 이하 PLI) 정보를 저장 요구신호를 발생하는 저장 신호 발생부(202); GFP 프레임(FRAME)의 경계 길이를 계산하는 제 1 카운팅부(203); 예비동기상태(PRESYNC) 상태에서 동기(SYNC)상태로 전환하기 위한 횟수를 계산하는제 2 카운팅부(204); 상기 제 1 카운팅부(203) 및 제 2 카운팅부(204)의 계산결과를 받아 GFP 프레임 경계를 결정하는 상태결정부(205)를 포함하여 이루어 진다.

도 2는 본 발명에 따른 시분할 처리 방식 다중 채널 GFP 블록도 이다. 이때 메모리부는 싱크로너스 에스램(synchronous SRAM: Single port RAM 또는 Dual port RAM 모두 가능)을 사용함으로써 FPGA(Field Programmable Gate Array)나 ASIC의 설계시 최소의 크기로 구현 가능토록 하였다. 기술한 바와 같이 본 발명은 종래 기술에서의 개개의 GFP 채널마다 구성된 별도의 논리회로를 통합된 하나의 논리회로부인 컴비네셔널 로직(combinational logic)으로 설계하고 데이터 저장소자 역할을 하는 개별 플립플롭(Flip-Flop)을 통합된 하나의 메모리부로 대체 설계함으로써 구성된다.

도 3은 통신 시스템에서 일반 프레이밍 절차 프레임 경계 상태도이다. 도 3을 참조하면, 동기신호 추적상태(HUNT)는 옥텟(octet)단위로 헤더의 이상유무를 검출하기 위한 패킷 에러 체크 정보(Header Error Check :이하 HEC)를 검출하며, HEC을 검출시 예비동기상태(PRESYNC)로 천이한다. 예비동기상태(PRESYNC)는 프레임 단위로 HEC을 검출하고, 델타(Delta)번 검출시 동기상태(SYNC)로 천이된다.

이때, 시스템은 동기신호 검출시 1번이라도 검출치 못하면 동기신호 추적상태(HUNT)로 자동적으로 천이시킨다. 또한, 델타는 ITU-T G.7041 GFP규격에서 언급된 명칭으로 수학적인 상수로서, 일반적으로 1 이다.

동기상태(SYNC)는 프레임 단위로 cHEC을 검출하며, cHEC에 1 비트 에러 발생시 에러 보정을 실행하고, 다중 비트 에러 발생시 동기신호 추적상태(HUNT)로 천이한다. 동기상태에서는 정상적으로 데이타가 전송이 되며, 다른 상태에서는 전송되지 않는다.

이하, 첨부한 도면을 참조로 본 발명의 실시예에 따른 동작을 설명한다.

도 4는 본 발명에 따른 다중채널 GFP 프레임 경계 검출회로 블록도이다. 입력되는 채널정보에 의하여 싱크로너스 에스램(Synchronous SRAM)에 저장될 어드레스가 결정되므로 MUX/DEMUX의 기능은 싱크로너스 에스램(Synchronous SRAM. 이하 SSRAM)에 내포되어 있으나, 메모리는 ASIC이나, FPGA의 공정에 최적의 조건으로 제공되므로 일반 플립플롭의 사이즈보다 매우 작고, 공간을 효율적으로 사용할 수 있는 장점이 있다.

에러검출부(201)에서는 채널정보를 어드레스로 한 SSRAM을 이용하여 입력되는 8 비트 데이터를 쉬프트시킨다. 이에 따라 매 출력마다 같은 채널정보에 해당하는 지연(delay)된 데이터가 출력되며, 이 중 4 바이트를 디스크램블하고, HEC을 검출한다.

이때 HEC의 결과 값이 0 이 되면 에러검출부(201)는 HEC을 검출하였다는 신호(hec_det)를 출력한다. 만약, 상태(state)가 동기상태(SYNC)일 경우 결과값이 0 이외의 다른값이 출력되면 1비트 에러인지 다중비트 에러인지를 찾아 1비트 에러의 경우 싱글 에러(single_err)를 출력하고 에러가 발생한 비트의 위치 정보(err_bit)를 출력하여 XOR 블럭(206)에서 에러를 수정하나, 다중비트 에러의 경우는 다중 에러(multi_err)를 출력하나 에러는 수정하지 않는다.

저장신호 발생부(202)에서는 동기신호 추적상태(HUNT)인 경우 에러검출부 출력(hec_det)이 '1'이거나, 에러검출부 출력(hec_det)가 아닐 경우 싱크타임 슬롯(sync_ts)이 '1'이 되면, 쉬프트 레지스터의 상위 2 바이트인 PLI 부분을 PLI_VAL에 저장한다.

제 1 카운팅 부(203)에서는 동기신호 추적상태(HUNT)인 경우 에러검출부 출력(hec_det)이 '1'이 되면, 1차 출력(pli_cnt)을 X"0001"로 설정하고, 1차 출력(pli_cnt)의 값이 pli_val과 같게 되면 X"0000"으로 설정하고 그 이외의 경우에는 +1씩 증가시키며, 1차 출력(pli_cnt)의 값이 0이 되면 싱크 타임슬롯 (sync_ts)을 '1'로 출력한다.

제 2 카운팅 부(204)에서는 예비동기상태(PRESYNC)에서 싱크 타임슬롯 (sync_ts) 이 '1'이 될때, 에러검출부 출력(hec_det)이 '1'이면 +1씩 증가 시키고, 만약에 '0'이면 0으로 클리어(clear)한다.

상태 결정부(205)에서는 동기신호 추적상태(HUNT)에서 에러검출부 출력(hec_det)이 '1'이고 1차 출력(pli_cnt)이 0이면 상태는 예비동기상태 (PRESYNC)가 된다. 이때, 예비동기상태 (PRESYNC)에서 싱크 타임슬롯(sync_ts)이 '1'일때, 에러검출부 출력(hec_det)이 '1' 이고 제 2 카운팅부의 출력(delta_cnt)이 DELTA가 되면 동기상태(SYNC)가 되고, 에러검출부 출력(hec_det)이 '0'이면 동기신호추적 상태(HUNT)로 되돌아 간다.

동기상태(SYNC)에서 싱크 타임슬롯(sync_ts)이 '1'일때, 다중에러 (multi_err) 가 검출되면 동기신호추적상태(HUNT)로 된다. 동기신호추적상태(HUNT)에서 HEC검출의 오류에 의하여 PLI정보가 매우 짧거나 매우 길 수 있으나, 다음의HEC검출에 의하여 1차 출력(pli_cnt)이 X"0001"로 재 설정되고, PLI_VAL 도 새로운 값으로 저장된다. 수신되는 데이터가 안정이 되면 정상적인 HEC의 검출이 가능해 지며, 처음 안정된 GFP가 입력시 정상적인 PLI가 PLI_VAL에 업데이트(update)된다. 이때 상태는 동기신호추적상태 (HUNT)이다.

다음 안정된 GFP가 다시 입력이 되면, 1차 출력(pli_cnt)이 0 이 되는 시점에서 에러검출부 출력(hec_det)이 '1'이 되므로 1차 출력(pli_cnt)의 연속성이 깨지지 않고 정상적으로 카운팅이 된다. 이때는 예비동기상태 (PRESYNC)가 되며 제 2 카운팅부의 출력(delta_cnt)이 0 에서 1로 1 증가한다. 정상적인 GFP 프레임이 DELTA번 계속 입력되면, 제 2 카운팅부의 출력(delta_cnt)이 DELTA+1이 되고 동기상태(SYNC)가 된다.

그 다음 GFP 프레임에서는 동기상태(SYNC)이므로 제 2 카운팅부의 출력 (delta_cnt)은 '0'으로 클리어 되며, 다중 에러(multi_err)가 발생할 때까지 동기상태(SYNC)를 유지한다. 동기상태(SYNC)에서 다중 에러(multi_err)가 '1'이 되면, 다시 동기신호 추적상태(HUNT)가 되고 처음부터 본 과정을 반복한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 에게 있어 명백할 것이다.

본 발명은 다중 채널 GFP 프레이머(Framer)의 설계에 있어서 개개의 GFP 채널마다 구성된 별도의 논리 회로를 컴비네셔널 로직(combinational logic)으로 설계하고, 플립플롭을 싱크로너스 에스램으로 대체 설계함으로써 최소의 회로로 다중 채널을 구현할 수 있도록 하였다.

Claims (3)

1. 전송데이터를 고속 처리하기 위하여 패킷을 전송하기 위한 일반 프레이밍 절차에 관한 다중채널 GFP 프레임 경계 검출회로에 있어서,

   수신데이터와 내부처리 데이터를 저장하기 위한 메모리부;

   상기 메모리부로 부터의 출력값을 전송받아 처리하고, 처리된 값을 다시 상기 메모리 부에 귀환시킴으로써 GFP 프레임 경계 검출을 수행하는 논리회로부;

   를 포함하여 구성되는 것을 특징으로 하는 다중채널 GFP 프레임 경계 검출회로.
2. 제 1항에 있어서, 상기 메모리부는 싱크로너스 에스램을 이용하는 것을 특징으로 하는 다중채널 GFP 프레임 경계 검출회로.
3. 제 2항에 있어서, 상기 논리회로부는,

   HEC을 검출하고 싱글 에러를 수정하고, 다중 에러를 검출하고, 디스크램블을 담당하는 에러검출부(201);

   GFP의 페이로드 길이 식별자(PLI)정보를 저장 요구신호를 발생하는 저장 신호 발생부(202);

   GFP 프레임(FRAME)의 경계 길이를 계산하는 제 1 카운팅부(203);

   예비동기상태(PRESYNC) 상태에서 동기(SYNC)상태로 전환하기 위한 횟수를 계산하는 제 2 카운팅부(204);

   상기 제 1 카운팅부(203) 및 제 2 카운팅부(204)의 계산결과를 받아 GFP 프레임 경계를 결정하는 상태결정부(205);로 구성되는 것을 특징으로 하는 다중채널 GFP 프레임 경계 검출회로.