DE69728919T2 - Schaltungsplatine und Halbleiterbauteil mit dieser - Google Patents

Schaltungsplatine und Halbleiterbauteil mit dieser Download PDF

Info

Publication number
DE69728919T2
DE69728919T2 DE69728919T DE69728919T DE69728919T2 DE 69728919 T2 DE69728919 T2 DE 69728919T2 DE 69728919 T DE69728919 T DE 69728919T DE 69728919 T DE69728919 T DE 69728919T DE 69728919 T2 DE69728919 T2 DE 69728919T2
Authority
DE
Germany
Prior art keywords
circuit pattern
insulating substrate
conductive foil
module
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69728919T
Other languages
English (en)
Other versions
DE69728919D1 (de
Inventor
Akira Mito-shi Tanaka
Tadao Naka-gun Kushima
Hideo Mito-shi Shimizu
Sensuke Hitachinaka-shi Okada
Yoshihiko Hitachinaka-shi Koike
Kazuji Hitachi-shi Yamada
Ryuichi Hitachi-shi Saito
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE69728919D1 publication Critical patent/DE69728919D1/de
Application granted granted Critical
Publication of DE69728919T2 publication Critical patent/DE69728919T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Description

  • Die Erfindung betrifft eine Technik zum Montieren eines Leistungs-Halbleiterbauteils, und spezieller betrifft sie ein Halbleiterbauteil mit Modulstruktur mit einem isolierenden Substrat, auf das eine leitende Folie aufgebondet ist.
  • Gemäß der 4, die ein herkömmliches Modul zeigt, ist ein Leistungs-Halbleiterelement 4 mit Lot 6 auf eine Platine mit einem isolierenden Substrat 1, das mit einem Leiterbahnmuster einer leitenden Folie 3 versehen ist, aufgebondet, und die Platine ist durch Lot 7 auf eine Metall-Basisplatte aus Molybdän oder Kupfer gebondet. Das isolierende Substrat 1 ist ein Keramiksubstrat aus Aluminiumoxid, Aluminiumnitrid oder dergleichen. Eine mit einem Leitungsmuster ausgebildete Kupferfolie wird durch z. B. ein Aktivmetallverfahren, wie es in JP-A Nr. 60-177634 offenbart ist, unter Verwendung eines Silberlots, oder durch ein in JP-A Nr. 56-163093 offenbartes Verfahren, gemäß dem eine Kupferfolie direkt auf ein Aluminiumnitridsubstrat gebondet wird, auf das Keramiksubstrat gebondet. Beim Aktivmetallverfahren wird eine Kupferfolie bei einer Temperatur auf ein isolierendes Substrat gebondet, die unter derjenigen liegt, bei der durch das Verfahren eine Kupferfolie direkt auf ein Substrat gebondet wird. Daher sind Restspannungen relativ klein, die aufgrund des Unterschieds der Wärmeexpansionskoeffizienten zwischen dem isolierenden Substrat aus Aluminiumnitrid und der Kupferfolie innerhalb einer Struktur hervorgerufen werden, die dadurch hergestellt wird, dass eine Kupferfolie durch das Aktivmetallverfahren mit einem isolierenden Substrat aus Aluminiumnitrid verbunden wird, und demgemäß ist die Struktur gegen thermische Belastungen beständig, wie sie z. B. durch einen Wärmezyklus auf sie ausgeübt werden.
  • Im Halbleiterelement 4 erzeugte Wärme wird durch das Schaltungsmuster der leitenden Folie 3, das isolierende Substrat 1, die Metall-Basisplatte 8 aus Molybdän oder Kupfer und eine Fettschicht 9 an eine Wärmesenke 10 übertragen, die Wärme abstrahlt. Die Temperaturen des mit dem Muster der leitenden Folie 3 versehenen isolierenden Substrats 1 sowie der Metall-Basisplatte 8, d, h. der Komponenten des Moduls, sind erhöht, während sich das Halbleiterelement 4 im Betrieb befindet. Die Temperaturen dieser Komponenten fallen, nachdem der Betrieb des Halbleiterelements beendet wurde. So steigen und fallen die Temperaturen der Komponenten des Moduls wiederholt. Demgemäß werden im isolierenden Substrat 1 aufgrund des Unterschieds zwischen den Wärmeexpansionskoeffizienten des isolierenden Substrats 1 und des Schaltungsmusters der leitenden Folie 3 thermische Spannungen hervorgerufen.
  • Vorzugsweise sind durch die Erfindung eine hoch zuverlässige Platine und ein hoch zuverlässiges Halbleiterbauteil mit Modulstruktur mit einem Leistungs-Halbleiterelement und einem isolierenden Substrat geschaffen, die die Entstehung von Rissen im isolierenden Substrat vermeiden können.
  • Gemäß der Erfindung ist eine Platine gemäß dem Anspruch 1 geschaffen. Vorzugsweise ist die Platine in einem Halbleiterbauteil gemäß dem Anspruch 5 enthalten.
  • Gemäß der Erfindung ist das Volumen der leitenden Folie im Randabschnitt der Bindeschicht null. Daher sind thermische Spannungen in einem Abschnitt des isolierenden Substrats, der mit dem Randabschnitt der Bindeschicht verbunden ist, verringert.
  • 1 ist eine typische Schnittansicht eines Moduls.
  • 2(a) und 2(b) sind eine Draufsicht bzw. eine Schnittansicht eines isolierenden Substrats.
  • 3 ist eine Draufsicht eines Schaltungsmusters.
  • 4 ist eine typische Schnittansicht eines herkömmlichen Moduls.
  • 5 ist ein Kurvenbild, das die Abhängigkeit der Anzahl von Wärmezyklen, bei der im isolierenden Substrat Risse entstehen, von der Breite des Randabschnitts zeigt, der sich bis über die Ränder des Schaltungsmusters der isolierenden Folie hinaus erstreckt.
  • 6(a) und 6(b) sind eine Schnittansicht bzw. eine Draufsicht eines Teils eines Schaltungsmusters gemäß der Erfindung.
  • 7(a) und 7(b) sind eine Schnittansicht bzw. eine Draufsicht eines Mo duls gemäß der Erfindung.
  • 8(a) und 8(b) sind eine Schnittansicht bzw. eine Draufsicht eines isolierenden Substrats.
  • 9(a) und 9(b) sind eine Schnittansicht bzw. eine Draufsicht eines isolierenden Substrats.
  • 10(a) und 10(b) bilden eine Schnittansicht des Rands einer Platine.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Erstens
  • Nun wird unter Bezugnahme auf die 1 ein Beispiel beschrieben.
  • Durch ein herkömmliches Verfahren wird ein isolierendes Substrat 1, das mit einem Schaltungsmuster 3 einer leitenden Folie versehen ist, dadurch hergestellt, dass eine Bindeschicht 2 mit einem dem Schaltungsmuster 3 entsprechenden Muster auf das isolierende Substrat 1 gedruckt wird, eine Kupferfolie auf der aufgedruckten Bindeschicht 2 ausgebreitet wird, Druck auf die Kupferfolie ausgeübt wird, um sie mit dem isolierenden Substrat 1 zu verbinden, und die Kupferfolie geätzt wird, um das Schaltungsmuster 3 der leitenden Folie auszubilden. Die Bindeschicht 2 wird mit einer Form hergestellt, die identisch mit dem Schaltungsmuster 3 der leitenden Folie, d. h. der Kupferfolie, ist.
  • Im Allgemeinen besteht die das Schaltungsmuster 3 bildende leitende Folie aus einer Kupferfolie, und das isolierende Substrat 1 besteht aus einem Keramikmaterial. Der Wärmeexpansionskoeffizient von Kupfer beträgt 17 × 10–6/°C, und diejenigen von Aluminiumoxid und Aluminiumnitrid betragen 6,5 × 10–6/°C und 4,5 × 10–6/°C. Daher wird in einem Teil des Keramiksubstrats, der einem Randabschnitt 14 des Schaltungsmusters 3 der leitenden Folie entspricht, aufgrund des Unterschieds der Wärmeexpansionskoeffizienten zwischen der das Schaltungsmuster 3 bildenden leitenden Folie und dem isolierenden Substrat 1 die maximale Spannung induziert.
  • Wenn die Bindeschicht 2 mit einem Muster ausgebildet wird, das über einen Randabschnitt 15 verfügt, der innerhalb des Randabschnitts 14 des Schaltungsmusters liegt, konzentrieren sich wegen unzureichender Genauigkeit bei der Ausrichtung einer Ätzmaske zum Herstellen des Randabschnitts und einer Druckmaske zum Aufdrucken der Bindeschicht erhöhte Spannungen in demjenigen Teil des Keramiksubstrats, der dem Randabschnitt 15 entspricht, und dadurch besteht die Tendenz, dass im Keramiksubstrat Risse erzeugt werden. Die im Keramiksubstrat induzierten Spannungen nehmen mit zunehmender Dicke der das Schaltungsmuster 3 bildenden leitenden Folie zu. Bei einem in JP-A Nr. 5-152461 offenbarten Verfahren wird der Randabschnitt 14 des Schaltungsmusters der leitenden Folie durch eine mechanische Maßnahme, wie Pressen, oder eine chemische Maßnahme, wie Ätzen, mit verringerter Dicke ausgebildet. Daher besteht die Möglichkeit, dass sich im Keramiksubstrat aufgrund des Drucks, der durch eine Presse oder einen Ätzprozess auf es ausgeübt wird, Risse entstehen. Das Beispiel löst dieses Problem durch Herstellen der Bindeschicht 2 in einem Gebiet, das größer als dasjenige des Schaltungsmusters 3 der leitenden Folie ist. Da die Ränder des Randabschnitts 15 der Bindeschicht 2 nicht genau mit denen des Randabschnitts 14 des Schaltungsmusters 3 der leitenden Folie übereinstimmen, ist die Spannungskonzentration in einem speziellen Teil des Keramiksubstrats unabhängig von der Dicke der das Schaltungsmuster 3 bildenden leitenden Folie gelindert. Versuche zeigten, dass Spannungen, die sich im Randabschnitt 15 der Bindeschicht 2 konzentrieren, halbiert werden können, wenn das Schaltungsmuster 3 der leitenden Folie innerhalb der Fläche des Musters der Bindeschicht 2 liegt, und wenn die Bindeschicht 2, die in direktem Kontakt mit dem Keramiksubstrat steht, mit einer Dicke ausgebildet wird, die kleiner als die der das Schaltungsmuster 3 bildenden leitenden Folie ist. Selbstverständlich können die Ränder des Schaltungsmusters 3 der leitenden Folie nach außen verjüngt sein. Der Randabschnitt des Schaltungsmusters 3 der leitenden Folie kann einem Ätzvorgang unterzogen werden. Das Schaltungsmuster 3 der leitenden Folie kann durch jedes beliebige Verfahren und jeder beliebigen Schnittform hergestellt werden. So kann die Zuverlässigkeit des Keramiksubstrats selbst dann gewährleistet werden, wenn die das Schaltungsmuster 3 bildende leitende Folie eine große Dicke aufweist, um das Schaltungsmuster 3 mit großem Stromführungsvermögen zu versehen. Das Beispiel ist dann besonders effektiv, wenn es in den Eckabschnitten des Schaltungsmusters 3 der leitenden Folie angewandt wird, in denen die Tendenz einer Spannungskonzentration besteht.
  • Zweites Beispiel
  • Die 2(a) ist eine Draufsicht eines isolierenden Substrats 1, das mit einem Schaltungsmuster 3 einer leitenden Folie versehen ist, und die 2(b) ist eine Schnittansicht entlang der Linie A-A in der 2(a). Das isolierende Substrat 1 war ein Aluminiumnitridsubstrat. Das isolierende Substrat 1 kann ein Substrat aus irgendeinem geeigneten elektrisch isolierenden Material sein, so dass es aus einem anderen Keramikmaterial als Aluminiumnitrid hergestellt sein kann, wie aus Aluminiumoxid oder Siliciumcarbid, oder aus einem Verbundmaterial, das dadurch hergestellt wird, dass ein Metallsubstrat und ein Keramiksubstrat aufeinander laminiert werden. Eine Bindeschicht 2 wurde durch Aufsprühen eines Silber und Kupfer als Hauptkomponenten enthaltenden Silberlots hergestellt. Es ist bevorzugt, dass das Silberlot ein Metall mit einem Wärmeexpansionskoeffizienten zwischen denen des Materials der die Schaltungsmuster 3 bildenden leitenden Folien und dem Material des Keramiksubstrats enthält, um nachteilige Effekte zu verringern, die der Differenz zwischen den Wärmeexpansionskoeffizienten der Schaltungsmuster 3 und des Keramiksubstrats zuzuschreiben sind. Vorzugsweise wird dem Silberlot Titanhydrid zugesetzt, um die Verbindungsfestigkeit zwischen dem Silberlot und dem Aluminiumnitridsubstrat zu verbessern. Bei diesem Beispiel wurden die Schaltungsmuster 3 durch Bearbeiten gewalzter Kupferfolien hergestellt. Das mit den Schaltungsmustern 3 der leitenden Folien versehene isolierende Substrat 1 wurde durch das folgende Verfahren hergestellt. Als Erstes wurden Bindeschichten 2 aus Silberlot mit vorbestimmten Mustern auf den entgegengesetzten Flächen des Aluminiumnitridsubstrats jeweils durch Siebdrucken hergestellt, und die Bindeschichten 2 wurden getrocknet. Anschließend wurden Kupferfolien in engem Kontakt mit den entgegengesetzten Flächen des Aluminiumnitridsubstrats, auf dem jeweils die Bindeschichten 2 ausgebildet waren, ausgebreitet, und Druck und Wärme wurden über Abstandshalter auf die Kupferfolien übertragen, um das isolierende Substrat mit den darauf gebondeten Kupferfolien zu erhalten. Dann wurde das isolierende Substrat mit den darauf gebondeten Kupferfolien einem Ätzprozess unterzogen, um die Schaltungsmuster 3 der leitenden Folien auszubilden. Beim Ätzprozess wurden Resistmuster in solcher Weise hergestellt, dass die Ränder der durch Ätzen der Kupferfolien hergestellten Schaltungsmuster innerhalb der Muster der Bindeschichten aus Silberlot liegen. Wie es in der 2(a) dargestellt ist, verfügen die Muster der so hergestellten Bindeschichten 2 über Flächen, die jeweils größer als die der entsprechenden Schaltungsmuster 3 der leitenden Folien sind. Die Flächen der Schaltungsmuster 3 der leitenden Folien, d. h. der Kupferfolien, die auf dem isolierenden Substrat 1 hergestellt worden waren, wurden durch einen stromlosen Nickel-Phosphor-Plattierprozess mit Antioxidationsfilmen beschichtet. Dann wurden das isolierende Substrat 1 und Elektrodenanschlüsse, die nicht dargestellt sind, auf eine Metall-Basisplatte 8 aus Molybdän gebondet, und die Baugruppe aus dem isolierenden Substrat 1 und der Metall-Basisplatte 8 wurde in ein Gehäuse eingeschlossen, das nicht dargestellt ist, um ein in der 1 dargestelltes Modul fertig zu stellen. Die Tabelle 1 zeigt die Ergebnisse von (–40°C/125°)-Wärmezyklustests an Modulen verschiedener Konstruktionen, die ausgeführt wurden, um die Wärmezyklus-Zuverlässigkeit der Module zu bewerten.
  • Tabelle 1
    Figure 00060001
  • Hinweis
    • Testmodul 1 Modul, das mit einer Bindeschicht mit einem Randabschnitt versehen ist, der innerhalb der Ränder eines Schaltungsmusters liegt.
    • Testmodul 2 Modul, das mit einer Bindeschicht versehen ist, deren Ränder genau mit denen eines Schaltungsmusters übereinstimmen.
    • Testmodul 3 Modul, das mit einer Bindeschicht versehen ist, die über einen Randabschnitt verfügt, der sich bis über die Ränder des Schaltungsmusters nach außen erstreckt.
    • o: Im Keramiksubstrat entstanden keine Risse.
    • x: Im Keramiksubstrat entstanden Risse.
  • Beim Testmodul 3, das mit einer Silberlotschicht mit einer größeren Fläche als der der entsprechenden Kupferfolie versehen ist, entstanden im isolierenden Substrat 1 keine Risse, und die Kupferfolie löste sich nicht von diesem, und das Modul funktionierte nach 100 Wärmezyklen normal. Beim Testmodul 2, das mit einer Silberlotschicht mit einer Fläche und einer Form versehen war, die mit denen der Kupferfolie übereinstimmen, entstanden im isolierenden Substrat 1 Risse, und die Kupferfolie löste sich nach ungefähr 200 Wärmezyklen vom isolierenden Substrat. Beim Testmodul 1, das mit einer Silberlotschicht mit einer Fläche und einer Form kleiner als denen der Kupferfolie versehen war, entstanden im isolierenden Substrat 1 Risse, und die Kupferfolie löste sich nach 50 Wärmezyklen vom isolierenden Substrat 1.
  • Drittes Beispiel
  • Die 3 ist eine Draufsicht eines Schaltungsmusters 3 einer leitenden Folie, wie sie beim dritten Beispiel verwendet wurde. Es ist bevorzugt, dass das Schaltungsmuster 3 der leitenden Folie über eine große Fläche verfügt, um einen hohen Strom zu leiten. Daher wurden die geraden Ränder eines Schaltungsmusters 3 so hergestellt, dass sie genau mit den entsprechenden Rändern eines Musters einer Bindeschicht 2 übereinstimmten, und die Ecken des Schaltungsmusters 3 der leitenden Folie wurden mit Formen mit einem Krümmungsradius über dem der entsprechenden Ecken des Musters der Bindeschicht 2 gerundet. So erstreckten sich die Eckabschnitte des Musters der Bindeschicht 2 über die entsprechenden Ränder des Schaltungsmusters 3 hinaus nach außen. Das Modul bei der dritten Ausführungsform wurde einem Wärmezyklustest unterzogen. Im isolierenden Substrat 1 waren nach 1000 Wärmezyklen keine Risse entstanden.
  • Wie es aus den Ergebnissen des Wärmezyklustests bekannt ist, muss sich nicht der gesamte Randabschnitt der Bindeschicht 2 notwendigerweise über die Ränder des Schaltungsmusters 3 der leitenden Folie hinaus nach außen erstrecken; es können sich nur Teile des Musters des Silberlots, die den Eckabschnitten des Schaltungsmusters 3 der leitenden Folie entsprechen, über die Eckabschnitte des Schaltungsmusters 3 hinaus nach außen erstrecken.
  • Viertes Beispiel
  • Es wurden Module verschiedener Konfigurationen, die sich hinsichtlich der Breite des Randabschnitts 16, der sich ausgehend von den Rändern 14 des Schaltungsmusters der leitenden Folie nach außen erstreckte, voneinander unterschieden, durch dasselbe Verfahren hergestellt, mit dem das Modul beim zweiten Beispiel hergestellt wurde. Die Schaltungsmuster wurden dadurch hergestellt, dass eine 0,3 mm dicke Kupferfolie bearbeitet wurde, die mittels einer 0,03 mm dicken Bindeschicht auf ein isolierendes Substrat gebondet worden war. Die 5 ist ein Kurvenbild, das die Abhängigkeit der Anzahl der Wärmezyklen, bei der im isolierenden Substrat Risse entstehen, von der Breite des Randabschnitts 16, der sich bis über die Ränder 14 des Schaltungsmusters der leitenden Folie hinaus erstreckt, zeigt. In der Praxis ist es wünschenswert, dass das Modul mindestens 500 Wärmezyklen und Rissbildung Stand hält. Risse entwickelten sich im Modul mit einem Randabschnitt 16 mit einer Breite von 0,02 mm nach 400 Wärmezyklen, und im Modul mit einem Randabschnitt 16 mit einer Breite von 0,03 mm entwickelten sie sich nach 800 Wärmezyklen. Aus den Ergebnissen der Wärmezyklustests ist es bekannt, dass eine Rissbildung im isolierenden Substrat des Moduls praktisch verhindert werden kann, wenn der Randabschnitt 16 der Bindeschicht eine Breite aufweist, die der Dicke der Bindeschicht entspricht oder größer als diese ist.
  • Fünftes Beispiel
  • Module verschiedener Konfigurationen, die sich in der Dicke der Kupferfolie zum Ausbilden des Schaltungsmusters 31 voneinander unterschieden, wurden durch dasselbe Verfahren hergestellt, mit dem das Modul beim zweiten Beispiel hergestellt wurde. Es wurde eine 0,03 mm dicke Bindeschicht 2 verwendet. Die Breite des Randabschnitts 16 der Bindeschicht, der sich von den Rändern 14 des Schaltungsmusters der isolierenden Folie nach außen erstreckte, betrug bei allen Modulen 0,1 mm. Die Schaltungsmuster 3 wurden dadurch hergestellt, dass Kupferfolien mit Dicken von 0,1 mm, 0,3 mm, 0,6 mm und 1,2 mm bearbeitet wurden. In keinem der Module entstanden Risse, und alle Module funktionierten nach 100 Wärmezyklen normal.
  • Sechstes Beispiel
  • Die 6(a) ist eine Draufsicht eines Teils eines beim vierten Beispiel verwendeten Schaltungsmusters 3, und die 6(b) ist eine Schnittansicht entlang einer Linie B-B in der 6(a). Es wurde eine Silberlot-Bindeschicht 2 verwendet. Eckabschnitte eines Musters der Bindeschicht 2, die Eckabschnitten eines Schaltungsmusters 3 einer leitenden Folie entsprachen, wurden aus Mustern einer Harzschicht 11 eines Siliconharzes statt aus Silberlot hergestellt. Die Muster der Harzschicht 11 können aus einem beliebigen anderen Harz als Siliconharz hergestellt werden, vorausgesetzt, dass das Harz einer Wärme von 150°C oder höher Stand halten kann. Die Harzschicht 11 breitet sich von unterhalb dem Umfangsabschnitt des Schaltungsmusters zur Außenseite desselben aus. In den Modulen des sechsten Beispiels bildeten sich keine Risse aus, und das Modul funktionierte nach 100 Wärmezyklen normal.
  • Siebtes Beispiel
  • Die 7(a) und 7(b) sind eine Teil-Schnittansicht bzw. eine Teil-Draufsicht eines Moduls beim sechsten Beispiel. Es ist bevorzugt, dass das Schaltungsmuster 3 einer leitenden Folie über eine große Fläche verfügt, um einen hohen Strom zu führen. Daher wurden die geraden Ränder des Schaltungsmusters 3 so ausgebildet, dass sie mit den entsprechenden Rändern eines Musters einer Bindeschicht 2 übereinstimmten, und Eckabschnitte des Schaltungsmusters 3 wurden statt mit einem Silberlot mittels einer Harzschicht 11 mit einem Substrat verbunden. Die Harzschicht 11 wurde hergestellt, um die Eckabschnitte des Schaltungsmusters 3 zu entwickeln.
  • Wie es in den 7(a) und 7(b) dargestellt ist, muss ein Raum 17 unter dem Eckabschnitt des Schaltungsmusters nicht notwendigerweise ganz mit der Harzschicht 11 aufgefüllt sein; die Harzschicht 11 kann entlang dem Rand des Schaltungsmusters ausgebildet sein, um den Randabschnitt zu entwickeln. In den Modulen bei der siebten Ausführungsform entstanden keine Risse, und das Modul funktionierte nach 100 Wärmezyklen normal.
  • Achtes Beispiel
  • Module mit Bindeschichten 2 aus einem Silberlot mit jeweils verschiedenen Dicken wurden durch dasselbe Verfahren hergestellt, durch das das zweite Beispiel hergestellt wurde. Schaltungsmuster 3 der Module wurden durch Bearbeiten einer 0,3 mm dicken Kupferfolie hergestellt, und Bindeschichten wurden so hergestellt, dass die Breite eines Randabschnitts jeder Bindeschicht, der sich bis über die Ränder 14 jedes Schaltungsmusters nach außen erstreckte, 0,1 mm betrug. Die Dicken der Bindeschichten des Silberlots der Module betrugen 0,1 mm, 0,03 mm, 0,05 mm, 0,1 mm bzw. 0,2 mm. Im Keramiksubstrat des Moduls mit einer 0,2 mm Bindeschicht aus Silberlot entstanden vor 1000 Wärmezyklen Risse, aber in den Keramiksubstraten der Module mit Bindeschichten mit einer Dicke nicht über 0,1 mm entstanden keine Risse, und diese Module funktionierten nach 100 Wärmezyklen normal.
  • Neuntes Beispiel
  • Die 8(b) ist eine Teildraufsicht eines isolierenden Substrats 1, das mit einem Schaltungsmuster 3 einer leitenden Folie gemäß dem neunten Beispiel versehen ist, und die 8(a) ist eine Schnittansicht entlang einer Linie D-D in der 8(b). Mit dem Schaltungsmuster 3 ist ein durch Umbiegen eines Stahlblechs hergestellter Elektrodenanschluss 12 mittels einer Anschluss-Bindeschicht 13 aus einem Lot verbunden. Wie es in der 8(b) dargestellt ist, erstrecken sich Abschnitte einer Bindeschicht 2 über die Ränder des Schaltungsmusters 3 hinaus nach außen. Wenn das Modul Wärmezyklen unterliegt, bewirkt dies, dass sich der Elektrodenanschluss 12 durch Wärme ausdehnt, wobei das Keramiksubstrat durch das Schaltungsmuster 3 unter dem Elektrodenanschluss durch diesen Spannungen unterliegt, und im Keramiksubstrat werden Spannungen induziert. Wenn ein Abschnitt des Schaltungsmusters um den Elektrodenanschluss 12 herum eine kleine Fläche aufweist, wird in einem Teil des Keramiksubstrats, der den Rändern des Schaltungsmusters entspricht, eine hohe Spannung induziert. Die im Keramiksubstrat induzierte Spannung kann dadurch verringert werden, dass die Bindeschicht 2 mit einer Breite hergestellt wird, die größer als die des Schaltungsmusters 3 ist, wie es in der 8(b) dargestellt ist. Beim Modul gemäß dem achten Beispiel betrug die maximale Breite von Teilen der Bindeschicht 2, die außerhalb des Schaltungsmusters 3 lagen, wie es in der 8(b) dargestellt ist, 0,2 mm, und der Elektrodenanschluss 12 war mit dem auf dem Substrat ausgebildeten Schaltungsmuster 3 verbunden. Im Modul entstanden keine Risse, und das Modul funktionierte nach 100 Wärmezyklen normal.
  • Es wurde ein Substrat gemäß einem Vergleichsbeispiel hergestellt, das mit einem Schaltungsmuster 3 und einer Bindeschicht versehen war, die sich nicht bis über die Ränder des Schaltungsmusters 3 hinaus nach außen erstreckte, und es wurde ein Modul dadurch hergestellt, dass ein Elektrodenanschluss 12 mit dem Substrat verbunden wurde. Das Modul beim Vergleichsbeispiel konnte nach 1000 Wärmezyklen nicht mehr normal arbeiten. Das Modul wurde nach 1000 Wärmezyklen auseinander gebaut und untersucht. In einem Teil des Keramiksubstrats um den Elektrodenanschluss 12 herum wurden Risse aufgefunden.
  • Zehntes Beispiel
  • Die 9(b) ist eine Teil-Draufsicht eines isolierenden Substrats 1, das mit einem Schaltungsmuster 3 einer leitenden Folie beim zehnten Beispiel versehen ist, und die 9(a) ist eine Schnittansicht entlang einer Linie E-E in der 9(b). Mit dem Schaltungsmuster 3 ist ein Elektrodenanschluss 12 durch eine Bindeschicht 13 verbunden. Beim zehnten Beispiel wurden Harzschichten 11 um den Elektrodenanschluss 12 herum ausgebildet, um Schaltungsmuster, die nicht dargestellt sind, benachbart zum Schaltungsmuster 3 auszubilden, können so nahe wie möglich am Schaltungsmuster 3 mit dem kleinsten erforderlichen Isolierraum dazwischen angeordnet werden. Das Modul bei der neunten Ausführungsform funktionierte nach 1000 Wärmezyklen normal.
  • Elftes Beispiel
  • Die 10 zeigt Schnitte von Rändern von Platinen.
  • In der 10(a) verfügt ein Randabschnitt einer Kupferfolie 3 über Stufenform. Die Dicke des Randabschnitts der Kupferfolie 3 ist kleiner als ein Abschnitt der Kupferfolie 3 innerhalb des Randabschnitts. Ein Randabschnitt einer Bindeschicht 2 erstreckt sich außerhalb eines Rands der Kupferfolie 3.
  • In der 10(b) verfügt ein Randabschnitt der Kupferfolie 3 über sich verjüngende Form. Die Dicke des Randabschnitts der Kupferfolie 3 wird allmählich kleiner als der Abschnitt der Kupferfolie 3 innerhalb des Randabschnitts. Ein Randabschnitt einer Bindeschicht 2 erstreckt sich außerhalb eines Rands der Kupferfolie 3.
  • Gemäß dem Beispiel in den 10(a) und 10(b) sind die thermischen Spannungen in einem Teil des Keramiksubstrats 1, der mit dem Randabschnitt der Bindeschicht 2 verbunden ist, verringert. Außerdem thermische Belastungen in einem Teil des Keramiksubstrats 1 unter dem Randabschnitt der Kupferfolie 3.
  • Ein Rand der Kupferfolie 3 kann mit einem Rand der Bindeschicht 2 ausgerichtet werden.
  • Gemäß der Erfindung kann das Ausmaß der durch das Schaltungsmuster hervorgerufenen Spannungskonzentration in einem Teil des isolierenden Substrats verringert werden, und dadurch kann die Zuverlässigkeit des Halbleiterbauteils gegenüber wiederholter thermischer Belastung verbessert werden.

Claims (5)

  1. Platine mit einem isolierenden Substrat (1) und einer durch eine Bindeschicht (2) mit dem isolierenden Substrat verbundenen leitenden Folie, wobei die Bindeschicht (2) eine größere Fläche hat als die leitende Folie und ein sich nach außen über die Kanten der leitenden Folie hinweg erstreckender Randbereich (15) der Bindeschicht eine Breite hat, die größer ist als die Dicke der Bindeschicht unterhalb der leitenden Folie.
  2. Platine nach Anspruch 1, wobei die Dicke des sich nach außen über die Kanten der leitenden Folie hinweg erstreckenden Randbereichs (15) der Bindeschicht 0,1 mm oder weniger beträgt.
  3. Platine nach Anspruch 1, wobei die leitende Folie mit dem isolierenden Substrat (1) durch mehrere Arten von Bindeschichten verbunden ist.
  4. Platine nach Anspruch 3, wobei auf der leitenden Folie mehrere Arten von Bindeschichten ausgebildet sind, die mit denen übereinstimmen, die die leitende Folie mit dem isolierenden Substrat (1) verbinden.
  5. Halbleiterbauelement mit einer Platine nach einem der vorhergehenden Ansprüche, einer metallischen Basisplatte, auf der das isolierende Substrat angeordnet ist, und einem auf der leitenden Folie aufgebrachtes Halbleiterelement.
DE69728919T 1996-02-07 1997-01-30 Schaltungsplatine und Halbleiterbauteil mit dieser Expired - Fee Related DE69728919T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2089796 1996-02-07
JP2089796 1996-02-07

Publications (2)

Publication Number Publication Date
DE69728919D1 DE69728919D1 (de) 2004-06-09
DE69728919T2 true DE69728919T2 (de) 2005-04-14

Family

ID=12040026

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69728919T Expired - Fee Related DE69728919T2 (de) 1996-02-07 1997-01-30 Schaltungsplatine und Halbleiterbauteil mit dieser

Country Status (2)

Country Link
EP (1) EP0789397B1 (de)
DE (1) DE69728919T2 (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3845925B2 (ja) * 1996-02-05 2006-11-15 住友電気工業株式会社 窒化アルミニウム基材を用いた半導体装置用部材及びその製造方法
JP3512977B2 (ja) * 1996-08-27 2004-03-31 同和鉱業株式会社 高信頼性半導体用基板
EP0935286A4 (de) * 1997-05-26 2008-04-09 Sumitomo Electric Industries Kupfer-schaltungsverbindungssubstrat und seine herstellung
TW408453B (en) * 1997-12-08 2000-10-11 Toshiba Kk Package for semiconductor power device and method for assembling the same
DE10158185B4 (de) * 2000-12-20 2005-08-11 Semikron Elektronik Gmbh Leistungshalbleitermodul mit hoher Isolationsfestigkeit
JP4811756B2 (ja) * 2001-09-28 2011-11-09 Ｄｏｗａメタルテック株式会社 金属−セラミックス接合回路基板の製造方法
JP4057407B2 (ja) * 2002-12-12 2008-03-05 三菱電機株式会社 半導体パワーモジュール
DE10352670A1 (de) * 2003-11-11 2005-06-16 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Elektrisches Bauelement
DE102004055511B3 (de) * 2004-11-17 2006-02-09 Danfoss Silicon Power Gmbh Verfahren zum Herstellen eines Leistungshalbleitermoduls
US7776426B2 (en) 2005-03-04 2010-08-17 Dowa Metaltech Co., Ltd. Ceramic circuit substrate and manufacturing method thereof
JP4722514B2 (ja) * 2005-03-16 2011-07-13 三菱電機株式会社 半導体装置および該半導体装置用絶縁基板
JP5168866B2 (ja) * 2006-09-28 2013-03-27 三菱電機株式会社 パワー半導体モジュール
JP5261982B2 (ja) 2007-05-18 2013-08-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP4867793B2 (ja) * 2007-05-25 2012-02-01 株式会社豊田自動織機 半導体装置
DE102013104739B4 (de) * 2013-03-14 2022-10-27 Rogers Germany Gmbh Metall-Keramik-Substrate sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
CN103594505A (zh) * 2013-11-21 2014-02-19 西安永电电气有限责任公司 一种局部放电减弱的高压igbt模块及其制造方法
DE102018104521B4 (de) 2018-02-28 2022-11-17 Rogers Germany Gmbh Metall-Keramik-Substrate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3165502D1 (en) 1980-04-21 1984-09-20 Bbc Brown Boveri & Cie Multi-layered-solder and method of producing such solder
DE3036128C2 (de) * 1980-09-25 1983-08-18 Brown, Boveri & Cie Ag, 6800 Mannheim Verfahren zum direkten Verbinden von Kupferfolien mit Oxidkeramiksubstraten
JPH0697671B2 (ja) 1984-02-24 1994-11-30 株式会社東芝 パワー半導体モジユール基板の製造方法
DE4031814A1 (de) * 1990-10-08 1992-04-09 Bosch Gmbh Robert Leistungshalbleiter-verpackung mit einem integrierten leistungshalbleiter
JPH05152461A (ja) 1991-11-26 1993-06-18 Toshiba Corp セラミツクス回路基板
US5906310A (en) * 1994-11-10 1999-05-25 Vlt Corporation Packaging electrical circuits
EP0766307B1 (de) * 1995-03-20 2007-08-08 Kabushiki Kaisha Toshiba Schaltungssubstrat aus siliziumnitrid

Also Published As

Publication number Publication date
EP0789397A2 (de) 1997-08-13
DE69728919D1 (de) 2004-06-09
EP0789397A3 (de) 1998-05-13
EP0789397B1 (de) 2004-05-06

Similar Documents

Publication Publication Date Title
DE69728919T2 (de) Schaltungsplatine und Halbleiterbauteil mit dieser
DE69220892T2 (de) Verfahren zur Herstellung eines mehrschichtigen Polyimid-Verdrahtungssubstrats
DE69218319T2 (de) Mehrschichtige Leiterplatte aus Polyimid und Verfahren zur Herstellung
DE3786861T2 (de) Halbleiteranordnung mit Gehäuse mit Kühlungsmitteln.
DE69207520T2 (de) Elektrische Leiterplattenbaugruppe und Herstellungsverfahren für eine elektrische Leiterplattenbaugruppe
DE3888552T2 (de) Elektronische Packungsstruktur.
DE69120198T2 (de) Mehrschichtige, gedruckte Leiterplatte und Verfahren zu ihrer Herstellung
DE69113187T2 (de) Verfahren zur Herstellung einer elektronische Dünnschichtanordnung.
EP0016925B1 (de) Verfahren zum Aufbringen von Metall auf Metallmuster auf dielektrischen Substraten
EP0035093A2 (de) Anordnung zum Packen mehrerer schnellschaltender Halbleiterchips
DE102009014582A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE3125518A1 (de) "duenne verdrahtungsanordnung"
DE3616494A1 (de) Integrierte schaltungspackung und verfahren zur herstellung einer integrierten schaltungspackung
EP1927132B1 (de) Verfahren zur herstellung eines leistungshalbleitermoduls
DE2801153A1 (de) Herstellungsverfahren fuer leistungshalbleiter mit pressanschluessen
EP2170026B1 (de) Metall-Keramik-Substrat für elektrische Schaltkreise- oder Module, Verfahren zum Herstellen eines solchen Substrates sowie Modul mit einem solchen Substrat
DE2510757A1 (de) Verfahren zum herstellen von traegersubstraten fuer hochintegrierte halbleiter-schaltungsplaettchen und durch dieses verfahren hergestellte substrate
DE68926258T2 (de) Verfahren zum Herstellen eines uniaxial elektrisch leitenden Artikels
DE69105070T2 (de) Verfahren zum Herstellen eines isolierenden Substrats für Halbleiterbauelemente und eine dazu verwendete, mit einem Muster versehene, Metallplatte.
DE3931551C2 (de) Verfahren zum Herstellen eines Substrates
DE3930858A1 (de) Modulaufbau
DE3853673T2 (de) Automatische Bandmontage-Packung.
DE2249209A1 (de) Leiterrahmen zur verwendung in gehaeusen fuer halbleiterbauelemente
DE3871996T2 (de) Verfahren und apparat zum montieren eines biegsamen filmtraegers fuer einen halbleiterchip auf einem schaltungssubstrat.
DE102019115573B4 (de) Leistungselektronische Schalteinrichtung und Verfahren zur Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee