DE69724201T2 - Datendekoder - Google Patents

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Description

  • Die Erfindung bezieht sich auf eine Datendecodiervorrichtung.
  • Eine bevorzugte Ausführungsform der Erfindung, die nachstehend beschrieben wird, bezieht sich auf eine Datendecodiervorrichtung, die auf der Grundlage zumindest eines Vergleichspegels ein Wiedergabe-Hf-Signal, welches von bzw. aus einem Aufzeichnungsträger bzw. -medium ausgelesen worden ist, auf bzw. in dem Informationen unter Verwendung von begrenzten Lauflängencodes (RLL) aufgezeichnet sind, in Abgabe-Kanalbitdaten decodiert; die Erfindung betrifft insbesondere eine solche Datendecodiervorrichtung, dass in dem Fall, dass irgendein Teil bzw. Bereich in den Kanalbitdaten vorhanden ist, der nicht der Bedingung der minimalen Lauflänge oder der maximalen Lauflänge derselben Symbole genügt, ein Bit, welches mit hoher Wahrscheinlichkeit als Bitfehler betrachtet wird, auf der Grundlage eines Wiedergabe-Hf-Signalpegels ausgewählt wird, wenn eine Pegelentscheidung erfolgt, um das ausgewählte Bit zu korrigieren, damit Kanalbitdaten abgegeben werden, die den Bedingungen der minimalen Lauflänge und der maximalen Lauflänge derselben Symbole genügen.
  • Bei der Übertragung von Daten oder bei der Aufzeichnung von Daten auf einem Aufzeichnungsträger, beispielsweise einer magnetischen Platte, einer optischen Platte oder einer magnetooptischen Platte, etc. wird eine Modulation von Daten ausgeführt, damit diese in Übereinstimmung mit der Übertragung oder Aufzeichnung gelangen. Eine Blockcodierung ist als eines derartiger Modulationssysteme bekannt. Diese Blockcodierung ist imstande, eine Blockbildung einer Datenfolge in Einheiten vorzunehmen, die aus m × i Bits bestehen (nachstehen als Datenwörter bezeichnet), um derartige Datenwörter in Codewörter, welche aus n × i Bits bestehen, entsprechend der geeigneten Coderegel umzusetzen. Wenn in diesem Falle i gleich 1 ist, wird dieses Codewort dazu herangezogen, ein Code fester Länge zu sein, während dann, wenn eine Vielzahl von Werten als i ausgewählt werden kann, das heißt i gleich 2 oder ein höherer Wert ist, und eine Umsetzung durch i max = r erfolgt, was der maximale i-Wert ist, dann wird das betreffende Codewort dazu herangezogen, ein Code variabler Länge zu sein. Dieser blockcodierte Code wird generell als Code variabler Länge dargestellt (d, k; m, n; r). In diesem Ausdruck ist i eine Zwangslänge, und r ist die maximale Zwangslänge. Darüber hinaus bezeichnen d und k die minimale aufeinanderfolgende Anzahl von "0" bzw. die maximal aufeinanderfolgende Anzahl von "0", die zwischen aufeinanderfolgenden "1" innerhalb der Codefolgen fallen (festgelegt sind).
  • Das beim Kompaktplatten-(CD)-System angewandte Modulationssystem wird nunmehr als ein praktischeres Beispiel erläutert. Bei dem Kompaktplattensystem wird ein EFM-(8-in 14-Modulations-)-System benutzt. Datenwörter von acht Bits werden einer Musterumsetzung in Codewörter (Kanalbitdaten) von 14 Bits unterzogen, woraufhin entsprechende Randbits, die drei Bits umfassen, zum Zwecke der Verringerung der Gleichspannungs- bzw. Gleichstromkomponente (DSV) hinzugefügt werden, nachdem die EFM-Modulation erfolgt ist, um auf der Platte Codewörter aufzuzeichnen, denen nach erfolgter NRZI-Modulation die Randbits hinzugefügt sind. Um in diesem Falle der Bedingung zu genügen, dass die minimal aufeinanderfolgende Anzahl von Verknüpfungspegeln "0" gegeben ist mit 2 und dass die maximal aufeinanderfolgende Anzahl von Verknüpfungspegeln "0" gegeben ist mit 10, werden die Umsetzung von acht Bits in 14 Bits und die Hinzufügung von Randbits ausgeführt. Demgemäß sind die Parameter dieses Modulationssystems gegeben mit (2,10; 8,17; 1). Wenn ein Bitintervall der Kanalbitdatenfolge (Aufzeichnungswellenfolge) mit T angenommen wird, dann ist das minimale Invertierungs-(Inversions-)-Intervall Tmin gegeben mit 3(= 2 + 1)T. Ferner ist das maximale Invertierungsintervall Tmax gegeben mit 11(= 10 + 1)T. Darüber hinaus wird die Detektierfensterbreite TW ausgedrückt als (m/n) × T, und ihr Wert beträgt beim oben erwähnten Beispiel 0,47 (= 8/17)T.
  • Überdies ist die minimale Lauflänge d' derselben Symbole nach dem Unterziehen einer NRZI-Modulation gegeben mit 3(= d + 1 = 2 + 1), und die maximale Lauflänge k' derselben Symbole ist gegeben mit 11(= k + 1 = 10 + 1).
  • Wenn bei dem oben beschriebenen Kompaktplattensystem Pits auf der optischen Platte in der Richtung der linearen Geschwindigkeit verringert werden, dann kann die Aufzeichnungsdichte hoch gemacht werden. In diesem Falle wird bzw, ist die minimale Pitlänge entsprechend dem minimalen Invertierungsintervall Tmin verringert. Wenn diese minimale Pitlänge sehr viel kleiner ist als die Fleckgröße des Laserstrahls, dann wird die Ermittlung der Pits schwierig. Dies stellt die Ursache für das Auftreten eines Fehlers dar.
  • Wenn bei der Plattenwiedergabe die Wiedergabefläche der Platte eine Schräg- bzw. Schieflage erfährt, wird die Fehlerrate verschlechtert. Die Schieflage (Winkel) der Platte ist ein Gradient (Neigungswinkel), den die betreffende Platte und die optische Achse bilden, und er wird in die Schief- bzw. Schräglage (Komponente) in der tangentialen Richtung, das ist der Gradient, den die Pitfolgerichtung der Platte und die optische Achse bilden, und in die Schieflage bzw. Schräglage (Komponente) in der radialen Richtung klassifiziert, das ist der Gradient, den die Richtung senkrecht zu der Pitfolge der Platte und die optische Achse bilden. Im Hinblick auf die Schief- bzw. Schräglage (Komponente) in der tangentialen Richtung dieser Schieflagekomponenten wird die Fehlerrate innerhalb einer relativ kurzen Zeit verschlechtert. Eine derartige Verschlechterung der Fehlerrate resultiert in einer Verringerung im Spielraum bei der Auslegung des Systems.
  • Infolge der Tatsache, dass die Verteilung von Fehlern in Bezug auf die Lauflänge (Kontinuität) derselben Symbole bezüglich der jeweiligen Richtungen der Schieflage überprüft wird, tritt ferner ein Fehler bezüglich der Schieflage in der tangentialen Richtung hauptsächlich in dem Fall auf, in dem die Lauflänge derselben Symbole kurz ist. In einem praktischeren Sinne hat sich gezeigt, dass mit Rücksicht darauf, dass die Länge Tmin (d') in die Länge Tmin–1 (d' – 1) decodiert wird, die Fehlerrate verschlechtert ist. Es hat sich nämlich gezeigt, dass bei dem oben beschriebenen EFM-System in dem Fall, dass eine Schieflage in der tangentialen Richtung auftritt, wenn das Bitintervall der Aufzeichnungswellen- bzw. Aufzeichnungssignalfolge mit T angenommen wird, in hohem Maße ein Fehler auftritt, der aus der Tatsache resultiert, dass 3T, was das minimale Invertierungsintervall Tmin ist, zu 2T decodiert wird.
  • Ferner hat sich gezeigt, dass ein derartiger Fehler in gewissem Grade auch durch eine Pertubation bzw. Störung, wie die Schieflage in der radialen Richtung und/oder durch Defokussierung auftritt, das ist eine Verschiebung (Abweichung) im Brennpunkt, etc., auftritt. Ferner hat sich gezeigt, dass in dem Fall, dass eine Pertubation bzw. Störung, wie eine Schieflage oder eine Verschiebung (Abweichung) im Brennpunkt, etc. enorm groß ist, ein Fehler auftritt, der aus dem Umstand resultiert, dass 3T, was das minimale Invertierungsintervall Tmin ist, zu 1T decodiert wird.
  • Andererseits ist bei der optischen Platte ein Spielraum in gewissem Ausmaß in Bezug auf eine Asymmetrie der Platte bei deren Herstellung zulässig (tolerierbar). Es ist notwendig, dass. der Fall, bei dem die Wiedergabewellenform in oberen und unteren Richtungen in Bezug auf den Mittelpegel asymmetrisch ist, bei der Wiedergabe ebenfalls berücksichtigt wird.
  • Bisher gab es als Verfahren zur Korrektur durch Signalverarbeitung im Hinblick auf eine Verschlechterung der Fehlerrate das Viterbi-Decodierverfahren. Das Viterbi-Decodierverfahren ist ein Verfahren der mit maximaler Wahrscheinlichkeit arbeitenden Decodierverfahren, die ermöglichen, dass der Codefehler klein wird bzw. ist, um den kürzesten Weg der geometrischen Distanz zu suchen, und es stellt ein Verfahren dar, welches den Pfad der geringsten Wahrscheinlichkeit zurückweist, um dadurch die Suche nach einem wahrscheinlichen Wert zur Durchführung einer Decodierung zu vereinfachen. Ferner kann bei dem Viterbi-Decodierverfahren ein Algorithmus zur Kompensation des minimalen Invertierungsintervalls Tmin einschließlich hinzugefügt werden.
  • Das Viterbi-Decodierverfahren besitzt jedoch die Nachteile, dass die Schaltungsanordnung dafür kompliziert wird und dass die Größe der Hardware groß wird. Darüber hinaus erfordert das Viterbi-Decodierverfahren, den Einfluss einer Asymmetrie zu beseitigen. In dem System, in welchem eine Asymmetrie erlaubt ist (tolerierbar ist), wie bei der optischen Platte, wird eine Optimierung im Hinblick auf die Asymmetrie notwendig. Infolgedessen wird die Schaltung noch schwieriger bzw. komplizierter.
  • Wie oben ausgeführt, kann bei dem Aufzeichnungsträger, z. B. bei der optischen Platte, etc., der Fall auftreten, dass die Sicherstellung des Schieflagespielraumes schwierig wird. Insbesondere im Hinblick auf die tangentiale Richtung führt dies zu einem kleineren Schieflagespielraum.
  • Darüber hinaus wird bei einem Aufzeichnungsträger, zum Beispiel bei einer optischen Platte, die veranlasst worden ist, eine hohe Dichte zu besitzen, etc., mit Rücksicht darauf, dass eine stabile Wiedergabe des minimalen Invertierungsintervalls Tmin schwierig wird, die Fehlerrate verschlechtert.
  • In dem US-Patent US-A-5 444 680 ist eine Datendecodiervorrichtung gemäß dem Oberbegriff des Anspruchs 1 angegeben.
  • Gemäß der vorliegenden Erfindung ist eine Datendecodiervorrichtung für ein Datenwiedergabegerät geschaffen, welches für die Wiedergabe eines Aufzeichnungsträgers geeignet ist, auf dem Aufzeichnungscodes derart aufgezeichnet sind, dass die minimale Lauflänge von "0" zwischen aufeinanderfolgenden "1" innerhalb der Codefolge gegeben ist mit d, dass die minimale Lauflänge derselben Symbole nach Aufzeichnungscodes ausgedrückt ist als d' = d + 1 und dass die Aufzeichnungscodes einer NRZI-Modulation unterzogen sind,
    mit einem [d' – 1]-Detektierabschnitt zur Ermittlung von Kanalbitdaten, in denen die Lauflänge derselben Symbole gegeben ist mit [d' – 1],
    mit einem Korrekturbitpositions-Detektierabschnitt zur Abgabe eines Korrekturbitpositions-Bezeichnungssignals zur Bezeichnung einer Korrekturbitposition von Kanalbitdaten, in denen die durch den [d' – 1]-Detektierabschnitt ermittelte Lauflänge derselben Symbole gegeben ist mit [d' – 1], auf der Grundlage der Differenz zwischen einem Vergleichspegel und dem Pegel eines Wiedergabe-Hf-Signals,
    und mit einem Datenkorrekturabschnitt zur Ausführung einer Korrekturverarbeitung der Kanalbitdaten, in denen die durch den [d' – 1]-Detektierabschnitt ermittelte Lauflänge derselben Symbole gegeben ist mit [d' – 1], auf der Grundlage des Korrekturbitpositions-Bezeichnungssignals von dem Korrekturbitpositions-Detektierabschnitt, derart, dass die Lauflänge derselben Symbole gleich zu d' wird.
  • Diese Datendecodiervorrichtung ist gekennzeichnet durch einen Vergleichspegel-Einstellabschnitt für eine Einstellung zumindest eines Vergleichspegels zur Binärbewertung bzw. -darstellung des Wiedergabe-Hf-Signals und zur Korrektur des Vergleichspegels auf der Grundlage eines aus dem Wiedergabe-Hf-Signal abgeleiteten Signals.
  • Bevorzugte Ausführungsformen der Erfindung, die unten beschrieben sind, stellen eine Datendecodiervorrichtung bereit, die derart betreibbar ist, dass in dem Fall, dass ein Teil bzw. Bereich, der der Bedingung der minimalen Lauflänge oder der maximalen Lauflänge derselben Symbole nicht genügt, in dem Kanalbitdaten existieren, die durch eine Binärbewertung bzw. -darstellung eines Signals erhalten werden, welches von bzw. aus einem Aufzeichnungsträger ausgelesen worden ist, eine Korrektur bezüglich der Kanalbitdaten ausgeführt wird, um Kanalbitdaten abzugeben, die den Bedingungen der minimalen Lauflänge und der maximalen Lauflänge derselben Symbole genügen, wodurch es möglich ist, die Bitfehlerrate zu verbessern und den Schieflagespielraum zu gewährleisten.
  • Die Erfindung wird nunmehr unter Bezugnahme auf die beigefügten Zeichnungen beispielhaft beschrieben. In den Zeichnungen zeigen
  • 1 ein Blockdiagramm, welches den Aufbau bzw. die Konfiguration einer Datendecodiervorrichtung veranschaulicht, bei der die Erfindung angewandt ist,
  • 2 ein Schaltungsdiagramm, welches den Aufbau bzw. die Konfiguration eines Bitdaten-Inversions- bzw. Invertierungs-Korrekturabschnitts, eines (d' – 1)-Detektierabschnitts und eines (k' + 1)-Detektierabschnitts in der in 1 dargestellten Datendecodiervorrichtung veranschaulicht,
  • 3 ein Schaltungsdiagramm, welches den Aufbau bzw. die Konfiguration eines Wiedergabe-Hf-Signalpegel-Speicherabschnitts und entsprechender Korrekturbitpositions-Detektierabschnitte in der in 1 dargestellten Datendecodiervorrichtung veranschaulicht,
  • 4 ein Zeitdiagramm zur Veranschaulichung einer weiteren Konfiguration des Korrekturpositions-Detektierabschnitts,
  • 5 ein Zeitdiagramm zur Erläuterung der Korrekturoperation in dem Fall, dass die Bedingung der minimalen Lauflänge in der in 1 dargestellten Datendecodiervorrichtung nicht erfüllt ist,
  • 6 ein Zeitdiagramm zur Erläuterung einer Korrekturoperation in dem Fall, dass die Bedingung der maxi malen Lauflänge in der in 1 dargestellten Datendecodiervorrichtung nicht erfüllt ist,
  • 7 ein Zeitdiagramm zur Erläuterung einer weiteren Korrekturoperation in dem Fall, dass die Bedingung der minimalen Lauflänge in der in 1 dargestellten Datendecodiervorrichtung nicht erfüllt ist,
  • 8 ein Blockdiagramm, welches einen weiteren Aufbau bzw. eine weitere Konfiguration der Datendecodiervorrichtung veranschaulicht, bei der die Erfindung angewandt ist,
  • 9 ein Zeitdiagramm zur Erläuterung des Korrekturbetriebs in der in 8 dargestellten Datendecodiervorrichtung,
  • 10 eine Ansicht, die ein Augenmuster eines Wiedergabe-Hf-Signals in der in 8 dargestellten Datendecodiervorrichtung veranschaulicht,
  • 11 ein Blockdiagramm, welches einen weiteren Aufbau bzw. eine weitere Konfiguration der Datendecodiervorrichtung veranschaulicht, bei der die Erfindung angewandt ist,
  • 12 ein Schaltungsdiagramm, welches den Aufbau bzw. die Konfiguration eines Kosinus-Entzerrers veranschaulicht, der als Wellenformentzerrer in der in
  • 11 dargestellten Datendecodiervorrichtung verwendet ist,
  • 13 ein Schaltungsdiagramm, welches den Aufbau bzw. die Konfiguration einer Asymmetrie-Korrekturschaltung in der in 11 dargestellten Datendecodiervorrichtung veranschaulicht,
  • 14 ein Schaltungsdiagramm, welches den Aufbau bzw. die Konfiguration einer Bittakterzeugungsschaltung in der in 11 dargestellten Datendecodiervorrichtung veranschaulicht,
  • 15 ein Schaltungsdiagramm, welches den Aufbau bzw. die Konfiguration einer als 1T/2T-Detektierabschnitt in der in 11 dargestellten Datendecodiervorrich tung verwendeten Verknüpfungsschaltung veranschaulicht,
  • 16 ein Schaltungsdiagramm, welches den Aufbau einer als Absolutwert-Schaltung in der in 11 gezeigten Datendecodiervorrichtung verwendeten Verknüpfungsschaltung veranschaulicht,
  • 17 ein Schaltungsdiagramm, welches den Aufbau einer Verknüpfungsschaltung veranschaulicht, die als Korrekturbitpositions-Detektierabschnitt für die minimale Lauflänge in der in 11 dargestellten Datendecodiervorrichtung verwendet wird,
  • 18 ein Zeitdiagramm, welches die Arbeitsweise in dem Fall veranschaulicht, dass ein solches als 2T zu diskriminierendes Muster bezüglich der Wiedergabe-Hf-Signal-Korrekturpegeldaten in der in 11 gezeigten Datendecodiervorrichtung eingegeben wird,
  • 19 ein Zeitdiagramm, welches die Arbeitsweise in dem Fall veranschaulicht, dass ein anderes bzw. weiteres, als 2T zu diskriminierendes Muster in Bezug auf die Wiedergabe-Hf-Signal-Korrekturpegeldaten in der in 11 gezeigten Datendecodiervorrichtung eingegeben wird,
  • 20 ein Zeitdiagramm, welches die Arbeitsweise in dem Fall veranschaulicht, dass ein solches, als 1T zu diskriminierendes Muster in Bezug auf die Wiedergabe-Hf-Signal-Korrekturpegeldaten in der in 11 gezeigten Datendecodiervorrichtung eingegeben wird,
  • 21 ein Blockdiagramm, welches einen noch weiteren Aufbau der Datendecodiervorrichtung veranschaulicht, bei dem die Erfindung angewandt ist,
  • 22 ein Schaltungsdiagramm, welches den Aufbau des wesentlichen Teiles eines (d' – 2)-Detektierabschnitts und eines Bitdaten-Invertierungs-Korrekturabschnitts entsprechend dem (d' – 2)-Detektierabschnitt in der in 21 dargestellten Datendecodiervorrichtung veranschaulicht,
  • 23 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Bitdaten-Invertierungs-Korrekturabschnitts in der in 21 dargestellten Datendecodiervorrichtung,
  • 24 ein Schaltungsdiagramm, welches den Aufbau des wesentlichen Teiles eines (k' + 2)-Detektierabschnitts und eines Bitdaten-Invertierungs-Korrekturabschnitts entsprechend dem (k' + 2)-Detektierabschnitt in der in 21 gezeigten Datendecodiervorrichtung veranschaulicht, und
  • 25 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Bitdaten-Invertierungs-Korrekturabschnitts in der in 21 dargestellten Datendecodiervorrichtung.
  • Nunmehr werden bevorzugte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im Einzelnen erläutert.
  • Die Ausführungsbeispiele dieser Erfindung werden unter Heranziehung einer Vorrichtung als repräsentatives Beispiel beschrieben, die für die Wiedergabe einer NRZI-modulierten Kanalbitdatenfolge von einer optischen Platte geeignet ist, welche als Aufzeichnungsträger verwendet wird, auf der (d, k)-Aufzeichnungscodes eines Binärpegels, die als Aufzeichnungscode verwendet sind, durch eine NRZI-Modulation aufgezeichnet sind; die (d, k)-Aufzeichnungscodes des Binärpegels sind so, dass die minimale Lauflänge (aufeinanderfolgende Zahl) von d gleichen Symbolen gegeben ist mit 2 und dass die maximale Lauflänge (aufeinanderfolgende Zahl) von k gleichen Symbolen gegeben ist mit 10. In diesem Falle ist der (d, k)-Aufzeichnungscode ein Codeanzeigespielraum, und die Kanalbitdatenfolge, nachdem sie einer NRZI-Modulation unterzogen ist (eine NRZI-modulierte Kanaldatenfolge), sind Codes, die Pegel entsprechend der Form von Pits angeben. Die minimale Lauflänge d' derselben Symbole nach der NRZI-Modulation beträgt 3(= d + 1 = 2 + 1), und die maximale Lauflänge k' derselben Symbole nach der NRZI-Modulation beträgt 11(= k + 1 = 10 + 1).
  • 1 zeigt in einem Blockdiagramm den Aufbau einer Datendecodiervorrichtung gemäß der Erfindung. Diese Datendecodiervorrichtung 1 umfasst grob gesagt eine Eingangssignalverarbeitungseinheit 2 und eine Datendecodier- bzw. Datendecodierungsverarbeitungseinheit 3. In der oben erwähnten 1 sind eine Servoschaltung, etc., die nicht direkt am Betrieb der Datendecodiervorrichtung teilnimmt, weggelassen.
  • Die Eingangssignalverarbeitungseinheit 2 umfasst einen Spindelmotor 5 für einen Drehantrieb einer optischen Platte 4, einen optischen Abtaster 6 zur Abstrahlung von Laserstrahlen auf die Signalaufzeichnungsfläche der optischen Platte 4 durch eine Objektivlinse (Objektiv), wobei der betreffende optische Abtaster imstande ist, reflektiertes Licht von der optischen Platte 4 her aufzunehmen, um ein Wiedergabesignal 6a abzugeben. Ferner umfasst die betreffende Eingangssignalverarbeitungseinheit einen Vorverstärker 7 zur Verstärkung des Wiedergabesignals 6a, welches von dem optischen Abtaster 6 abgegeben ist, ein Signalwellenformelement (Signalformer) 8, der einem von dem Vorverstärker 7 abgegebenen Wiedergabe-Hf-Signal 7a ermöglicht, sich einer Signalformung bzw. Wellenformung zu unterziehen, um danach ein Impulssignal 8a in binärer Form bzw. Darstellung auf der Grundlage eines Vergleichspegels 9a abzugeben. Außerdem umfasst die betreffende Eingangssignalverarbeitungseinheit einen Vergleichspegel-Einstellabschnitt 9 zum Vergleich einer Gleichspannung, die durch Integrieren des von dem Signalformer 8 abgegebenen Impulssignals 8a erhalten wird, und einer Referenzspannung, um eine negative Rückkopplungssteuerung des Vergleichspegels 9a auszuführen, sowie einen Bittakterzeugungsabschnitt 10 des PLL-Systems zur Erzeugung eines Bittaktes 10a auf der Grundlage des von dem Signalformer 8 abgegebenen Impulssignals 8a, um den Bittakt 10a abzugeben.
  • Die Datendecodierungsverarbeitungseinheit 3 umfasst einen Analog-Digital-A/D-Wandler 11 für das Wiedergabe-Hf-Signal, der das Wiedergabe-Hf-Signal 7a auf der Grundlage des Bittaktes 10a abtastet, um das abgetastete Wiedergabe-Hf-Signal zu quantisieren, damit Wiedergabe-Hf-Signalpegeldaten 11a abgegeben werden, ferner einen A/D-Wandler 12 für einen Vergleichspegel, wobei dieser Wandler den Vergleichspegel 9a auf der Grundlage des Bittaktes 10a abtastet, um den abgetasteten Vergleichspegel in Abgabe-Vergleichspegeldaten 12a umzusetzen bzw. zu quantisieren. Ferner umfasst die betreffende Datendecodierungsverarbeitungseinheit einen Komparatorabschnitt 3 zum Vergleich der Wiedergabe-Hf-Signalpegeldaten 11a und der Vergleichspegeldaten 12a, wodurch dann, wenn der Wiedergabe-Hf-Signalpegel gleich dem oder größer als der Vergleichspegel ist, der betreffende Komparator Kanalbitdaten mit dem Verknüpfungspegel "1" (Binärsignal) 13a abgibt, während er dann, wenn der Wiedergabe-Hf-Signalpegel kleiner ist als der Vergleichspegel, Kanalbitdaten mit dem Verknüpfungspegel "0" (Binärsignal) 13a abgibt. Außerdem umfasst die betreffende Datendecodierungsverarbeitungseinheit einen Pegeldifferenz-Rechenabschnitt 14, dem die Wiedergabe-Hf-Signalpegeldaten 11a und die Vergleichspegeldaten 12a zugeführt werden, um den Absolutwert oder die Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel zu berechnen, so dass Pegeldifferenzdaten 14a abgegeben werden. Überdies umfasst die betreffenden Datendecodierungsverarbeitungseinheit einen Bitdaten-Invertierungs-Korrekturabschnitt 15, einen (d' – 1)-Detektierabschnitt 16, einen (k' + 1)-Detektierabschnitt 17, einen Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge, einen Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge und einen Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20.
  • Es sei darauf hingewiesen, dass in dem Fall, dass der Vergleichspegel 9a nicht veranlasst wird, sich einer negativen Rückkopplungssteuerung zu unterziehen, das heißt in dem Fall, dass die Wellen- bzw. Signalformung und die Binärbewertung bzw. -darstellung der Kanalbitdaten durch einen zuvor festgelegten festen Vergleichspegel ausgeführt werden, der A/D-Wandler 12 für den Vergleichspegel unnötig ist. In diesem Falle werden anstelle von Vergleichspegeldaten 12a, die das Ausgangssignal des A/D-Wandlers 12 für den Vergleichspegel sind, Vergleichspegeldaten entsprechend dem vorab festgelegten festen Vergleichspegel geliefert.
  • Während der Datendecodierungsverarbeitungsabschnitt 3 von solchem Aufbau ist, dass im Komparatorabschnitt 13 die Wiedergabe-Hf-Signalpegeldaten 11a, die dadurch erhalten werden, dass dem Wiedergabe-Hf-Signal 7a eine A/D-Wandlung im A/D-Wandler 11 ermöglicht ist, und die Vergleichspegeldaten 12a verglichen werden, um Kanalbitdaten (Binärsignal) 13a zu erhalten, kann überdies eine Konfiguration angewandt werden, um das von dem Wellen- bzw. Signalformer 8 abgegebene Impulssignal 8a auf der Grundlage des Bittaktes 10a zwischenzuspeichern, der im Bittakterzeugungsabschnitt 10 erzeugt wird, um dadurch ein Binärsignal (Kanalbitdaten) zu erhalten, damit an den Bitdaten-Invertierungs-Korrekturabschnitt 15 ein Binärsignal (Kanalbitdaten) abgegeben wird, welches durch Zwischenspeicherung auf der Grundlage des Bittaktes 10a erhalten wird bzw. worden ist.
  • Während der Aufbau bzw. die Konfiguration angewandt wird, bei dem bzw. der der Pegeldifferenz-Rechenabschnitt 14 den Absolutwert der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel berechnet, um Pegeldifferenzdaten 14a abzugeben, und der Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 die Pegeldifferenzdaten 14a speichert, die von dem Pegeldifferenz-Rechenabschnitt 14 abgegeben sind, kann ferner eine Konfiguration angewandt werden, bei der die Wiedergabe-Hf-Signalpegeldaten 11a und die Vergleichspegeldaten 12a veranlasst werden, in der Reihenfolge von Zeitfolgen in dem Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 gespeichert zu werden, um bei der Korrekturbitpositionsermittlung den Absolutwert der Differenz zwischen den Wiedergabe-Hf-Signalpegeldaten 11a und den Vergleichspegeldaten 12a zu bestimmen. Es wird darauf hingewiesen, dass es in dem Fall, dass der Vergleichspegel fest liegt, unnötig ist, die Vergleichspegeldaten 12a zu speichern.
  • 2 veranschaulicht in einem Schaltungsdiagramm eine praktischere Konfiguration des Bitdaten-Invertierungs-Korrekturabschnitts 15, des (d' – 1)-Detektierabschnitts 16 und des (k' + 1)-Detektierabschnitts 17. Der Bitdaten-Invertierungs-Korrekturabschnitt 15 umfasst ein Schieberegister eines Aufbaus, bei dem 14 Stufen von Flipflops bzw. bistabilen Kippstufen F1 bis F14 vom D-Typ bzw. D-Flipflops in Reihe bzw. Kaskade geschaltet sind und bei dem 2(zwei) Eingänge aufweisende UND-Glieder G1 bis G8 zur Invertierung von Kanalbitdaten, die vorübergehend in den ersten, zweiten, vierten und dreizehnten Stufen der D-Flipflops F1, F2, F4, F13 gespeichert sind, vorgesehen sind.
  • Die Takteingangsanschlüsse CK der betreffenden D-Flipflops F1 bis 14 erhalten den Bittakt 10a zugeführt. Der Dateneingangsanschluss D des D-Flipflops F1 der ersten Stufe erhält die von dem Komparatorabschnitt 13 abgegebenen Kanalbitdaten (Binärsignal) 13a zugeführt. Die Datenausgangsanschlüsse Q der D-Flipflops F1 bis F13 der jeweiligen Stufen sind mit den Dateneingangsanschlüssen D der D-Flipflops F2 bis F14 der jeweiligen nächsten Stufen verbunden. Darüber hinaus werden decodierte Kanalbitdaten 15a von dem Datenausgangsanschluss Q des D-Flipflops F14 der vierzehnten Stufe abgegeben.
  • Die D-Flipflops F1, F2, F4, F13 der ersten Stufe, der zweiten Stufe, der vierten Stufe und der dreizehnten Stufe sind D-Flipflops mit einer Setz-/Rücksetzfunktion; diese Flipflops weisen jeweils einen Setz-Eingangsanschluss S und einen Rücksetz-Eingangsanschluss R auf.
  • Der Rücksetz-Eingangsanschluss R des D-Flipflops F1 der ersten Stufe erhält das Ausgangssignal des ersten UND-Gliedes G1 zugeführt. Dem Setz-Eingangsanschluss S des D-Flipflops F1 der ersten Stufe wird das Ausgangssignal des zweiten UND-Gliedes G2 zugeführt. Einem Eingangsanschluss des ersten UND-Gliedes G1 wird das Korrekturbitpositions-Bezeichnungssignal 18b zugeführt, welches von dem Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge abgegeben wird. Der andere Eingangsanschluss des ersten UND-Gliedes G1 ist mit dem Datenausgangsanschluss Q des D-Flipflops F1 der ersten Stufe verbunden. Einem Eingangsanschluss des zweiten UND-Gliedes G2 wird das Korrekturbitpositions-Bezeichnungssignal 18b zugeführt, welches von dem Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge abgegeben wird. Der andere Eingangsanschluss des zweiten UND-Gliedes G2 ist mit dem invertierenden Datenausgangsanschluss NQ des D-Flipflops F1 der ersten Stufe verbunden.
  • Wenn das Korrekturbitpositions-Bezeichnungssignal 18b in dem Zustand geliefert wird, in welchem sich das Q-Ausgangssignal des D-Flipflops F1 der ersten Stufe auf dem Verknüpfungspegel "1" befindet, dann wird das Ausgangssignal des ersten UND-Gliedes G1 veranlasst, auf dem Verknüpfungspegel "1" zu sein. Infolgedessen wird das Ausgangssignal mit dem Verknüpfungspegel "1" dem Rücksetz-Eingangsanschluss R des D-Flipflops F1 der ersten Stufe zugeführt. Demgemäß ist das Q-Ausgangssignal des D-Flipflops F1 der ersten Stufe invertiert, so dass das Q-Ausgangssignal mit dem Verknüpfungspegel "0" bereitgestellt wird.
  • Wenn das Korrekturbitpositions-Bezeichnungssignal 18b in dem Zustand geliefert wird, in welchem sich das Q-Ausgangssignal des D-Flipflops F1 der ersten Stufe auf den Verknüpfungspegel "0" befindet, das heißt, dass das NQ-Ausgangssignal auf dem Verknüpfungspegel "1" ist bzw. diesen führt, dann wird das Ausgangssignal des zweiten UND-Gliedes G2 veranlasst, den Verknüpfungspegel "1" zu führen. Da das Ausgangssignal mit dem Verknüpfungspegel "1" dem Setz-Eingangsanschluss S des D-Flipflops F1 der ersten Stufe zugeführt wird, ist das Q- Ausgangssignal des D-Flipflops F1 der ersten Stufe invertiert, so dass es den Verknüpfungspegel "1" führt.
  • In den D-Flipflops F2, F4, F13 der zweiten Stufe, der vierten Stufe und der dreizehnten Stufe sind den UND-Gliedern G1, G2 der ersten Stufe ähnliche bzw. entsprechende Schaltungen vorgesehen. Ferner werden in dem Fall, dass das Korrekturbitpositions-Bezeichnungssignal 18a von dem Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge geliefert wird, die Abgabedaten des D-Flipflops F4 der vierten Stufe durch das UND-Glied G5 oder das UND-Glied G6 invertiert. In entsprechender Weise werden in dem Fall, dass das Korrekturbitpositions-Bezeichnungssignal 19b von dem Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge geliefert wird, die Abgabe- bzw. Ausgangsdaten des D-Flipflops F2 der zweiten Stufe durch das UND-Glied G3 oder das UND-Glied G4 invertiert. Überdies werden in dem Fall, dass das Korrekturbitpositions-Bezeichnungssignal 19a von dem Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge geliefert wird, die Ausgangs- bzw. Abgabedaten des D-Flipflops F13 der dreizehnten Stufe durch das UND-Glied G7 oder das UND-Glied G8 invertiert.
  • Der (d' – 1)-Detektierabschnitt 16 umfasst zwei 4(vier) Eingänge aufweisende UND-Glieder G9, G10 und ein 2(zwei) Eingänge aufweisendes ODER-Glied G11, dem die Ausgangssignale der jeweils vier Eingänge aufweisenden UND-Glieder G9, G10 zugeführt werden. Das vier Eingänge aufweisende UND-Glied G9 erzeugt ein Verknüpfungsprodukt-Ausgangssignal mit dem Verknüpfungspegel "1" in dem Fall, dass die Verknüpfungspegel von Q-Ausgängen der D-Flipflops F1 bis F4 der ersten bis vierten Stufen gegeben sind mit 0, 1, 1, 0, das heißt in dem Fall, dass die Lauflänge des Verknüpfungspegels "1" in der NRZI-modulierten Kanalbitdatenfolge gegeben ist mit 2. Das vier Eingänge aufweisende UND-Glied G10 erzeugt ein Verknüpfungsprodukt-Ausgangssignal mit dem Verknüpfungspegel "1" in dem Fall, dass die Verknüpfungspegel der Q-Ausgänge der D-Flipflops F1 bis F4 der ersten Stufe bis zur vierten Stufe gegeben sind mit 1, 0, 0, 1, das heißt in dem Fall, dass die Lauflänge der Verknüpfungspegel "0" in der NRZI-modulierten Kanalbitdatenfolge gegeben ist mit 2. Ferner gibt dieser (d' – 1)-Detektierabschnitt 16 ein (d' – 1)-Detektiersignal 16a ab, welches anzeigt, dass eine Kanalbitdatenfolge von (d' – 1) in Bezug auf die minimale Datenlänge d = 2 durch das zwei Eingänge aufweisende ODER-Glied G11 in beiden Fällen ermittelt worden ist, in denen die Lauflänge der Verknüpfungspegel "1" gegeben ist mit 2, und in dem Fall, dass die Lauflänge der Verknüpfungspegel "0" gegeben ist mit 2.
  • Es ist darauf hinzuweisen, dass der (d' – 1)-Detektierabschnitt 16 einen Aufbau aufweisen kann, bei dem die zwei vier Eingänge aufweisenden UND-Glieder G9, G10 durch zwei Exklusiv-ODER-Glieder ersetzt sind und bei dem das zwei Eingänge aufweisende ODER-Glied G11 durch ein zwei Eingänge aufweisendes UND-Glied ersetzt ist, um ein (d' – 1)-Detektiersignal 16a als Verknüpfungsprodukt-Ausgangssignal des Exklusiv-Verknüpfungs-Summenausgangssignals der entsprechenden Q-Ausgänge der D-Flipflops F1, F2 der ersten Stufe und der zweiten Stufe und des Exklusiv-Verknüpfungs-Summenausgangssignals der entsprechenden Q-Ausgänge der D-Flipflops F3, F4 der dritten Stufe und der vierten Stufe zu erhalten.
  • Obwohl bei dieser Ausführungsform mit Rücksicht darauf, dass ein solches Vorgehen angewandt ist, um zu unterscheiden bzw. zu diskriminieren, ob die Bedingung der minimalen Lauflänge durch die NRZI-modulierte Kanalbitdatenfolge erfüllt ist oder nicht, der Aufbau zur Beurteilung des Teiles bzw. Bereiches angegeben ist, in welchem die Lauflänge derselben Symbole ausgedrückt ist als (d' – 1), und zwar durch die Tatsache, dass die Lauflänge des Verknüpfungspegels "0" oder des Verknüpfungspegels "1" gegeben ist mit 2, kann ein Aufbau bzw. eine Konfiguration angewandt werden, bei dem bzw. der die NRZI-modulierten Kanalbitdaten einer inversen NRZI-Modulation unterzogen wer den, woraufhin der (d' – 1)-Teil durch die Tatsache beurteilt wird, dass die Lauflänge derselben Symbole gegeben ist mit 1.
  • Der (k' + 1)-Detektierabschnitt 17 umfasst zwei 14(vierzehn) Eingänge aufweisende UND-Glieder G12, G13 und ein 2(zwei) Eingänge aufweisendes ODER-Glied G14, dem die jeweiligen Ausgangssignale der die 14(vierzehn) Eingänge aufweisenden UND-Glieder G12, G13 zugeführt werden. Das vierzehn Eingänge aufweisende UND-Glied G12 erzeugt ein Verknüpfungsprodukt-Ausgangssignal mit dem Verknüpfungspegel "1" in dem Fall, dass die Q-Ausgänge der D-Flipflops F1, F14 der ersten Stufe und der vierzehnten Stufe beide den Verknüpfungspegel "0" führen und dass die Q-Ausgänge der D-Flipflops F2 bis F13 der zweiten Stufe bis zur dreizehnten Stufe alle den Verknüpfungspegel "1" führen, das heißt in dem Fall, dass die Lauflänge der Verknüpfungspegel "1" in der NRZI-modulierten Kanalbitdatenfolge gegeben ist mit 12. Das vierzehn Eingänge aufweisende UND-Glied G13 erzeugt ein Verknüpfungsprodukt-Ausgangssignal mit dem Verknüpfungspegel "1" in dem Fall, dass die Q-Ausgänge der D-Flipflops F1, F14 der ersten Stufe und der vierzehnten Stufe beide den Verknüpfungspegel "1" führen und dass die Q-Ausgänge der D-Flipflops F2 bis F13 der zweiten Stufe bis zur dreizehnten Stufe alle den Verknüpfungspegel "0" führen, das heißt in dem Fall, dass die Lauflänge der Verknüpfungspegel "0" in der NRZI-modulierten Kanalbitdatenfolge gegeben ist mit 12. Ferner gibt dieser (k' + 1)-Detektierabschnitt 17 ein (k' + 1)-Detektiersignal 17a ab, welches anzeigt, dass eine Kanalbitdatenfolge von (k' + 1) in Bezug auf die maximale Lauflänge k = 10 durch das zwei Eingänge aufweisende ODER-Glied G14 sowohl in dem Fall, dass die Lauflänge der Verknüpfungspegel "1" gegeben ist mit 12, als auch in dem Fall ermittelt worden ist, dass die Lauflänge der Verknüpfungspegel "0" gegeben ist mit 12.
  • Obwohl bei dieser Ausführungsform mit Rücksicht darauf, dass ein Vorgehen angewandt ist, um zu unterscheiden, ob der Bedingung der maximalen Lauflänge durch die NRZI-modulierte Kanalbitdatenfolge genügt ist oder nicht, die Konfiguration zur Be urteilung des Teiles bzw. Bereiches angegeben worden ist, in welchem die Lauflänge derselben Symbole ausgedrückt ist als (k' + 1) durch den Umstand, dass die Lauflänge des Verknüpfungspegels "0" oder der Verknüpfungspegel "1" gegeben ist mit 12, kann eine Konfiguration bzw. ein Aufbau angewandt werden, die bzw. der imstande ist, den NRZI-modulierten Kanalbitdaten zu ermöglichen, eine inverse NRZI-Modulation zu erfahren, woraufhin der (k' + 1)-Bereich durch den Umstand beurteilt wird, dass die Lauflänge derselben Symbole gegeben ist mit 11.
  • Es ist darauf hinzuweisen, dass, obwohl in 2 als praktischeres Schaltungsbeispiel des (d' – 1)-Detektierabschnitts 16 und des (k' + 1)-Detektierabschnitts 17 der Schaltungsaufbau angegeben ist, bei dem ein Schieberegister mit vierzehn Stufen, welches den Bitdaten-Invertierungs-Korrekturabschnitt 15 darstellt, verwendet wird, um die Ausgangssignale der jeweiligen Stufen des Schieberegisters zu decodieren und um dadurch (d' – 1) und (k' + 1) zu ermitteln, der (d' – 1)-Detektierabschnitt 16 und der (k' + 1)-Detektierabschnitt 17 so angepasst sein können, dass die aufeinanderfolgende Anzahl derselben Symbole (desselben Verknüpfungspegels) unter Verwendung eines Zähler gezählt wird, der veranlasst wird, von solcher Struktur zu sein, dass er jedes Mal zurückgesetzt wird, wenn der Verknüpfungspegel von Kanalbitdaten (Binärsignal) 13a, die von dem Komparatorabschnitt 13 abgegeben werden, invertiert wird; dadurch wird dann, wenn der Zähler durch die aufeinanderfolgende Zahl derselben Symbole von 2 zurückgesetzt wird, das (d' – 1)-Detektiersignal 16a abgegeben und dann, wenn die aufeinanderfolgende Zahl derselben Symbole 12 erreicht wird, von dem betreffenden Zähler das (k' + 1)-Detektiersignal 17a abgegeben. Darüber hinaus kann der Bitdaten-Invertierungs-Korrekturabschnitt 15 unter Verwendung beispielsweise eines Speichers (RAM) mit wahlfreiem Zugriff und einer Lese-Schreib-Steuerschaltung dafür gebildet sein.
  • 3 veranschaulicht in einem Schaltungsdiagramm den Aufbau bzw. die Konfiguration des Wiedergabe-Hf-Signalpegel-Speicher abschnitts 20 und der jeweiligen Korrekturbitpositions-Detektierabschnitte 18, 19. Der Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 besteht aus dem Aufbau eines Schieberegisters des bitparallelen Eingangs- bitparallelen Ausgangstyp; es umfasst vierzehn Stufen von in Reihe bzw. Kaskade geschalteten Daten-Latchschaltungen D1 bis D14. Den Takteingangsanschlüssen CK der betreffenden Daten-Latch- bzw. Daten-Zwischenspeicherschaltungen D1 bis D14 wird der Bittakt 10a zugeführt. Dem Dateneingangsanschluss D der Daten-Latchschaltung D1 der ersten Stufe werden Pegeldifferenzdaten 14a (Absolutwert der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel) zugeführt, die im Pegeldifferenz-Rechenabschnitt 14 berechnet sind. Die Datenausgangsanschlüsse Q der Daten-Latchschaltungen D1 bis D13 der jeweiligen Stufen sind mit den Dateneingangsanschlüssen D der Daten-Latchschaltungen D2 bis D14 der jeweiligen nächsten Stufen verbunden.
  • Die jeweiligen D-Flipflops F1 bis F14 innerhalb des Bitdaten-Invertierungs-Korrekturabschnitts 15, wie er in 2 gezeigt ist, speichern vorübergehend Kanalbitdaten (Binärsignal) von 14 Bits in der Reihenfolge von Zeitfolgen. Die jeweiligen Datenverriegelungs- bzw. Datenlatchschaltungen D1 bis D14 innerhalb des Wiedergabe-Hf-Signalpegel-Speicherabschnitts 20, wie er in 3 gezeigt ist, speichern vorübergehend in der Reihenfolge von Zeitfolgen Absolutwerte der Differenzen zwischen dem Wiedergabe-HF-Signalpegel (Werte) und dem Vergleichspegel, wenn Binärbewertungen bzw. -darstellungen von Kanalbitdaten (Binärsignal), die in den jeweiligen D-Flipflops F1 bis F14 gespeichert sind, ausgeführt werden. In dem Zustand, in dem beispielsweise Daten mit dem Verknüpfungspegel "1" im D-Flipflop D1 gespeichert sind, wird der Absolutwert der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel in der Datenlatchschaltung D1 gespeichert, wenn eine Beurteilung bzw. Entscheidung des Verknüpfungspegels "1" durchgeführt wird.
  • Der Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge umfasst einen Größen-Komparator M1 sowie zwei UND-Glieder G15, G16. Einer Eingangsanschlussgruppe M1a des Größen-Komparators M1 wird das Q-Ausgangssignal der Datenlatchschaltung D1 der ersten Stufe zugeführt. Der anderen Eingangsanschlussgruppe M1b des Größen-Komparators M1 wird das Q-Ausgangssignal der Datenlatchschaltung D4 der vierten Stufe zugeführt. Dieser Größen-Komparator M1 beurteilt die Größenbeziehung zwischen den an die Eingangsanschlussgruppe M1a abgegebenen Daten und den an die Eingangsanschlussgruppe M1b abgegebenen Daten, wobei in dem Fall, dass die an die Eingangsanschlussgruppe M1a abgegebenen Daten kleiner sind als die Daten, die an die Eingangsanschlussgruppe M1b abgegeben sind, von dem betreffenden Komparator ein erstes Entscheidungsergebnis M1c abgegeben wird, während in dem Fall, dass die an die Eingangsanschlussgruppe M1b abgegebenen Daten kleiner sind als die an die Eingangsanschlussgruppe M1a abgegebenen Daten, der betreffende Komparator ein zweites Entscheidungsergebnis M1d abgibt.
  • Wenn das erste Entscheidungsergebnis M1c einem Eingangsanschluss des UND-Gliedes G15 zugeführt wird und wenn das (d' – 1)-Detektiersignal 16a dem anderen Eingangsanschluss des UND-Gliedes G15 zugeführt wird, dann wird überdies das erste Entscheidungsergebnis M1c als Korrekturbitpositions-Bestimmungssignal 18b abgegeben. Wenn das zweite Entscheidungsergebnis M1d dem einen Eingangsanschluss des UND-Gliedes G16 zugeführt wird und wenn das (d' – 1)-Detektiersignal 16a dem anderen Eingangsanschluss des UND-Gliedes G16 zugeführt wird, dann wird das zweite Entscheidungsergebnis M1d als Korrekturbitpositions-Bestimmungssignal 18a abgegeben. In diesem Falle wird das Bit unmittelbar vor der (d' – 1)-Zeitspanne durch das Korrekturbitpositions-Bestimmungssignal 18a als Korrekturbit bestimmt, und das Bit unmittelbar nach der (d' – 1)-Zeitspanne wird durch das Korrekturbitpositions-Bestimmungssignal 18b als Korrekturbit bestimmt.
  • In dem Fall, dass die Zeitspanne, innerhalb der die Lauflänge derselben Symbole gegeben ist mit 2, in der NRZI-modulierten Kanalbitdatenfolge durch den (d' – 1)-Detektierabschnitt 16 ermittelt wird, falls entweder das Bit unmittelbar vor oder unmittelbar nach der betreffenden Zeitspanne korrigiert ist (dessen Verknüpfungspegel invertiert ist), kann der Bedingung der minimalen Lauflänge d' genügt werden. Der Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge, wie er in 3 gezeigt ist, vergleicht Pegeldifferenzdaten (Absolutwerte von Differenzen zwischen dem Wiedergabe-Hf-Signalpegel (Werte) und dem Vergleichspegel), wenn Bits unmittelbar vor und unmittelbar nach der Zeitspanne von (d' – 1) veranlasst sind, sich einer Binärbewertung bzw. -darstellung zu unterziehen, um als zu korrigierende Bitposition die Bitposition zu bestimmen, in der deren Pegeldifferenzdaten kleiner sind.
  • Der Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge umfasst einen Größen-Komparator M2 und zwei UND-Glieder G17, G18. Der einen Eingangsanschlussgruppe M2a des Größen-Komparators M2 wird das Q-Ausgangssignal der Datenlatchschaltung D1 der ersten Stufe zugeführt. Der anderen Eingangsanschlussgruppe M2b des Größen-Komparators M2 wird das Q-Ausgangssignal der Datenlatchschaltung D14 der vierzehnten Stufe zugeführt. Dieser Größen-Komparator M2 beurteilt die Größenbeziehung zwischen den der Eingangsanschlussgruppe M2a zugeführten Daten und den der Eingangsanschlussgruppe M2b zugeführten Daten, wobei in dem Fall, dass die der Eingangsanschlussgruppe M2a zugeführten Daten größer sind als die der Eingangsanschlussgruppe M2b zugeführten Daten von dem betreffenden Komparator ein erstes Entscheidungsergebnis M2c abgegeben wird, während in dem Fall, dass die der Eingangsanschlussgruppe M2b zugeführten Daten größer sind als die der Eingangsanschlussgruppe M2a zugeführten Daten, von dem betreffenden Komparator ein zweites Entscheidungsergebnis M2d abgegeben wird.
  • Wenn das erste Entscheidungsergebnis M2c dem einen Eingangsanschluss des UND-Gliedes G17 zugeführt wird und wenn das (k' + 1)-Detektiersignal 17a dem anderen Eingangsanschluss des UND-Gliedes G17 zugeführt wird, dann wird überdies das erste Entscheidungsergebnis M2c als Korrekturbitpositions-Bestimmungssignal 19b abgegeben. Wenn das zweite Entscheidungsergebnis M2d dem einen Eingangsanschluss des UND-Gliedes G18 zugeführt wird und wenn das (k' + 1)-Detektiersignal 17a dem anderen Eingangsanschluss des UND-Gliedes G18 zugeführt wird, dann wird ferner das zweite Entscheidungsergebnis M2d als Korrekturbitpositions-Bestimmungssignal 19a abgegeben. In diesem Falle wird das Bit unmittelbar vor der (k' + 1)-Zeitspanne als Korrekturbit durch das Korrekturbitpositions-Bestimmungssignal 19a bestimmt, und das Bit unmittelbar nach der (k' + 1)-Zeitspanne wird durch das Korrekturbitpositions-Bestimmungssignal 19b als Korrekturbit bestimmt.
  • In dem Fall, dass die Zeitspanne, in der die Lauflänge derselben Symbole gegeben ist mit 12, in der NRZI-modulierten Kanalbitdatenfolge durch den (k' + 1)-Detektierabschnitt 17 ermittelt wird, falls entweder das Bit unmittelbar vor oder unmittelbar nach der betreffenden Zeitspanne korrigiert ist (der Verknüpfungspegel ist invertiert), kann der Bedingung der maximalen Lauflänge k' genügt werden. Der Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge, wie er in 3 veranschaulicht ist, vergleicht Pegeldifferenzdaten (Absolutwerte von Differenzen zwischen dem Wiedergabe-Hf-Signalpegel (Werte) und dem Vergleichspegel), wenn Bits unmittelbar vor und unmittelbar nach der Zeitspanne von (k' + 1) veranlasst werden bzw. sind, sich einer Binärbewertung bzw. -darstellung zu unterziehen, um als zu korrigierende Bitposition die Bitposition zu bestimmen, welche der Bitposition der größeren Daten der Pegeldifferenzdaten benachbart ist.
  • Wie oben beschrieben, ist in 3 der Aufbau angegeben worden, bei dem in dem Fall, dass die Bedingungen der minimalen Lauflänge und der maximalen Lauflänge nicht erfüllt sind, die zu korrigierende Bitposition durch Heranziehen der Pegeldifferenzdaten zur Zeit einer Binärbewertung bzw. -darstellung von Bits von beiden Außenseiten der Zeitspannen ausgewählt werden, wo jene Bedingungen nicht erfüllt sind. Im Unterschied dazu kann die zu korrigierende Position auf der Grundlage von Pegeldifferenzdaten zur Zeit einer Binärbewertung bzw. -darstellung des führenden Bits und des letzten Bits der Zeitspanne ausgewählt werden, wo die Bedingungen der minimalen Lauflänge und der maximalen Lauflänge nicht erfüllt sind.
  • 4 veranschaulicht in einem Schaltungsdiagramm die Konfiguration bzw. den Aufbau einer weiteren Ausführungsform des Korrekturbitpositions-Detektierabschnitts für die minimale Lauflänge und des Korrekturbitpositions-Detektierabschnitts für die maximale Lauflänge. Ein Korrekturbitpositions-Detektierabschnitt 180 für eine minimale Lauflänge, wie er in 4 veranschaulicht ist, verwendet einen Größen-Komparator M3, der von einem solchen Aufbau ist, dass Vergleichsergebnisse M3c, M3d in dem Fall abgegeben werden, dass das (d' – 1)-Detektiersignal 16a an einem Ausgangssteueranschluss M3e abgegeben wird. Einer Eingangsanschlussgruppe M3a des Größen-Komparators M3 wird das Ausgangssignal der Datenlatchschaltung D2 der zweiten Stufe zugeführt. Der anderen Eingangsanschlussgruppe M3b des Größen-Komparators M3 wird das Ausgangssignal einer Datenlatchschaltung D3 der dritten Stufe zugeführt.
  • Dieser Größen-Komparator M3 arbeitet so, dass in dem Fall, dass die der Eingangsanschlussgruppe M3a zugeführten Daten, das heißt das Ausgangssignal der Datenlatchschaltung D2, größer sind als die Daten, die der Eingangsanschlussgruppe M3b zugeführt werden, das heißt das Ausgangssignal der Datenlatchschaltung D3, und die Abgabe des Vergleichserscheinungsergebnisses ermöglicht ist, der betreffende Komparator das erste Entscheidungsergebnis Mac mit einem Verknüpfungspegel "1" (H-Pegel) abgibt.
  • Darüber hinaus arbeitet dieser Größen-Komparator M3 so, dass in dem Fall, dass die der anderen Eingangsanschlussgruppe M3b zugeführten Daten, das ist das Ausgangssignal der Datenlatchschaltung D3, größer sind als die Daten, die der einen Eingangsanschlussgruppe M3a zugeführt sind, das ist das Ausgangssignal der Datenlatchschaltung D2, und die Abgabe des Vergleichsentscheidungsergebnisses ermöglicht ist, der betreffende Komparator ein zweites Entscheidungsergebnis M3d mit dem Verknüpfungspegel "1" (H-Pegel) abgibt. Darüber hinaus gibt der Korrekturbitpositions-Detektierabschnitt 180 für die minimale Lauflänge das erste Entscheidungsergebnis Mac als Korrekturbitpositions-Bestimmungssignal 18b ab, und er gibt das zweite Entscheidungsergebnis M3d als Korrekturbitpositions-Entscheidungssignal 18a ab.
  • Ein Korrekturbitpositions-Detektierabschnitt 190 für eine maximale Lauflänge nutzt den Größen-Komparator M4 von solchem Aufbau, dass Vergleichsergebnisse M4c, M4d in dem Fall abgegeben werden, dass einem Eingangssteueranschluss M4e ein (k' + 1)-Detektiersignal 17a zugeführt wird. Einer Eingangsanschlussgruppe M4a des Größen-Komparators M4 wird das Ausgangssignal der Datenlatchschaltung D2 der zweiten Stufe zugeführt. Der anderen Eingangsanschlussgruppe Mob des Größen-Komparators M4 wird das Ausgangssignal der Datenlatchschaltung D14 der 14. Stufe zugeführt.
  • Dieser Größen-Komparator M4 arbeitet so, dass in dem Fall, dass die der Eingangsanschlussgruppe M4a zugeführten Daten, das ist das Ausgangssignal der Datenlatchschaltung D2, kleiner sind als die der Eingangsanschlussgruppe Mob zugeführten Daten, das ist das Ausgangssignal der Datenlatchschaltung D14, und die Abgabe des Vergleichsentscheidungsergebnisses ermöglicht ist, der betreffende Komparator das erste Entscheidungsergebnis M4c mit dem Verknüpfungspegel "1" (H-Pegel) abgibt.
  • Darüber hinaus arbeitet dieser Größen-Komparator M4 so, dass in dem Fall, dass die an die Eingangsanschlussgruppe Mob abge gebenen Daten, das ist das Ausgangssignal der Datenlatchschaltung D14, kleiner sind als die Daten, die an die Eingangsanschlussgruppe M4a abgegeben werden, das ist das Ausgangssignal der Datenlatchschaltung D2, und eine Abgabe des Vergleichsentscheidungsergebnisses ermöglicht ist, von dem betreffenden Komparator das zweite Entscheidungsergebnis M4d mit dem Verknüpfungspegel "1" (H-Pegel) abgegeben wird. Darüber hinaus gibt dieser Korrekturbitpositions-Detektierabschnitt 190 für die maximale Lauflänge das erste Entscheidungsergebnis M4c als Korrekturbitpositions-Bestimmungssignal 19b ab, und er gibt das zweite Entscheidungsergebnis M4d als Korrekturbitpositions-Bestimmungssignal 19a ab.
  • Demgemäß vergleicht der Korrekturbitpositions-Detektierabschnitt 180 für die minimale Lauflänge die Größenbeziehung zwischen den Pegeldifferenzdaten, wenn eine Binärbewertung bzw. -darstellung des führenden Bits ausgeführt wird in Bezug auf die Zeitspanne, in der die Lauflänge derselben Symbole in der NRZI-modulierten Kanalbitdatenfolge gegeben ist mit 2, das heißt in dem Ausgangssignal der Datenlatchschaltung D3, und den Pegeldifferenzdaten, wenn eine Binärbewertung bzw. -darstellung des letzten Bits der Zeitspanne erfolgt, in der die Lauflänge derselben Symbole gegeben ist mit 2, das heißt dem Ausgangssignal der Datenlatchschaltung D2, wobei er in dem Fall, dass die Pegeldifferenzdaten dann, wenn eine Binärbewertung bzw. -darstellung des führenden Bits ausgeführt wird, das heißt das Ausgangssignal der Datenlatchschaltung D3 größer ist, das Korrekturbitpositions-Bestimmungssignal 18a zur Korrektur des Bits unmittelbar vor dem betreffenden führenden Bit abgibt. Darüber hinaus arbeitet dieser Korrekturbitpositions-Detektierabschnitt 180 für die minimale Lauflänge so, dass er in dem Fall, dass die Pegeldifferenzdaten bei einer Binärbewertung bzw. -darstellung des letzten Bits der Zeitspanne, in der die Lauflänge derselben Symbole gegeben ist mit 2, das heißt das Ausgangssignal der Datenlatchschaltung D2 größer ist, ein Korrekturbitpositions-Bestimmungssignal 18b zur Korrektur des Bits unmittelbar nach dem letzten Bit abgibt.
  • Der Korrekturbitpositions-Detektierabschnitt 190 für die maximale Lauflänge vergleicht die Größenbeziehung zwischen den Pegeldifferenzdaten, wenn eine Binärbewertung bzw. -darstellung des führenden Bits in Bezug auf die Zeitspanne ausgeführt wird, in der die Lauflänge derselben Symbole gegeben ist mit 12 in der NRZI-modulierten Kanalbitdatenfolge, das heißt im Ausgangssignal der Datenlatchschaltung D14, und den Pegeldifferenzdaten, wenn eine Binärbewertung bzw. -darstellung des letzten Bits der Zeitspanne erfolgt, in der die Lauflänge derselben Symbole gegeben ist mit 12, das heißt dem Ausgangssignal der Datenlatchschaltung D2. Dabei gibt der betreffende Detektierabschnitt in dem Fall, dass die Pegeldifferenzdaten bei Ausführung einer Binärbewertung bzw. -darstellung, das ist das Ausgangssignal der Datenlatchschaltung D14, kleiner sind, ein Korrekturbitpositions-Bestimmungssignal 19a ab, um die führende Bitposition des betreffenden Signals zu korrigieren. Überdies arbeitet dieser Korrekturbitpositions-Detektierabschnitt 190 für die maximale Lauflänge so, dass er in dem Fall, dass die Pegeldifferenzdaten bei Ausführung eigner Binärbewertung bzw. -darstellung des letzten Bits der Zeitspanne, in der die Lauflänge derselben Symbole gegeben ist mit 12, das heißt dem Ausgangssignal der Datenlatchschaltung D2, kleiner sind, ein Korrekturbitpositions-Bestimmungssignal 19b zur Korrektur des betreffenden letzten Bits abgibt.
  • Es ist darauf hinzuweisen, dass in 1 zwar der Aufbau veranschaulicht ist, der imstande ist, in dem Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 Pegeldifferenzdaten 14a zwischen den Wiedergabe-Hf-Signalpegeldaten 11a, die durch Konvertieren des Wiedergabe-Hf-Signals 7a in dem A/D-Wandler 11 erhalten werden, und Vergleichspegeldaten 12a vorübergehend speichern, wozu ein Aufbau verwendet werden kann, bei dem eine Vielzahl von Sätzen von Abtast-Halte-Schaltungen vom Ladungsspeichertyp ohne die Verwendung des A/D-Wandlers verwendet wird, um den Signalpegel des Wiedergabe-Hf-Signals 7a zu speichern, wenn eine Beurteilung der Kanalbitdaten durchgeführt wird. Darüber hinaus kann auch ein Aufbau verwendet werden, bei dem Ladungsübertragungseinrichtungen (Elemente), wie CCD-Elemente, etc. dazu verwendet werden, einen Signalpegel des Wiedergabe-Hf-Signals 7a zu speichern, wenn eine Beurteilung von Kanalbitdaten durchgeführt wird. In entsprechender Weise kann auch im Hinblick auf den Vergleichspegel 9a ein Aufbau zur vorübergehenden Speicherung eines Signalpegels verwendet werden, wie dies oben erwähnt worden ist, und zwar durch Verwendung der Abtast-Halte-Schaltung vom Ladungsspeichertyp oder der Ladungsübertragungsvorrichtung (Element), wie einer CCD-Vorrichtung, etc.
  • Nunmehr wird die Arbeitsweise der Datendecodiervorrichtung gemäß der Erfindung beschrieben. Das Wiedergabesignal 6a, welches mittels des optischen Abtasters 6 von der in 1 dargestellten optischen Platte 4 ausgelesen worden ist, wird im Vorverstärker 7 verstärkt. Das so verstärkte Signal erfährt in dem Wellen- bzw. Signalformer 8 eine Signalformung. Das so erhaltene, in der Wellenform geformte Signal wird dann in ein Impulssignal 8a des Binärpegels umgesetzt. Somit wird der mit diesem Impulssignal 8a synchronisierte Bittakt 10a in dem Bittakterzeugungsabschnitt 10 erzeugt. Der so erhaltene Bittakt wird von diesem Abschnitt abgegeben.
  • Die jeweiligen A/D-Wandler 11, 12 in dem Datendecodierungsverarbeitungsabschnitt 3 ermöglichen dem Wiedergabe-Hf-Signal 7a und dem Vergleichspegel 9a, sich einer A/D-Umwandlung auf der Basis des Bittaktes 10a zu unterziehen, um Wiedergabe-Hf-Signalpegeldaten 11a bzw. Vergleichspegeldaten 12a abzugeben. Der Komparator- bzw. Vergleicherabschnitt 13 vergleicht die Wiedergabe-Hf-Signalpegeldaten 11a und die Vergleichspegeldaten 12a, wodurch er in dem Fall, dass die Wiedergabe-Hf-Signalpegeldaten 11a gleich den oder größer als die Vergleichspegeldaten 12a sind, ein Binärsignal mit dem Verknüpfungspegel "1" (H-Pegel) als Kanalbitdaten 13a abgibt, während er in dem Fall, dass die Wiedergabe-Hf-Signalpegeldaten 11a kleiner sind als die Vergleichspegeldaten 12a, ein Binärsignal mit dem Verknüpfungspegel "0" (L-Pegel) als Kanalbitdaten 13a abgibt.
  • Die Kanalbitdaten (Binärsignal) 13a, die in Synchronismus mit dem Bittakt 10a von dem Vergleichsabschnitt 13 abgegeben werden, werden über das 14stufige Schieberegister innerhalb des Bitdaten-Invertierungs-Korrekturabschnitts 15 abgegeben und an eine Signalverarbeitungseinheit, etc. (nicht dargestellt) geliefert.
  • Der Pegeldifferenz-Rechenabschnitt 14 berechnet den Absolutwert der Differenz zwischen den Wiedergabe-Hf-Signalpegeldaten 11a und den Vergleichspegeldaten 12a, um den so erhaltenen Absolutwert als Pegeldifferenzdaten 14a abzugeben. Der Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 speichert vorübergehend die Pegeldifferenzdaten 14a in der Reihenfolge von Zeitfolgen.
  • Wie in 2 veranschaulicht, arbeitet der (d' – 1)-Detektierabschnitt 16 so, dass er dann, wenn er auf der Grundlage von Ausgangssignalen der D-Flipflops F1 bis F4 der ersten bis vierten Stufen innerhalb des Bitdaten-Invertierungs-Korrekturabschnitts 15 feststellt, dass die Lauflänge derselben Symbole 2 beträgt, das (d' – 1)-Detektiersignal 16a an den Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge abgibt.
  • Wie in 3 veranschaulicht, vergleicht der Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge Pegeldifferenzdaten des Bits unmittelbar vor der (d' – 1)-Zeitspanne und Pegeldifferenzdaten des Bits unmittelbar nach der (d' – 1)-Zeitspanne, wobei er in dem Fall, dass die Pegeldifferenzdaten des Bits unmittelbar davor (der betreffenden Zeitspanne) kleiner sind, ein Korrekturbitpositions-Bestimmungssignal 18a an den Bitdaten-Invertierungs-Korrekturabschnitt 15 abgibt. Der Korrekturbitpositions-Detektierabschnitt 18 für die minimale Lauflänge arbeitet überdies so, dass er in dem Fall, dass die Pegeldifferenzdaten des Bits unmittelbar nach der (d' – 1)-Zeitspanne kleiner sind, ein Korrekturbitpositions-Bestimmungssignal 18b an den Bitdaten-Invertierungs-Korrekturabschnitt 15 abgibt.
  • Der in 2 dargestellte Bitdaten-Invertierungs-Korrekturabschnitt 15 arbeitet so, dass er dann, wenn ein Korrekturbitpositions-Bestimmungssignal 18a an diesen Abschnitt abgegeben wird, den Verknüpfungspegel des D-Flipflops F4 der vierten Stufe (Verknüpfungspegel des Bits unmittelbar davor) invertiert. Darüber hinaus arbeitet der Bitdaten-Invertierungs-Korrekturabschnitt 15 so, dass er dann, wenn ihm ein Korrekturbitpositions-Bestimmungssignal 18b zugeführt wird, den Verknüpfungspegel des D-Flipflops F1 der ersten Stufe (Verknüpfungspegel des Bits unmittelbar danach) invertiert. Damit erfolgt eine solche Korrektur, dass die Zeitspanne, in der die Lauflänge d' derselben Symbole gegeben ist mit 2, der Bedingung der minimalen Lauflänge d' = 3 genügt.
  • Wie in 2 veranschaulicht, arbeitet der (k' + 1)-Detektierabschnitt 17 so, dass er dann, wenn er auf der Grundlage von Ausgangssignalen der D-Flipflops F1 bis F14 der ersten bis 14. Stufen innerhalb des Bitdaten-Invertierungs-Korrekturabschnitts 15 ermittelt, dass die Lauflänge derselben Symbole gegeben ist mit 12, ein (k' + 1)-Detektiersignal 17a an den Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge abgibt.
  • Wie in 3 veranschaulicht, vergleicht der Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge die Pegeldifferenzdaten des Bits unmittelbar vor der (k' + 1)-Zeitspanne und die Pegeldifferenzdaten des Bits unmittelbar nach der (k' + 1)-Zeitspanne. In dem Fall, dass die Pegeldifferenzdaten des Bits unmittelbar davor größer sind, gibt der betreffende Detektierabschnitt das Korrekturbitpositions-Bestimmungssignal 19a an den Bitdaten-Invertierungs-Korrekturabschnitt 15 ab. Darüber hinaus arbeitet der Korrekturbitpositions-Detektierabschnitt 19 für die maximale Lauflänge so, dass er in dem Fall, dass die Pegeldifferenzdaten des Bits unmittelbar nach der (k' + 1)-Zeitspanne größer sind, ein Korrekturbitpositions-Bestimmungssignal 19b an den Bitdaten-Invertierungs-Korrekturabschnitt 15 abgibt.
  • Der in 2 dargestellte Bitdaten-Invertierungs-Korrekturabschnitt 15 arbeitet so, dass er dann, wenn ihm das korrigierte Bitpositions-Bestimmungssignal 19a zugeführt wird, den Verknüpfungspegel des D-Flipflops F14 der 14. Stufe invertiert (Verknüpfungspegel des führenden Bits). Darüber hinaus arbeitet der Bitdaten-Invertierungs-Korrekturabschnitt 15 so, dass er dann, wenn ihm das Korrekturbitpositions-Bestimmungssignal 19b zugeführt wird, den Verknüpfungspegel des D-Flipflops F2 der zweiten Stufe invertiert (Verknüpfungspegel des letzten Bits). Somit erfolgt eine solche Korrektur, dass die Zeitspanne, in der die Lauflänge k' derselben Symbole 12 beträgt, der Bedingung der maximalen Lauflänge k' = 11 genügt.
  • Es ist darauf hinzuweisen, dass zwar in 3 die Aufmerksamkeit auf Bits zu beiden Außenseiten der Zeitspanne gerichtet worden ist, wo die Bedingung der minimalen Lauflänge oder der maximalen Lauflänge nicht erfüllt ist, um eine zu korrigierende Bitposition auf der Grundlage einer Pegeldifferenz (Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel) auszuwählen, wenn Binärpegel von Bits auf jenen beiden Seiten beurteilt werden, dass jedoch die Aufmerksamkeit, wie in 4 veranschaulicht, auf das führende Bit und das letzte Bit der Zeitspanne gerichtet werden kann, wo die Bedingung der minimalen Lauflänge oder der maximalen Lauflänge nicht erfüllt ist, um die zu korrigierende Bitposition auf der Grundlage der Pegeldifferenz auszuwählen, wenn Binärpegel des führenden Bits und des letzten Bits beurteilt werden, das heißt die Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel.
  • In der Datencodiervorrichtung 1 gemäß dieser Erfindung besteht in dem Fall, dass die Pegeldifferenz dann, wenn im Hinblick auf Kanalbits, die bei der Beurteilung des Binärpegels als fehlerhaft berücksichtigt worden sind, wie Kanalbits auf beiden Außenseiten der Zeitspanne (d' – 1), (k' + 1) und das führende oder letzte Bit der Zeitspanne (d' + 1), (k' + 1), die Pegeldifferenz in dem Fall, dass der Binärpegel der betreffenden Kanalbitdaten beurteilt wird, das heißt die Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel klein ist, eine hohe Wahrscheinlichkeit dafür, dass die Beurteilung des Binärpegels fehlerhaft sein kann. Demgemäß werden kleinere Differenzen der Pegeldifferenzen, das heißt der Differenzen zwischen dem Wiedergabe-Hf-Signal (Werte) und dem Vergleichspegel korrigiert, wodurch es möglich ist, eine Korrektur mit höherer Genauigkeit auszuführen.
  • Darüber hinaus besteht in der Datendecodiervorrichtung 1 gemäß dieser Erfindung dann, wenn in dem Fall, dass die (d' – 1)-Zeitspanne ermittelt wird und irgendwelche Daten der Bitdaten zu beiden Seiten der betreffenden (d' – 1)-Zeitspanne als fehlerhaft betrachtet werden, beispielsweise die Pegeldifferenz des führenden Bits (Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel) der (d' – 1)-Zeitspanne größer ist als die Pegeldifferenz des letzten Bits, das heißt die Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel der (d' – 1)-Zeitspanne, eine hohe Wahrscheinlichkeit dafür, dass der Verknüpfungspegel der Bitdaten auf der Außenseite des führenden Bits derselbe sein kann wie jener der Zeitspanne (d' – 1). Demgemäß werden Daten in der Bitposition auf der Seite, wo die Wahrscheinlichkeit hoch ist, korrigiert, wodurch ermöglicht ist, eine Korrektur mit hoher Genauigkeit auszuführen.
  • In der Datendecodiervorrichtung 1 gemäß dieser Erfindung besteht in dem Fall, dass die (k' + 1)-Zeitspanne ermittelt wird und dass irgendein Bit des führenden Bits und des letzten Bits der betreffenden (k' + 1)-Zeitspanne als fehlerhaft betrachtet wird, eine hohe Wahrscheinlichkeit dafür, dass Daten, in denen die Pegeldifferenz (Differenz zwischen dem Wiedergabe-Hf- Signalpegel und dem Vergleichspegel) kleiner ist, bei der Binärbewertung bzw. -darstellung fehlerhaft sind. Demgemäß werden Daten der betreffenden Bitposition auf der Seite, wo die Wahrscheinlichkeit hoch ist, korrigiert, wodurch ermöglicht ist, eine Korrektur mit hoher Genauigkeit auszuführen.
  • 5 zeigt ein Zeitdiagramm zur Erläuterung des Korrekturbetriebs in dem Fall, dass der Bedingung der minimalen Lauflänge nicht genügt ist. Das in 5(a) dargestellte Wiedergabe-Hf-Signalpegel 7a wird veranlasst, sich einer A/D-Umwandlung in Synchronismus mit dem Anstieg des Bittaktes 10a zu unterziehen, wie er in 5(b) dargestellt ist. Sodann werden Hf-Signalpegeldaten 11a, die nach der A/D-Umwandlung erhalten werden, und Vergleichspegeldaten 12a miteinander im Komparatorabschnitt 13 verglichen. Damit wird die in 5(c) dargestellte Kanalbitdatenfolge erhalten. In diesem Falle beträgt die Zeitspanne von (d' – 1), die Lauflänge, das heißt die aufeinanderfolgende Anzahl von Verknüpfungspegeln "0" (derselben Symbole) 2. Im Falle, dass der Code einer inversen NRZI-Modulation unterzogen worden ist, das ist der in 5(d) dargestellte ursprüngliche Code, wird die aufeinanderfolgende Anzahl von Verknüpfungspegeln "0", die zwischen Verknüpfungspegeln "1" liegen, gleich 1. Infolgedessen ist der Bedingung der minimalen Lauflänge d = 2 nicht genügt.
  • In Anbetracht der obigen Lage wird in dem Fall, dass die Aufmerksamkeit auf Bits zu beiden Außenseiten der Zeitspanne (d' – 1) gerichtet ist, da die Pegeldifferenzdaten (numerischer Wert 2) unmittelbar nach der Zeitspanne (d' – 1) kleiner sind als die Pegeldifferenzdaten unmittelbar davor (numerischer Wert 4), das Bit unmittelbar nach der Zeitspanne (d' – 1) korrigiert.
  • Darüber hinaus wird in dem Fall, dass die Aufmerksamkeit auf das führende Bit und das letzte Bit innerhalb der Zeitspanne von (d' – 1) gerichtet ist, da die Pegeldifferenzdaten (numerischer Wert 8) des letzten Bits größer sind als die Pegeldiffe renzdaten (numerischer Wert 6) des führenden Bits, das Bit auf der Außenseite neben den größeren Pegeldifferenzdaten (numerischer Wert 8) korrigiert.
  • Wie oben beschrieben, wird ein solches Vorgehen angewandt, um eine zu korrigierende Bitposition auf der Grundlage von Pegeldifferenzdaten 14a auszuwählen, wie dies in 5(e) dargestellt ist, das sind in dem Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 gespeicherte Pegeldifferenzdaten, um die Kanalbitdaten an der ausgewählten Bitposition zu invertieren, wodurch ermöglicht ist, die korrigierten Kanalbitdaten 15a zu erhalten, die der Bedingung der minimalen Lauflänge genügen. Darüber hinaus wird der korrigierte Code veranlasst, sich durch einen (nicht dargestellten) Invers-NRZI-Modulator einer inversen NRZI-Modulation zu unterziehen, wodurch ermöglicht ist, einen inversen NRZI-modulierten korrigierten Code zu erhalten, wie er in 5(g) dargestellt ist.
  • 6 zeigt ein Zeitdiagramm zur Erläuterung des Korrekturbetriebs in dem Fall, dass die Bedingung der maximalen Lauflänge nicht erfüllt ist. Das in 6(a) dargestellte Wiedergabe-Hf-Signal 7a wird veranlasst, sich in Synchronismus mit dem Anstieg des Bittaktes 10a, wie er in 6(b) dargestellt ist, einer A/D-Umsetzung zu unterziehen. Die nach der A/D-Umsetzung erhaltenen Wiedergabe-Hf-Signalpegeldaten 11a und die Vergleichspegeldaten 12a werden im Komparatorabschnitt 13 miteinander verglichen. Damit wird die in 6(c) dargestellte Kanalbitdatenfolge decodiert. In diesem Falle ist innerhalb der Zeitspanne von (k' + 1) die Lauflänge (aufeinanderfolgende Zahl) von Verknüpfungspegeln "0" (derselben Symbole) gegeben mit 12. Beim inversen NRZI-modulierten Code, das heißt bei dem in 6(d) dargestellten ursprünglichen Code wird die aufeinanderfolgende Anzahl von Verknüpfungspegel "0", die zwischen Verknüpfungspegel "1" festgelegt sind, gleich 11. Dies genügt nicht der Bedingung der maximalen Lauflänge k = 10.
  • Mit Rücksicht auf die obige Lage wird in dem Fall, dass die Aufmerksamkeit auf Bits zu beiden Außenseiten der Zeitspanne (k' + 1) gerichtet ist, da die Pegeldifferenzdaten unmittelbar vor der Zeitspanne (k' + 1) (numerischer Wert 8) größer sind als die Pegeldifferenzdaten unmittelbar nach der betreffenden Zeitspanne (numerischer Wert 4), das Bit neben den größeren Pegeldifferenzdaten, das heißt das nächste Bit des unmittelbar vorherigen Bits korrigiert.
  • Darüber hinaus wird in dem Fall, dass die Aufmerksamkeit auf das führende Bit und das letzte Bit der Zeitspanne (k' + 1) gerichtet ist, mit Rücksicht darauf, dass die Pegeldifferenzdaten des führenden Bits (numerischer Wert 2) kleiner sind als die Pegeldifferenzdaten des letzten Bits (numerischer Wert 6), das Bit der kleineren Pegeldifferenzdaten (numerischer Wert 2), das heißt das führende Bit korrigiert.
  • Wie oben ausgeführt, wird es mit Rücksicht darauf, dass ein solches Vorgehen angewandt wird, um eine zu korrigierende Bitposition auf der Grundlage der Pegeldifferenzdaten 14a auszuwählen, wie dies in 6(e) dargestellt ist, das heißt der in dem Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 gespeicherten Pegeldifferenzdaten, um die Kanalbitdaten an der ausgewählten Bitposition zu invertieren, möglich, die korrigierten Kanalbitdaten 15a zu erhalten, die der Bedingung der maximalen Lauflänge genügen, wie dies in 6(f) gezeigt ist. Darüber hinaus wird der korrigierte Code veranlasst, sich in einem bzw. durch einen (nicht dargestellten) Invers-NRZI-Modulator einer inversen NRZI-Modulation zu unterziehen, wodurch ermöglicht ist, den in 6(g) dargestellten inversen NRZI-modulierten korrigierten Code zu erhalten.
  • Die Pegeldifferenzdaten, die zur Bestimmung der Korrekturbitposition in dem Fall erforderlich sind, dass die Zeitspannen (d' – 1), (k' + 1) ermittelt werden, das heißt in dem Fall, dass die Bedingungen der minimalen Lauflänge und der maximalen Lauflänge nicht erfüllt sind, sind die Pegeldifferenzdaten zwischen Bits auf beiden Seiten der Zeitspannen (d' – 1), (k' + 1) oder zwischen dem führenden Bit und dem letzten Bit der Zeitspannen (d' – 1), (k' + 1). Obwohl in 3 und 4 die Konfiguration bzw. der Aufbau dargestellt ist, die bzw. der imstande ist, Pegeldifferenzdaten von 14 Bits vorübergehend zu speichern wie der Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20, ist es demgemäß unnötig, sämtliche der Pegeldifferenzdaten von 14 Bits vorübergehend zu speichern. Es können nämlich beispielsweise ein Speicher mit wahlfreiem Zugriff (RAM) und eine Schaltung zur Ausführung einer Schreib-/Leseoperation in dem betreffenden Speicher verwendet werden, um den Wiedergabe-Hf-Signalpegel-Speicherabschnitt 20 zu bilden, damit lediglich zwei Sätze von Pegeldifferenzdaten von zwei Bits vorübergehend gespeichert werden, vor und nach denen Kanalbitdaten in einer Weise invertiert werden, dass sie den Zeitfolgen entsprechen.
  • Es ist darauf hinzuweisen, dass bei dieser Ausführungsform zwar eine Erläuterung in Verbindung mit der Konfiguration zur Bestimmung der zu korrigierenden Bitposition auf der Grundlage einer Differenz zwischen einem Wiedergabe-Hf-Signalpegel und einem Vergleichspegel gegeben worden ist; die zu korrigierende Bitposition kann jedoch auch auf der Grundlage lediglich der Größenbeziehung des Wiedergabe-Hf-Signalpegels bestimmt werden. Der Grund hierfür ist folgender. Sogar in dem Fall, dass ein Vergleich bezüglich Bits auf beiden Außenseiten der Zeitspanne (d' – 1) und der Zeitspanne (k' + 1) durchgeführt wird, und sogar in dem Fall, dass ein Vergleich zwischen dem führenden Bit und dem letzten Bit der Zeitspanne (d' – 1) und der Zeitspanne (k' + 1) vorgenommen wird, wird mit Rücksicht darauf, dass die Verknüpfungspegel von zwei zu vergleichenden Bits als dieselben beurteilt werden, wenn der Verknüpfungspegel des zu vergleichenden Bits 1 beträgt, das Bit, bei dem der Wiedergabe-Hf-Signalpegel größer ist, als eine große Differenz in Bezug auf den Vergleichspegel besitzend beurteilt. Andererseits wird dann, wenn der Verknüpfungspegel des zu vergleichenden Bits 0 ist, das Bit, bei dem der Wiedergabe-Hf-Signalpegel kleiner ist, als eine große Differenz in Bezug auf den Vergleichspegel besitzend beurteilt.
  • Obwohl bei der oben beschriebenen Ausführungsform ein solches Vorgehen angewandt ist, um in Bezug auf die im Komparatorabschnitt 13 erhaltene Kanalbitdatenfolge die Kanalbitdaten zu ermitteln, in denen die Lauflänge derselben Symbole gegeben ist mit (d' – 1), und zwar durch den (d' – 1)-Detektierabschnitt 16, um durch den Bitdaten-Invertierungs-Korrekturabschnitt 15 eine Korrekturverarbeitung auszuführen, so dass die minimale Lauflänge d beibehalten wird, kann überdies ein Vorgehen angewandt werden, wie es beispielsweise in 7 veranschaulicht ist, um Kanalbitdaten zu ermitteln, in denen die Lauflänge von "0" nach erfolgter inverser NRZI-Modulation gegeben ist mit (d – 1), um die Kanalbitdaten der kleineren Seite auf der Grundlage der Größenbeziehung zwischen dem Wiedergabe-Hf-Signalpegel zur Zeit der Pegelbeurteilung der Kanalbitdaten unmittelbar vor der (d – 1)-Zeitspanne und des Wiedergabe-Hf-Signalpegels zur Zeit der Pegelbeurteilung der Kanalbitdaten unmittelbar nach der (d – 1)-Zeitspanne zu invertieren, wodurch ermöglicht ist, eine Korrekturverarbeitung so auszuführen, dass die minimale Lauflänge d beibehalten wird.
  • 7 entspricht der oben erwähnten 5, wobei das Wiedergabe-Hf-Signal in (a) dargestellt ist; der Bittakt ist in (b) dargestellt, die Kanalbitdatenfolge ist in (c) dargestellt, der Code nach einer inversen NRZI-Modulation, was in der Figur mit inverser NRZI-modulierter Code bezeichnet ist (Original-Code), ist in (d) dargestellt, die Pegeldifferenzdaten sind in (e) dargestellt, und der Code nach einer inversen NRZI-Modulation, der korrigiert worden ist, um der Bedingung der minimalen Lauflänge zu genügen und der mit korrigierter inverser NRZI-modulierter Code in der betreffenden Figur bezeichnet ist, ist in (f) dargestellt.
  • Obwohl bei dem oben beschriebenen Ausführungsbeispiel die Wiedergabe-Hf-Signalpegeldaten 11a im Komparatorabschnitt 13 mit den einen Vergleichspegeldaten 12a verglichen werden, um dadurch in Binärdarstellung (binäre) Kanalbitdaten zu erhalten, erfordert diese Erfindung überdies lediglich, das Wiedergabe-Hf-Signal, welches von dem Aufzeichnungsträger ausgelesen worden ist, durch bzw. mit zumindest einen bzw. einem Vergleichspegel zu decodieren, um Kanalbitdaten abzugeben; die Erfindung kann daher auch auf den Fall angewandt werden, dass Kanalbitdaten aus einem Wiedergabe-Hf-Signal durch den Komparatorabschnitt erzeugt werden, der zwei oder mehr Vergleichspegel besitzt.
  • 8 veranschaulicht in einem Blockdiagramm den Aufbau einer Datendecodiervorrichtung 100 gemäß der Erfindung, wobei diese Datendecodiervorrichtung imstande ist, Kanalbitdaten aus dem Wiedergabe-Hf-Signal mittels eines Komparatorabschnitts 113 zu erzeugen, der über zwei Vergleichspegel L1, L2 verfügt.
  • Diese Datendecodiervorrichtung 100 besteht grob gesagt aus einer Eingangssignalverarbeitungseinheit 102 und einer Datendecodier- bzw. Datendecodierungsverarbeitungseinheit 103. In 8 sind eine Servoschaltung, etc., die nicht direkt am Betrieb der Datendecodiervorrichtung teilnehmen, weggelassen.
  • Die Eingangssignalverarbeitungseinheit 102 umfasst einen Spindelmotor 105 für einen Drehantrieb einer optischen Platte 104, einen optischen Abtaster 106 zur Abstrahlung von Laserstrahlen auf die Signalaufzeichnungsfläche der optischen Platte 104 durch eine Objektivlinse (Objektiv) und zum Empfang von reflektiertem Licht von der optischen Platte 104, um ein Wiedergabesignal 106a abzugeben, einen Vorverstärker 107 zur Verstärkung des von dem optischen Abtaster 106 abgegebenen Wiedergabesignals 106a, einen Wellen- bzw. Signalformer 108 zur Wellenformung des Wiedergabe-Hf-Signals 107a, wie dies beispielsweise in 9(a) dargestellt ist, um danach ein Impulssignal 108a in Binärdarstellung auf der Grundlage eines Vergleichspegels L0 abzugeben. Die betreffende Eingangssignalverarbeitungseinheit umfasst ferner einen Vergleichspegel- Einstellabschnitt 109 für einen Vergleich einer Gleichspannung, die durch Integrieren des von dem Wellenformer 108 abgegebenen Impulssignals 108a erhalten wird, und einer Referenzspannung, um eine negative Rückkopplungssteuerung des Vergleichspegels L0 auszuführen. Überdies umfasst die genannte Eingangssignalverarbeitungseinheit einen Bittakterzeugungsabschnitt 110 des PLL-Systems zur Erzeugung eines Bittaktes 110a auf der Grundlage des von dem Wellenformer 108 abgegebenen Impulssignals 108a, um den betreffenden Bittakt abzugeben. Der Vergleichspegel-Einstellabschnitt 109 liefert den Vergleichspegel L0 an den Wellen- bzw. Signalformer 108 und gibt an den Datendecodierungsverarbeitungsabschnitt 103 zwei Vergleichspegel L1, L2 ab, die in oberen und unteren Richtungen festgelegt sind, wobei der Vergleichspegel L0 der Mittenpegel ist.
  • Der Datendecodierungsverarbeitungsabschnitt 103 umfasst einen A/D-Wandler 111 für das Wiedergabe-Hf-Signal; der betreffende A/D-Wandler tastet das Wiedergabe-Hf-Signal 107a auf der Grundlage des Bittaktes 110a ab, um das abgetastete Wiedergabe-Hf-Signal zu quantisieren und um Wiedergabe-Hf-Signalpegeldaten 111a abzugeben. Ferner umfasst der betreffende Datendecodierungsverarbeitungsabschnitt einen A/D-Wandler 112 für einen Vergleichspegel; der betreffende A/D-Wandler tastet die Vergleichspegel L0, L1, L2 auf der Grundlage des Bittaktes 110a ab, um die abgetasteten Vergleichspegel zu quantisieren und um Vergleichspegeldaten L10, L11, L12 abzugeben. Überdies umfasst der betreffende Datendecodierungsverarbeitungsabschnitt einen Komparatorabschnitt 113 für einen Vergleich der Wiedergabe-Hf-Signalpegeldaten 111a und der Vergleichspegeldaten L11, L12, um Kanalbitdaten 113a (das ist ein Signal nach erfolgter inverser NRZI-Modulation, das heißt das ursprüngliche Signal) abzugeben. Ferner ist ein Pegeldifferenz-Rechenabschnitt 114 vorgesehen, dem die Wiedergabe-Hf-Signalpegeldaten 111a und die Vergleichspegeldaten L10 oder die Vergleichspegeldaten L11, L12 zugeführt werden, um den Absolutwert der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel L10 zu berechnen, das heißt dem Mittenpe gel, um Pegeldifferenzdaten 114a abzugeben. Außerdem sind ein Bitdaten-Korrekturabschnitt 115, ein (d – 1)-Detektierabschnitt 116, ein (k + 1)-Detektierabschnitt 117, ein Korrekturbitpositions-Detektierabschnitt 118 für eine minimale Lauflänge, ein Korrekturbitpositions-Detektierabschnitt 119 für eine maximale Lauflänge und ein Wiedergabe-Hf-Signalpegel-Speicherabschnitt 120 vorhanden.
  • Nunmehr wird die Arbeitsweise dieser Datendecodiervorrichtung beschrieben. Das Wiedergabesignal 106a, welches mittels des Abtasters 106 von der optischen Platte 104 ausgelesen worden ist, wie sie in 8 dargestellt ist, wird im Vorverstärker 107 verstärkt. Das so verstärkte Signal erfährt in dem Wellen- bzw. Signalformer 108 eine Wellen- bzw. Signalformung. Das so erhaltene, im Signalverlauf geformte Signal wird dann als Impulssignal 108a mit binärem Pegel abgegeben. Damit wird ein mit diesem Impulssignal 108a synchronisierter Bittakt 110a, wie er in 9(b) dargestellt ist, in dem Bittakterzeugungsabschnitt 110 erzeugt und von diesem abgegeben.
  • Bei diesem Beispiel ist der Bittakt 110a zu dieser Zeit im Vergleich zu dem in 7(b) dargestellten Bittakt um 50% verschoben.
  • Die A/D-Wandler 111, 112 innerhalb des Datendecodierungsverarbeitungsabschnitts 103 gestatten, dass das Wiedergabe-Hf-Signal 107a und die Vergleichspegel L0, L1, L2 eine A/D-Umwandlung auf der Grundlage des Bittaktes 110a erfahren, um Wiedergabe-Hf-Signalpegeldaten 111a und Vergleichspegeldaten L10, L11, L12 abzugeben. Der Komparatorabschnitt 113 vergleicht in Bezug auf das Wiedergabe-Hf-Signal mit einem Augenmuster, wie es in 10 dargestellt ist, dessen Wiedergabe-Hf-Signalpegeldaten 111a und die Vergleichspegel L11, L12. In dem Fall, dass die Wiedergabe-Hf-Signalpegeldaten 111a in den Bereich zwischen den Vergleichspegeln L11, L12 fallen, gibt der betreffende Komparatorabschnitt ein Binärsignal 113a mit dem Verknüpfungspegel "1" (H-Pegel) als Kanalbitdaten ab (ein Signal nach erfolgter inverser NRZI-Modulation, das heißt das ursprüngliche Signal), während er in dem Fall, dass die Wiedergabe-Hf-Signalpegeldaten 111a nicht in den Bereich zwischen den Vergleichspegeln L11, L12 fallen, ein Binärsignal 113a mit dem Verknüpfungspegel "0" (L-Pegel) als Kanalbitdaten abgibt.
  • Die Kanalbitdaten (Binärsignal) 113a, die in Synchronismus mit dem Bittakt 110a von dem Komparatorabschnitt 113 abgegeben werden, werden über den Bitdaten-Korrekturabschnitt 115 abgegeben und der Signalverarbeitungseinheit, etc. (nicht dargestellt) zugeführt.
  • Der Pegeldifferenz-Rechenabschnitt 114 berechnet den Absolutwert der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel L10, um den so erhaltenen Absolutwert als Pegeldifferenzdaten 114a abzugeben. Alternativ kann der Pegeldifferenz-Rechenabschnitt 114 den Absolutwert der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel L11 oder L12 abgeben, der durch den betreffenden Signalpegel durchquert oder überlaufen wird. Der Wiedergabe-Hf-Signalpegel-Speicherabschnitt 120 speichert die Pegeldifferenzdaten 114a in der Reihenfolge von Zeitfolgen zwischen.
  • Der (d – 1)-Detektierabschnitt 116 arbeitet so, dass er dann, wenn er auf der Grundlage des Ausgangssignals des Bitdaten-Korrekturabschnitts 115 feststellt, dass die Lauflänge derselben Symbole gegeben ist mit 1, das (d – 1)-Detektiersignal 116a an den Korrekturbitpositions-Detektierabschnitt 118 für die minimale Lauflänge abgibt.
  • Der Korrekturbitpositions-Detektierabschnitt 118 für die minimale Lauflänge vergleicht die Pegeldifferenzdaten des Bits mit dem Verknüpfungspegel "0" unmittelbar vor der (d – 1)-Zeitspanne und die Pegeldifferenzdaten des nächsten Bits von dem Bit mit dem Verknüpfungspegel "0" unmittelbar nach der (d – 1)-Zeitspanne, um an den Bitdaten-Korrekturabschnitt 115 ein Korrekturbitpositions-Bestimmungssignal 118a abzugeben, damit die Seite bestimmt wird, auf der der Absolutwert kleiner ist als das Korrekturbit, und um 1 Bit von der Seite zu bestimmen, damit die minimale Lauflänge d daneben (das Bit ist auf der Innenseite um ein Bit positioniert) als Korrekturbit beibehalten wird. Wenn die Pegeldifferenzdaten alternativ auf der Grundlage der Vergleichspegel L1, L2 berechnet werden, dann gibt der Detektierabschnitt 118 an den Bitdaten-Korrekturabschnitt 115 ein Bitpositions-Bestimmungssignal 118a ab, um das Bit zu bestimmen, bei dem der Absolutwert kleiner ist als das Korrekturbit, und um ein Bit der Seite zu bestimmen, damit die minimale Lauflänge d daneben (ein Bit ist um ein Bit auf der Innenseite positioniert) als Korrekturbit beibehalten wird. Überdies vergleicht der Korrekturbitpositions-Detektierabschnitt 118 für die minimale Lauflänge die Pegeldifferenzdaten des ersten Bits mit dem Verknüpfungspegel "1" der (d – 1)-Zeitspanne und die Pegeldifferenzdaten des nachfolgenden Bits mit dem Verknüpfungspegel "1" der (d – 1)-Zeitspanne, um an den Bitdaten-Korrekturabschnitt 115 ein Korrekturbitpositions-Bestimmungssignal 118b abzugeben, damit das Bit auf der Seite bestimmt wird, auf der der Absolutwert größer ist als das Korrekturbit, und um ein Bit auf der Seite zu bestimmen, damit die minimale Lauflänge d daneben (das Bit ist um 1 Bit auf der Außenseite positioniert) als Korrekturbit beibehalten wird.
  • Der Bitdaten-Korrekturabschnitt 115 invertiert die Verknüpfungspegel der jeweiligen Korrekturbits, die durch die Korrekturbitpositions-Bestimmungssignale 118a, 118b bestimmt sind. Damit erfolgt eine solche Korrektur, dass die Zeitspanne, in der die Lauflänge d der Verknüpfungspegel "0", die zwischen aufeinanderfolgende Verknüpfungspegel "1" fallen (zugewiesen sind), innerhalb der Codefolge 1 beträgt, die Bedingung der minimalen Lauflänge d = 2 erfüllt.
  • Es ist darauf hinzuweisen, dass in dem Bitdaten-Korrekturabschnitt 115 anstelle von. invertierten Verknüpfungspegeln der jeweiligen Korrekturbits, die durch die Korrekturbitpositions-Bestimmungssignale 118a, 118b bestimmt sind, ein Vorgehen an gewandt werden kann, um das Korrekturbit mit dem Verknüpfungspegel "1" zur Außenseite der (d – 1)-Zeitspanne zu verschieben, um dadurch eine solche Korrektur vorzunehmen, dass die Zeitspanne, in der die Lauflänge d der Verknüpfungspegel "0", die zwischen aufeinanderfolgende Verknüpfungspegel "1" fallen (zugewiesen sind), innerhalb der Codefolge 1 beträgt, der Bedingung der minimalen Lauflänge d = 2 genügt.
  • Wie oben ausgeführt, wird die zu korrigierende Bitposition auf der Grundlage der Pegeldifferenzdaten 114a ausgewählt, wie sie in 9(d) dargestellt sind, das sind Pegeldifferenzdaten, die in dem Wiedergabe-Hf-Signalpegel-Speicherabschnitt 120 gespeichert sind, um die Kanalbitdaten der ausgewählten Bitposition zu invertieren. Dadurch ist es möglich, Kanalbitdaten (ein inverses NRZI-moduliertes Signal, das heißt das ursprüngliche Signal) 115a bereitzustellen, das derart korrigiert ist, dass der Bedingung der minimalen Lauflänge genügt ist, wie dies in 9(e) gezeigt ist.
  • Darüber hinaus arbeitet der (k + 1)-Detektierabschnitt 117 so, dass er dann, wenn er auf der Grundlage des Ausgangssignals des Bitdaten-Korrekturabschnitts 115 feststellt, dass die Lauflänge derselben Symbole gegeben ist mit 11, das (k + 1)-Detektiersignal 117a an den Korrekturbitpositons-Detektierabschnitt 119 für die maximale Lauflänge abgibt.
  • Der Korrekturbitpositions-Detektierabschnitt 119 für die maximale Lauflänge gibt das Korrekturbitpositions-Bestimmungssignal 119a oder das Korrekturbitpositions-Bestimmungssignal 119b an den Bitdatenkorrekturabschnitt 115 durch eine Operation entsprechend jener des Korrekturbitpositions-Detektierabschnitts 118 für die minimale Lauflänge ab.
  • Der Bitdatenkorrekturabschnitt 115 invertiert die Verknüpfungspegel der jeweiligen Korrekturbits, die durch die Korrekturbitpositions-Bestimmungssignale 119a, 119b bestimmt sind. Damit erfolgt eine solche Korrektur, dass die Zeitspanne, in der die Lauflänge k von Verknüpfungspegeln "0", die zwischen aufeinanderfolgende Verknüpfungspegel "1" innerhalb der Codefolge fallen (zugewiesen sind), 11 beträgt, der Bedingung der maximalen Lauflänge k = 10 genügt.
  • Wie bei dem oben beschriebenen Ausführungsbeispiel bei der Ausführung einer Datendecodierung (Decodierung) durch Binärpegel mit dem Vergleichspegel als Grenze, wird in dem Fall, dass eine Decodierung so erfolgt, dass die Länge von d', bei der die Lauflänge derselben Symbole ein Minimum ist, gleich der Länge von (d' – 1) wird, die Information eines Abtastwertes unmittelbar zuvor und eines Abtastwertes unmittelbar danach, zwischen denen die den Vergleichspegel überlaufende oder überfahrende Position gelegt ist, verwendet. Dadurch ist es möglich, mit höherer Wahrscheinlichkeit eine solche Korrektur vorzunehmen, dass die Länge von (d' – 1) gleich der Länge von d' wird. Infolgedessen kann ein Datendecodier-(Decodierungs)-Fehler in der Nähe des minimalen invertierenden Intervalls Tmin verringert werden. Damit kann die Bitfehlerrate verbessert werden.
  • Wenn der Schräg- bzw. Schieflagewinkel in der tangentialen Richtung weiterhin Anlass dazu gibt, groß zu sein, tritt jedoch ein Fehler auch bei der kürzeren Lauflänge derselben Symbole auf. Zusätzlich zu dem Fall, dass die Länge von Tmin (d') in fehlerhafter Weise zur Länge Tmin – 1 (d' – 1) decodiert wird, ist es nämlich vorstellbar, dass die Fehlerrate sich aufgrund der Tatsache verschlechtert, dass die Länge von Tmin (d') zur Länge von Tmin – 2 (d' – 2) decodiert wird. Im EFM-System beispielsweise, wird in dem Fall, dass eine Schräg- bzw. Schieflage in der tangentialen Richtung auftritt, wenn das Bit-Intervall der Aufzeichnungssignalfolge mit T angenommen wird, das Auftreten eines Fehlers, der aus dem Umstand resultiert, dass 3T, was das minimale invertierende Intervall Tmin ist, zu 2T oder 1T decodiert wird, in hohem Maße beobachtet.
  • Wenn das Bitintervall der Aufzeichnungssignalfolge mit T angenommen wird, werden Daten, in denen 3T, was Tmin ist, in fehlerhafter Weise zu 1T decodiert wird, durch 1 Bit auf beiden Seiten ihres Spielraumes korrigiert (modifiziert), wodurch ermöglicht wird, eine Datendecodierung (Decodierung) mit höherer Wahrscheinlichkeit auszuführen, so dass die Länge 1T gleich der Länge von 3T wird.
  • In der Datendecodiervorrichtung innerhalb des Datenwiedergabegeräts für den Aufzeichnungsträger, auf dem Aufzeichnungscodes aufgezeichnet sind, bei denen die minimale Lauflänge derselben Symbole nach Aufzeichnungscodes, die d ≥ 2 der Aufzeichnungscodes genügen, bei denen die minimale Lauflänge von "0", die zwischen aufeinanderfolgende "1" innerhalb der Codefolge fallen (zugewiesen sind), d ist, erfolgt nämlich eine NRZI-Modulation, was ausgedrückt wird als d' = d + 1; im übrigen wird eine Korrekturverarbeitung in Bezug auf Kanalbitdaten ausgeführt, in denen die Lauflänge derselben Symbole gegeben ist mit (d' – 2), so dass die Lauflänge derselben Symbole gleich d' wird. Dadurch ist es möglich, den Datendecodier-(Decodierungs)-Fehler in der Nähe des minimalen Invertierungsintervalls Tmin zu reduzieren. Somit kann die Bitfehlerrate verbessert werden. Alternativ wird eine Korrekturverarbeitung in Bezug auf Kanalbitdaten ausgeführt, in denen die Lauflänge von "0" nach erfolgter inverser NRZI-Modulation gegeben ist mit (d – 2), so dass die Lauflänge von "0" gleich d wird. Dadurch ist es möglich, den Datendecodier-(Decodierungs-)-Fehler in der Nähe des minimalen Invertierungsintervalls Tmin zu reduzieren. Somit kann die Bitfehlerrate verbessert werden.
  • Darüber hinaus kann auch in dem Fall, dass die Lauflänge derselben Symbole, bei der die Auftrittszeitspanne eines Fehlers lang ist, das heißt die Länge von Tmax (k') in fehlerhafter Weise in die Länge Tmax+1 (k' + 1) oder Tmax+2 (k' + 2) decodiert wird, eine entsprechende Korrektur angewandt werden.
  • In der Datendecodiervorrichtung innerhalb des Datenwiedergabegeräts für den Aufzeichnungsträger, auf dem Aufzeichnungscodes aufgezeichnet sind, bei denen die maximale Lauflänge derselben Symbole nach Aufzeichnungscodes, bei denen die maximale Lauflänge von "0", die zwischen aufeinanderfolgende "1" innerhalb der Codefolgen fallen (zugeteilt sind), k ist, erfolgt nämlich eine NRZI-Modulation, was als k' = k + 1 ausgedrückt ist; im übrigen wird eine Korrekturverarbeitung in Bezug auf die Kanalbitdaten ausgeführt, in denen die Lauflänge derselben Symbole gegeben ist mit (k' + 2), so dass die Lauflänge derselben Symbole gleich k' wird. Dadurch ist es möglich, den Datendecodier(Decodierungs-)-Fehler in der Nähe des maximalen Invertierungsintervalls Tmax zu reduzieren. Damit kann die Bitfehlerrate verbessert werden. Alternativ wird eine Korrekturverarbeitung in Bezug auf Kanalbitdaten ausgeführt, bei denen die Lauflänge von "0" nach erfolgter inverser NRZI-Modulation gegeben ist mit (k + 2), so dass die Lauflänge von "0" gleich zu k wird. Dadurch ist es möglich, den Datendecodier-(Decodierungs)-Fehler in der Nähe des maximalen Invertierungsintervalls Tmax zu reduzieren. Somit kann die Bitfehlerrate verbessert werden.
  • 11 veranschaulicht in einem Blockdiagramm den Aufbau eines weiteren Ausführungsbeispiels der Datendecodierungsvorrichtung gemäß dieser Erfindung. Bei diesem Ausführungsbeispiel ist lediglich die Funktion zur Korrektur von Signalen von 1T und 2T realisiert, so dass 3T bereitgestellt wird. Diese Datendecodierungsvorrichtung 200 besteht grob gesagt aus einer Eingangssignalverarbeitungseinheit 202 und einer Datendecodier- bzw. Datendecodierungsverarbeitungseinheit 203. In 11 sind eine Servoschaltung, etc., die nicht direkt am Betrieb der Datendecodiervorrichtung teilnimmt, weggelassen.
  • Die Eingangssignalverarbeitungseinheit 202 umfasst einen Spindelmotor 205 für einen Drehantrieb einer optischen Platte 204, einen optischen Abtaster 206 zur Abstrahlung von Laserstrahlen auf die Signalaufzeichnungsfläche der optischen Platte 204 durch eine Objektivlinse (Objektiv) und für den Empfang von reflektiertem Licht von der optischen Platte 204 zur Abgabe eines Wiedergabesignals 206a. Ferner umfasst die betreffende Eingangssignalverarbeitungseinheit einen Vorverstärker 207 zur Verstärkung des von dem optischen Abtaster 206 abgegebenen Wiedergabesignals 206a, einen Wellenformentzerrer 208 zur Ausführung einer Signal- bzw. Wellenformentzerrung eines von dem Vorverstärker 207 abgegebenen Signals, einen A/D-Wandler 209 zur Abtastung des von dem Wellenformentzerrer 208 abgegebenen Wiedergabe-Hf-Signals mit einem Bittakt 211a, der später beschrieben wird, um das abgetastete Wiedergabe-Hf-Signal zur Abgabe von Wiedergabe-Hf-Signalpegeldaten 209a zu quantisieren. Überdies umfasst die betreffende Eingangssignalverarbeitungseinheit eine Asymmetriekorrekturschaltung 210 zur Korrektur einer Asymmetrie der Wiedergabe-Hf-Signalkorrekturpegeldaten 209a, um Wiedergabe-Hf-Signalkorrekturpegeldaten 210a abzugeben, und eine Bittakterzeugungsschaltung 211 des PLL-Systems zur Erzeugung eines Bittaktes 211a auf der Grundlage der Wiedergabe-Hf-Signalkorrekturpegeldaten 210a, um den betreffenden Bittakt abzugeben.
  • Als Signal- bzw. Wellenformentzerrer 208 wird ein Hochfrequenz-Anhebungsfilter vom linearen Phasentyp zum Zwecke der Korrektur einer Absenkung in der Amplitude bei hoher Frequenz verwendet, die beispielsweise durch die optische Frequenzcharakteristik bestimmt ist. In einem mehr praktischen Sinne ist beispielsweise ein Kosinus-Entzerrer eines Aufbaus vorstellbar, wie er in 12 gezeigt ist. Der in der erwähnten 12 dargestellte Kosinus-Entzerrer besteht aus einem Pufferverstärker 301, einem Widerstand 302, einem einstellbaren bzw. variablen Widerstand 303, einer Verzögerungsleitung 304 und einem Differenzverstärker 305. Bezüglich der Verzögerungsleitung 304 ist angenommen, dass die Verzögerungszeit gegeben ist mit τ und dass der Wellenwiderstand gegeben ist mit R0. Überdies ist angenommen, dass der Widerstandswert des Widerstands 302 gleich R0 ist und dass der Widerstandswert des änderbaren bzw. einstellbaren Widerstands 303 und die Eingangs impedanz des Differenzverstärkers 305 hinreichend höher sind als R0. In diesem Falle tritt am Ende a der Verzögerungsleitung 304 eine Totalreflexion auf. Wenn der Übertragungsfrequenzgang des Kosinus-Entzerrers bestimmt wird, dann wird der Übertragungsfrequenzgang wie folgt ausgedrückt: H(ω) = 1 – 2k cos ωτ
  • Im obigen Ausdruck ist k als Dämpfungsverhältnis durch den einstellbaren Widerstand 303 angenommen. Durch geeignete Auswahl des Dämpfungsverhältnisses k und der Verzögerungszeit τ kann eine geeignete Wellenformentzerrung vorgenommen werden.
  • Während verschiedene Konfigurationen für den Aufbau der Asymmetriekorrekturschaltung 210 vorstellbar sind, kann beispielsweise eine Asymmetriekorrekturschaltung verwendet werden, die so aufgebaut ist, wie dies in 13 dargestellt ist. Die in der erwähnten 13 dargestellte Asymmetriekorrekturschaltung 210 ist die Schaltungsanordnung gemäß der japanischen Patentanmeldung Nr. 201412/1995; diese Schaltungsanordnung hat die Anmelderin dieser Anmeldung bereits vorgeschlagen. Die betreffende Schaltungsanordnung besteht aus einer Subtrahiereinrichtung 502, einem Amplitudenbegrenzer 503 und einem Integrator 504. In dieser Schaltung werden einem Eingangsanschluss 501 Wiedergabe-Hf-Signalpegeldaten 209a zugeführt, die vom A/D-Wandler 209 abgegeben sind. Diese Wiedergabe-Hf-Signalpegeldaten 209a stellen eine Abtastfolge dar, die durch den Bittakt 211a abgetastet ist. Die betreffenden Wiedergabe-Hf-Signalpegeldaten 209a werden veranlasst, sich einer solchen Verarbeitung zu unterziehen, dass das Ausgangssignal des Integrators 504 davon mittels der Subtrahiereinrichtung 502 subtrahiert wird. Sodann werden die so verarbeiteten Wiedergabe-Hf-Signalpegeldaten 209a dem Amplitudenbegrenzer 503 zugeführt und vom Ausgangsanschluss 505 abgegeben. Das Signal, welches durch den Amplitudenbegrenzer 503 eine Amplitudenbegrenzung erfahren hat, wird im Integrator 504 integriert. Sodann wird das Integral-Ausgangssignal dieses Integrators 504 an die Subtrahiereinrichtung 502 abgegeben.
  • In der Asymmetriekorrekturschaltung 210 eines derartigen Aufbaus wird das Ausgangssignal der Subtrahiereinrichtung so gesteuert, dass die Zeit, während der das Ausgangssignal des Amplitudenbegrenzers 503 einen Wert mit positivem Pegel annimmt, und die Zeit, während der das Ausgangssignal des Amplitudenbegrenzers 503 einen Wert mit negativem Pegel annimmt, einander gleich sind. Dies bedeutet nämlich, dass die Asymmetrie der Wiedergabe-Hf-Signalpegeldaten 209a korrigiert ist, so dass der 0-Pegel des Signals gleich dem Schwellwert für eine Binärbewertung bzw. -darstellung wird. Das Signal, welches hinsichtlich der Asymmetrie auf diese Weise korrigiert ist, wird als Ausgangssignal der Subtrahiereinrichtung 502 erhalten. Damit wird das Ausgangssignal dieser Subtrahiereinrichtung 502 vom Ausgangsanschluss 505 als Wiedergabe-Hf-Signalkorrekturpegeldaten 210a abgegeben.
  • Obwohl verschiedene Konfigurationen für den Aufbau der Bittakterzeugungsschaltung 211 vorstellbar sind, kann überdies beispielsweise eine Bittakterzeugungsschaltung verwendet werden, die so aufgebaut ist, wie dies in 14 gezeigt ist. Die in der erwähnten 14 dargestellte Bittakterzeugungsschaltung 211 ist die Schaltungsanordnung gemäß der japanischen Patentanmeldung Nr. 312190/1994, die der Anmelder dieser Anmeldung bereits vorgeschlagen hat. Die betreffende Schaltungsanordnung besteht aus einem Phasendetektor 602, einem Schleifenfilter 603, einer Frequenzziehschaltung 604, einem Digital-Analog-D/A-Wandler 605 und einem spannungsgesteuerten Oszillator 606. In dieser Schaltungsanordnung werden einem Eingangsanschluss 601 die Wiedergabe-Hf-Signalkorrekturpegeldaten 210a zugeführt, die von der Asymmetriekorrekturschaltung 210 abgegeben werden.
  • Diese Wiedergabe-Hf-Signalkorrekturpegeldaten 210a werden dem Phasendetektor 602 über den Eingangsanschluss 601 zugeführt. Der Phasendetektor 602 berechnet die Phasendifferenz zwischen dem Bittakt 211a, der der Abtasttakt ist, und dem Wiedergabe- Hf-Signal aus zwei Abtastwerten, zwischen die der Null-Pegel gelegt ist, in Bezug auf die Wiedergabe-Hf-Signalkorrekturpegeldaten 210a.
  • Ein von dem Phasendetektor 602 abgegebenes Phasendifferenzsignal wird dem Schleifenfilter 603 und der Frequenzziehschaltung 604 eingangsseitig zugeführt.
  • Das Schleifenfilter 603 besteht aus einem Verstärker 603A mit einer Verstärkung von k1, einem Verstärker 603B mit einer Verstärkung von k2, einem Eingangsumschalter 603C, einem Integrator 603D und einem Addierer 603E. Das betreffende Schleifenfilter weist eine solche Übergangs- bzw. Übertragungskennlinie auf, dass die sekundäre Steuerschleife als ganzes gebildet sein kann.
  • Die Frequenzziehschaltung 604 besteht aus einer Unstetigkeitspunkt-Detektierschaltung 604A, einem Koeffizientenschalter 604B und einer Phasensynchronisations-/Asynchronisations-(sync/async)-Detektierschaltung 604C; die betreffende Frequenzziehschaltung ist so aufgebaut, dass sie den Eingangsumschalter 603C des Schleifenfilters 603 durch das Detektier-Ausgangssignal von der Phasensynchronisations-/Asynchronisations-Detektierschaltung 604C steuert, während der Koeffizientenschalter 604B in Abhängigkeit vom Ermittlungszustand des Unstetigkeitspunkts des Phasendifferenzsignals durch die Unstetigkeitspunkt-Detektierschaltung 604A gesteuert wird. Die Frequenzziehschaltung 604 nutzt nämlich den Umstand aus, dass der Unstetigkeitspunkt in dem Phasendifferenzsignal in dem Fall auftritt, dass der Bittakt 211a gedehnt ist (die Frequenz weicht von einer vorgeschriebenen Frequenz ab), um das Ausgangssignal des Integralterms des Schleifenfilters 603 derart zu beeinflussen (zu behandeln), dass eine gewünschte Frequenz erzielt werden kann. Das Ausgangssignal des Schleifenfilters 603 wird in dem D/A-Wandler 605 in ein analoges Signal umgesetzt. Das so erhaltene analoge Signal wird dann dem spannungsgesteuerten Oszillator 606 eingangsseitig zugeführt, um dadurch die Frequenz des vom Ausgangsanschluss 607 abgegebenen Bittaktes 211a zu steuern. Damit wird der Bittakt 211a in den Zustand gebracht, in welchem die Synchronisation mit dem Null-Kreuzungspunkt des Hf-Wiedergabesignals erfolgt.
  • Es ist darauf hinzuweisen, dass bei diesem Beispiel der Null-Kreuzungspunkt des Hf-Wiedergabesignals und zwei Anstiegsflanken des Bittaktes eine Phasendifferenzbeziehung von 180° zwischen sich aufweisen, das heißt, dass die Steuerung so erfolgt, dass der Null-Kreuzungspunkt des Hf-Wiedergabesignals veranlasst wird, in den Mittelpunkt zweier Anstiegsflanken des Bittaktes zu fallen. Dies wird beispielsweise dadurch realisiert, dass die Summe von Abtastwerten zweier Punkte berechnet wird, zwischen denen der Null-Pegel der Wiedergabe-Hf-Signalkorrekturpegeldaten 210a gelegt ist, um als Phasendifferenzsignal das Signal der Summe in dem Fall zu verwenden, dass zwei Punkte auf bzw. an den Anstiegsflanken existieren, und um als Phasendifferenzsignal ein Signal zu verwenden, welches durch Invertieren der Polarität des Signals der Summe in dem Fall erhalten wird, dass die betreffenden Punkte auf bzw. an den abfallenden Flanken existieren.
  • Obwohl verschiedene Formen als Form der Darstellung der Wiedergabe-Hf-Signalkorrekturpegeldaten 210a vorstellbar sind, wird die betreffende Form hier als Form des Zweierkomplements von 8 Bits angenommen. Werte beim Zweierkomplement von 8 Bits in Bezug auf die tatsächlichen numerischen Werte sind in der folgenden Tabelle 1 angegeben.
  • Tabelle 1
    Figure 00510001
  • Figure 00520001
  • Der Datendecodierungsverarbeitungsabschnitt 203 besteht aus einer Flankendetektierschaltung 231 zur Abgabe eines Flankenimpulses 231a, der veranlasst wird, auf einem H-Pegel zu sein, wenn das Codebit 210b der Wiedergabe-Hf-Signalkorrekturpegeldaten 210a invertiert ist, sowie einem Bitdaten-Invertierungs-Korrekturabschnitt 232 zur Korrektur von Kanalbitdaten auf der Grundlage der Korrekturbitposition, was später unter Bezugnahme auf ein Verzögerungscodebit 210c beschrieben wird, welches durch Verzögern des Codebits 210b durch die Flankendetektierschaltung 231 erzielt wird, um ein invertiertes korrigiertes Ausgangssignal 232a abzugeben. Ferner umfasst der betreffende Datendecodierungsverarbeitungsabschnitt ein Schieberegister 233 zur Verzögerung den Flankenimpuls 231a in Bittakteinheiten, der von der Flankendetektierschaltung 231 abgegeben wird. Der betreffende Datendecodierungsverarbeitungsabschnitt enthält ferner einen 1T/2T-Detek tierabschnitt 234 zur Ermittlung von 1T- und 2T-Mustern aus den Ausgangssignalen 233a bis 233c der ersten bis dritten Stufen des Schieberegisters 233, um einen 1T-Detektierimpuls 234a und einen 2T-Detektierimpuls 234b abzugeben. Ferner ist eine Absolutwertschaltung 235 zur Berechnung des Absolutwertes der Wiedergabe-Hf-Signalkorrekturpegeldaten 210a vorgesehen. Außerdem ist ein Absolutwert-Vergleichsabschnitt 236 vorgesehen, der einen Vergleich bezüglich der Größe an zwei Punkten vornimmt, die veranlasst sind, eine Differenz um eine bestimmte Zeit der Absolutwertdaten 235a des Hf-Wiedergabesignals aufzuweisen, die von der Absolutwert-Schaltung 235 erhalten werden, um ein Vergleichsergebnissignal 236a abzugeben. Ferner ist ein Korrekturbitpositions-Detektierabschnitt 237 für eine minimale Lauflänge vorgesehen zur Ermittlung der Position des Korrekturbits für die minimale Lauflänge auf der Grundlage des 1T-Detektierimpulses 234a, des 2T-Detektierimpulses 234b und des Vergleichsergebnissignals 236a, um Korrekturbitpositionssignale 237a, 237b, 237c abzugeben.
  • Im Falle des Codebits 210b entspricht in dem Fall der Darstellungsform eines Zweierkomplements aus 8 Bits, die bei dieser Ausführungsform verwendet werden, das höchstwertige Bit (MSB) diesem Codebit 210b, wie dies aus der Tabelle 1 zu ersehen ist, und dieses Codebit wird veranlasst, den L-Pegel zu führen, wenn die Wiedergabe-Hf-Signalkorrekturpegeldaten 210a einen positiven Wert oder den Null-Wert annehmen, und es wird veranlasst, den H-Pegel zu führen, wenn die betreffenden Daten einen negativen Wert annehmen.
  • Der Bittakt 211a wird den das Schieberegister bildenden D-Flipflops und D-Flipflops zugeführt, die weitere Schaltungskomponenten innerhalb des Datendecodierungsverarbeitungsabschnitts 203 bilden.
  • Der 1T/2T-Detektierabschnitt 234 erhält ebenfalls zwei Steuersignale von 1T-Korrektur-EIN und 2T-Korrektur-EIN von einer (nicht dargestellten) Systemsteuereinrichtung zugeführt.
  • Die Flankendetektierschaltung 231 umfasst D-Flipflops 241, 242 zur Verzögerung des ihr eingangsseitig zugeführten Codebits 210b und eine Exklusiv-Verknüpfungs-Summenschaltung 243 zur Bildung einer Exklusiv-Verknüpfungssumme aus den Ausgangssignalen der D-Flipflops 241, 242.
  • Der Bitdaten-Invertierungs-Korrekturabschnitt 232 umfasst Exklusiv-Verknüpfungs-Summenschaltungen 251, 252, 253 und D-Flipflops 254, 255, 256, 257.
  • Das Schieberegister 233 umfasst die D-Flipflops 261, 262, 263.
  • Als 1T/2T-Detektierabschnitt 234 wird eine Verknüpfungsschaltung verwendet, die durch negative Verknüpfungsschaltungen NICHT1, NICHT2 und durch Verknüpfungsproduktschaltungen UND1, UND2 gebildet ist, wie dies beispielsweise in 15 gezeigt ist. Diese Verknüpfungsschaltung realisiert eine Verknüpfung entsprechend der durch die folgende Tabelle 2 gegebenen Wahrheitstabelle durch die negativen Verknüpfungsschaltungen NICHT1, NICHT2 und die Verknüpfungsproduktschaltungen UND1, UND2.
  • Tabelle 2
    Figure 00540001
  • Als Absolutwert-Schaltung 235 wird eine Verknüpfungsschaltung verwendet, bestehend aus fünf Negations-(Nicht)-Verknüpfungsproduktschaltungen (BAND1 bis BAND5, einer Exklusiv-Verknüpfungs-Summenschaltung XOR, fünf Exklusiv Negations-(Nicht-)-Verknüpfungssummenschaltungen XNOR1 bis XNOR5, einer negativen Verknüpfungsschaltung NICHT, zwölf Verknüpfungsproduktschaltungen UND1 bis UND12 und sechs Verknüpfungssummenschaltungen ODER1 bis ODER6, wie dies beispielsweise in 16 gezeigt ist. Im Falle dieser Verknüpfungsschaltung wird mit Rücksicht darauf, dass ein Ausgangssignal gleich Null (0) wird, wenn der Wert des Eingangssignals gleich –128 wird, der Bereich, in welchem eine Berechnung korrekt ausgeführt wird, –125 bis 127. Es ist leicht, eine Verwaltung so auszuführen, dass der Signalpegel bei diesem Anwendungszweck in diesen Bereich fällt. Dies stellt insbesondere kein Problem dar. Das Ausgangssignal besitzt einen numerischen Wert von sieben Bits.
  • Der Absolutwert-Vergleichsabschnitt 236 umfasst D-Flipflops 271, 272, 273, 274, 275 zur Verzögerung der Wiedergabe-Hf-Signal-Absolutwertdaten 235a und einen Komparator 276 für einen Vergleich der Größe (Amplitude oder Pegel) zwischen den Ausgangssignalen 272a, 275a des D-Flipflops 272 und des D-Flipflops 275, wobei dann, wenn das Ausgangssignal 272a des D-Flipflops 272 größer ist, der betreffende Komparator ein Ausgangssignal des H-Pegels liefert, während er ansonsten ein Ausgangssignal des L-Pegels liefert.
  • Als Korrekturbitpositions-Detektierabschnitt 237 für die minimale Lauflänge wird eine Verknüpfungsschaltung mit einem Aufbau verwendet, wie er beispielsweise in 17 dargestellt ist. Diese Verknüpfungsschaltung realisiert eine Verknüpfung entsprechend der Wahrheitstabelle gemäß der folgenden Tabelle 3 durch negative Verknüpfungsschaltungen NICHT 11, NICHT 12, NICHT 13, Verknüpfungsproduktschaltungen UND 11, UND 12, UND 13 und eine Verknüpfungssummenschaltung ODER.
  • Tabelle 3
    Figure 00560001
  • In diesem Falle sind die Korrekturbitpositionssignale 237a, 237b, 237c Steuersignale für das jeweilige Invertieren des Eingangssignals des Bitdaten-Invertierungs-Korrekturabschnitts 232, des Ausgangssignals des D-Flipflops 255 und des Ausgangssignals des D-Flipflops 256.
  • Nunmehr wird die Arbeitsweise des Datendecodierungsverarbeitungsabschnitts 203 in der Datendecodiervorrichtung 200 beschrieben.
  • Wenn die Korrekturbitpositionssignale 237a bis 237c von dem Wiedergabe-Lauflängen-Korrekturbitpositions-Detektierabschnitt 237 alle mit dem L-Pegel abgegeben werden, dann wird das Codebit 210b einfach um eine Zeit entsprechend sechs Bittakten insgesamt verzögert; während dieser Zeitspanne breitet sich das betreffende Codebit durch die Flankendetektierschaltung 231 und den Bitdaten-Invertierungs-Korrekurabschnitt 232 aus, und es wird an die nachfolgende Stufe als Wiedergabe-Hf-Binärsignal abgegeben.
  • Die Korrekturbitpositionssignale 237a bis 237c werden alle mit dem L-Pegel abgegeben, wenn das 1T-Detektiersignal 234a und das 2T-Detektiersignal 234b veranlasst werden, beide mit dem L-Pegel aufzutreten, wie dies aus der Wahrheitstabelle der Tabelle 3 zu ersehen ist. Aus der Wahrheitstabelle der Tabelle 2 ist zu ersehen, dass dies dem Zustand entspricht, bei dem eine entsprechende Korrektur nicht veranlasst ist, EIN zu sein, oder dem Zustand, in welchem ein einen Fehler erzeugendes entsprechendes Muster nicht auftritt.
  • Nunmehr sei der Fall betrachtet, in welchem ein solches Muster, das als 2T zu diskriminieren ist, in Bezug auf die Wiedergabe-Hf-Signalkorrekturpegeldaten 210a eingegeben wird. Das Zeitdiagramm der Signalfolgen der betreffenden Bereiche in diesem Fall ist in 18 gezeigt. Der Signalverlauf der Wiedergabe-Hf-Signalkorrekturpegeldaten 210a vor einer Abtastung ist durch die voll ausgezogene Linie angegeben, und die Abtastwerte der betreffenden Daten sind durch einen schwarzen Kreis angegeben. Hierbei ist der Fall veranschaulicht, dass der Wiedergabesignalverlauf, wie er durch eine dünne Linie angegeben ist, hauptsächlich zu den Zeiten bzw. Zeitpunkten t4 bis t9 erhalten werden sollte, dass jedoch der Wiedergabesignalverlauf verzerrt ist, wie dies durch die voll ausgezogene Linie veranschaulicht ist, und zwar durch den Einfluss, die einer tangentialen Schräg- bzw. Schieflage, etc., so dass ein 2T-Muster auftritt, das heißt der Fall vorliegt, dass die Rückflanke des 3T-Musters fehlt, so dass sich das 2T-Muster ergibt. Wenn in diesem Fall beide Bereiche, die dem Bereich benachbart sind, der wie ein 2T-Muster aussieht, das heißt die Signalamplituden zum Zeitpunkt t3 und zum Zeitpunkt t6, miteinander verglichen werden, dann ist die Signalamplitude zum Zeitpunkt t6, die fehlerhaft ist, geringer. Da es viele Fälle gibt, wo unter einem Gesichtspunkt der Wahrscheinlichkeit ein Fehler, wie dargestellt, auftritt, werden die Signalamplituden der beiden benachbarten Bereiche des 2T-Musters miteinander verglichen, um unter der Beurteilung, wo die kleinere Signalamplitude als fehlerhaft berücksichtigt wird, eine Invertierung der Polarität dort vorzunehmen, wodurch die Möglichkeit groß wird, dass entsprechende Daten als korrekte Daten decodiert werden können.
  • Die Verzögerungs-Ausgangssignale 233a bis 233c von dem Schieberegister 233, bei denen es sich um Verzögerungssignale des Codebits 210b handelt, und der Flankenimpuls 231a sind jeweils in 18 dargestellt. Aus diesen Ausgangssignalen wird der 2T-Detektierimpuls 234b erzeugt, wie dies in 18 gezeigt ist.
  • Auf der anderen Seite sind die Wiedergabe-Hf-Signal-Absolutwertdaten 235a, die Ausgangssignale 272a, 275a der D-Flipflops 272, 275, welche deren Verzögerungssignale sind, und das Vergleichsergebnissignal 236a dazwischen in 18 dargestellt. Wenn die Verzögerung der Schaltung berücksichtigt wird, dann ist der Zeitpunkt, zu dem das Vergleichsergebnissignal 236a das Vergleichsergebnis der Signalamplitude vor und nach 2T angibt, der Zeitpunkt t8; dieser koinzidiert mit dem Zeitpunkt, zu dem der 2T-Detektierimpuls abgegeben wird.
  • Aufgrund der oben beschriebenen Fakten gibt der Korrekturbitpositions-Detektierabschnitt 237 für die minimale Lauflänge lediglich das Ausgangssignal 237a (Steuerausgangssignal) als Korrekturpositionssignal zum Zeitpunkt t8 ab. Dieses Korrekturpositionssignal 237a wird dem Bitdaten-Invertierungs-Korrekturabschnitt 232 zugeführt. Schließlich wird das invertierte korrigierte Ausgangssignal 232a erhalten. Wie aus 18 klar hervorgeht, ist 2T nach erfolgter Verzögerung von sechs Bit-Takten genau korrigiert, so dass 3T bereitgestellt wird. Das so erhaltene korrigierte Signal wird abgegeben.
  • Nunmehr sei ein weiterer Fall betrachtet, bei dem ein solches zu diskriminierendes Muster, wie 2T, in Bezug auf die Wiedergabe-Hf-Signalkorrekturpegeldaten 210a eingegeben ist. Das Zeitdiagramm der Signalverläufe der entsprechenden Bereiche ist in diesem Fall in 19 dargestellt. Bei diesem Beispiel ist der Fall veranschaulicht, dass der Wiedergabesignalverlauf, wie er durch eine dünne Linie angegeben ist, hauptsächlich zu den Zeitpunkten t1 bis t6 erhalten werden sollte, dass jedoch der Wiedergabe-Signalverlauf verzerrt ist, wie dies durch eine voll ausgezogene Linie angegeben ist, und zwar durch den Einfluss, wie einer tangentialen Schief- bzw. Schräglage, etc., so dass ein 2T-Muster auftritt, das heißt der Fall vorliegt, in welchem die Vorderflanke des 3T-Musters fehlt, so dass daraus ein 2T-Muster resultiert.
  • Entsprechend dem in 18 dargestellten Fall werden die Ermittlung eines 2T-Musters und ein Amplitudenvergleich ausgeführt. Damit wird die korrekte Wellenform bzw. der korrekte Signalverlauf als invertiertes korrigiertes Ausgangssignal 232a abgegeben.
  • Nunmehr sei ein weiterer Fall betrachtet, bei dem ein solches zu diskriminierendes Muster, wie 1T, in Bezug auf die Wiedergabe-Hf-Signalkorrekturpegeldaten 210a eingegeben ist. Das Zeitdiagramm der Signalverläufe der entsprechenden Bereiche in diesem Fall ist in 20 dargestellt. Bei diesem Beispiel ist der Fall veranschaulicht, dass die Wiedergabewellenform bzw. der Wiedergabesignalverlauf, wie er durch eine dünne Linie angegeben ist, hauptsächlich zu den Zeitpunkten t1 bis t8 erhalten werden sollte, dass jedoch die Wiedergabesignalform verzerrt ist, wie dies durch eine volle Linie veranschaulicht ist, so dass das 1T-Muster auftritt. Dies heißt, dass der Fall vorliegt, bei dem die Vorderflanke und die Rückflanke des 3T-Musters fehlen, so dass daraus ein 1T-Muster resultiert. Da ein Fehler, wie dargestellt, unter einem Gesichtspunkt der Wahrscheinlichkeit in viel höherem Maß in dem Fall auftritt, dass das 1T-Muster ermittelt wird, werden beide benachbarten Bereiche als fehlerhaft berücksichtigt, um eine Polaritätsinvertierung vorzunehmen. Damit wird die Wahrscheinlichkeit hoch, dass entsprechende Daten als korrekte Daten decodiert werden können.
  • Entsprechend den Verzögerungs-Ausgangssignalen 233a bis 233c von dem Schieberegister 233 wird der 1T-Detektierimpuls 234a abgegeben.
  • Somit gibt der Korrekturbitpositions-Detektierabschnitt 237 für eine minimale Lauflänge die Ausgangssignale 237a, 237b (Steuerausgangssignale) als Korrekturpositionssignale zum Zeitpunkt t8 ab. Diese Korrekturpositionssignale werden dem Bitdaten-Invertierungs-Korrekturabschnitt 232 zugeführt. Schließlich wird das invertierte korrigierte Ausgangssignal 232a erhalten. Wie aus 20 klar hervorgeht, ist 1T nach erfolgter Verzögerung von sechs Bittakten genau korrigiert, so dass 3T bereitgestellt wird. Das so erhaltene korrigierte Signal wird abgegeben.
  • Ferner ist in 21 ein Blockdiagramm gezeigt, welches den Aufbau einer weiteren Ausführungsform der Datendecodiervorrichtung dieser Erfindung veranschaulicht.
  • Die in der erwähnten 21 dargestellte Datendecodiervorrichtung ist auf die Verbesserung der in 1 dargestellten, oben beschriebenen Datendecodiervorrichtung gerichtet, wobei ein (d' – 2)-Detektierabschnitt 26 in Verbindung mit dem (d' – 1)-Detektierabschnitt 16 und ein (k' + 2)-Detektierabschnitt 27 in Verbindung mit dem (k' + 1)-Detektierabschnitt 17 vorgesehen sind. Es ist darauf hinzuweisen, dass dieselben Bezugszeichen in den Zeichnungen bezüglich weiterer gleicher Komponenten verwendet sind und dass deren detaillierte Erläuterung weggelassen ist.
  • Der (d' – 2)-Detektierabschnitt 26 dient dazu, den Bereich zu ermitteln, in welchem das minimale Invertierungsintervall Tmin in Bezug auf ein Binärsignal (Kanalbitdaten) 13a fehlerhaft ist, welches durch Vergleich der Wiedergabe-Hf-Signalpegeldaten 11a, die einer A/D-Umsetzung durch den A/D-Wandler 11 in einen Binärpegel von 0 oder 1 unterzogen worden sind, mit dem Mittenpegel als Grenze im Komparatorabschnitt 13 erzeugt ist. Falls beispielsweise der (d, k)-Code ein EFM-Code ist, wenn das Bitintervall der Aufzeichnungssignalfolge mit T angenommen wird, dann wird der Bereich, in welchem 3T, was das minimale Invertierungsintervall Tmin ist, in fehlerhafter Weise zu 1T decodiert wird, ermittelt. Sodann führt der Bitdaten-Invertierungs-Korrekturabschnitt 15 eine Korrektur der Rand- bzw. Flankenposition der Kanalbitdatenfolge aus.
  • Ein praktischeres Beispiel des Aufbaus des wesentlichen Teiles des (d' – 2)-Detektierabschnitts 26 und des Bitdaten-Invertierungs-Korrekturabschnitts 15 entsprechend dem (d' – 2)-Detektierabschnitt 26 ist in 22 gezeigt. Bei einem praktischeren Beispiel des in der erwähnten 22 dargestellten Aufbaus wird ein EFM-Code (2, 10; 8, 17; 1) dazu herangezogen, Decodierungsdaten zu korrigieren, die 1T angenommen haben, wenn das Bitintervall der Aufzeichnungssignalfolge mit T angenommen wird, so dass 3(= 2 + 1)T bereitgestellt wird, was das minimale Invertierungsintervall Tmin ist.
  • Im Falle der EFM-Modulation werden nämlich drei Verzögerungsschaltungen 51, 52, 53 dazu herangezogen, eine Bitverschiebung auszuführen. Da Daten dann, wenn Daten an den Abgabepunkten A, B, C der betreffenden Verzögerungsschaltungen 51, 52, 53 die Werte (1, 0, 1) oder (0, 1, 0) annehmen, beispielsweise den Decodierungsdaten von 1T entsprechen, wird der (d' – 2)-Detektierabschnitt 26, der durch zwei Exklusiv-Verknüpfungssummenschaltungen 61, 62 und eine Verknüpfungsproduktschaltung 63 gebildet ist, dazu verwendet, die oben erwähnten Decodierungsdaten zu ermitteln.
  • Sodann wird das Detektier-Ausgangssignal von dem (d' – 2)-Detektierabschnitt 26 über eine Verriegelungs- bzw. Latchschaltung 64 zur zeitlichen Steuerung an den Bitdaten-Invertierungs-Korrekturabschnitt 15 abgegeben.
  • Der Bitdaten-Invertierungs-Korrekturabschnitt 15 umfasst zwei Exklusiv-Verknüpfungssummenschaltungen 54, 57, denen das Detektier-Ausgangssignal von dem (d' – 2)-Detektierabschnitt 26 zugeführt wird, wobei diese Exklusiv-Verknüpfungssummenschaltungen 54, 57 in Eingangs-/Ausgangsstufen von zwei Verzö gerungsschaltungen 55, 56 vorgesehen sind, denen die Decodierungsdaten vom Ausgangspunkt B der Verzögerungsschaltung 52 zugeführt werden.
  • Dieser Bitdaten-Invertierungs-Korrekturabschnitt 15 arbeitet so, wie dies durch das Zeitdiagramm gemäß 23 veranschaulicht ist, so dass er dann, wenn Decodierungsdaten von 1T durch den (d' – 2)-Detektierabschnitt 26 ermittelt werden, die Flanken auf beiden Seiten in Bezug auf die Decodierungsdaten von 1T durch die Exklusiv-Verknüpfungssummenschaltungen 54, 57 invertiert. Sodann wird die Kanalbitdatenfolge, in der der 1T-Teil bzw. -Bereich korrigiert worden ist, so dass 3T in einer Weise bereitgestellt wird, wie dies oben beschrieben worden ist, über eine Verriegelungs- bzw. Latchschaltung 58 zur Zeitsteuerung abgegeben. Es sei darauf hingewiesen, dass anstelle der Invertierung der Flanken von bzw. auf beiden Seiten in Bezug auf die Decodierungsdaten von 1T die Abtastpunkte zur Außenseite hin verschoben werden können.
  • Wie oben beschrieben, erfolgt in der Datendecodiervorrichtung innerhalb des Datenwiedergabegeräts für den Aufzeichnungsträger, auf dem Aufzeichnungscodes aufgezeichnet sind, bei denen die minimale Lauflänge derselben Symbole nach den Aufzeichnungscodes, die d ≥ 2 der Aufzeichnungscodes genügen, bei denen die minimale Lauflänge von "0", die zwischen aufeinanderfolgende "1" innerhalb der Codefolgen fallen (zugeteilt sind), gegeben ist mit d, eine NRZI-Modulation, als d' = d + 1 ausgedrückt; im übrigen wird eine Korrekturverarbeitung in dem Bitdaten-Invertierungs-Korrekturabschnitt 15 in Bezug auf Kanalbitdaten ausgeführt, in denen die Lauflänge derselben Symbole gegeben ist mit (d' – 2), was durch den (d' – 2)-Detektierabschnitt 26 ermittelt wird. Dieser Detektierabschnitt ermittelt die Kanalbitdaten, in denen die Lauflänge derselben Symbole gegeben ist mit (d' – 2), so dass die Lauflänge derselben Symbole gleich d' wird. Dadurch wird der Datendecodier-(Decodierungs-)-Fehler in der Nähe des minimalen Invertierungsinter valls Tmin reduziert, wodurch es möglich wird, die Bitfehlerrate zu verbessern.
  • Es sei darauf hingewiesen, dass in einer Datendecodiervorrichtung innerhalb eines Datenwiedergabegeräts für einen Aufzeichnungsträger, auf dem Aufzeichnungscodes aufgezeichnet sind, bei denen die minimale Lauflänge derselben Symbole nach den Aufzeichnungscodes, die d ≥ 2 der Aufzeichnungscodes genügen, bei denen die minimale Lauflänge von "0", die zwischen aufeinanderfolgende "1" innerhalb der Codefolge fallen (zugewiesen sind), gegeben ist mit d, eine NRZI-Modulation erfolgt, ausgedrückt als d' = d + 1; im übrigen kann auch eine Korrekturverarbeitung im Bitdaten-Invertierungs-Korrekturabschnitt 15 in Bezug auf Kanalbitdaten ausgeführt werden, in denen die Lauflänge von "0" gegeben ist mit (d – 2), was durch den (d – 2)-Detektierabschnitt ermittelt wird, der die Kanalbitdaten ermittelt, in denen die Lauflänge von "0" nach erfolgter inverser NRZI-Modulation gegeben ist mit (d – 2), so dass die Lauflänge von "0" gleich zu d wird. Dadurch wird der Datendecodier-(Decodierungs-)-Fehler in der Nähe des minimalen Invertierungsintervalls Tmin reduziert, wodurch es möglich ist, die Bitfehlerrate zu verbessern.
  • Ferner dient der (d' + 2)-Detektierabschnitt 27 dazu, den Bereich zu ermitteln, in welchem das maximale Invertierungsintervall Tmax fehlerhaft in Bezug auf ein Binärsignal (Kanalbitdaten) ist, welches durch Vergleich der Wiedergabe-Hf-Signalpegeldaten, die veranlasst worden sind, sich einer A/D-Umwandlung durch den A/D-Wandler 11 in einen Binärpegel von 1 oder 0 zu unterziehen, mit dem Mittenpegel, der die Grenze im Komparatorabschnitt 13 ist, erzeugt wird. Falls beispielsweise der (d, k)-Code ein EFM-Code ist, dann ermittelt der betreffende Detektierabschnitt den Bereich, in welchem 11T, was das maximale Invertierungsintervall Tmax ist, wenn das Bitintervall der Aufzeichnungssignalfolge mit T angenommen wird, fehlerhaft zu 13T decodiert wird. Sodann wird eine Korrektur der Rand- bzw. Flankenposition in der Kanalbitdatenfolge in dem Datenbit-Invertierungs-Korrekturabschnitt 15 ausgeführt.
  • Ein praktischeres Beispiel des Aufbaus des wesentlichen Teiles des (k + 2)-Detektierabschnitts 27 und des Bitdaten-Invertierungs-Korrekturabschnitts 15 entsprechend dem (k + 2)-Detektierabschnitt 27 ist in 24 veranschaulicht. Bei dem praktischeren Beispiel der in der zuvor erwähnten 24 gezeigten Konfiguration wird ein EFM-Code (2, 10; 8, 17; 1) zur Korrektur von Decodierungsdaten herangezogen, die 13T angenommen haben, wenn das Bitintervall der Aufzeichnungssignalfolge mit T angenommen wird, so dass 11(= 10 + 1)T bereitgestellt wird, was das maximale Invertierungsintervall Tmax ist.
  • Im Falle der EFM-Modulation werden nämlich fünfzehn Verzögerungsschaltungen 81A bis 810 verwendet, um eine Bitverschiebung (Datenverzögerung) auszuführen. Da Daten dann, wenn Daten an Ausgangspunkten der betreffenden Verzögerungsschaltungen 81A bis 810 die Werte (1, 0, 0 ...0, 1) oder (0, 1, 1 ...1, 0) annehmen, und zwar entsprechend beispielsweise den Decodierungsdaten von 13T, dann wird der (k' + 2)-Detektierabschnitt 27, bestehend aus zwei Verknüpfungsproduktschaltungen 71, 72 und einer Verknüpfungssummenschaltung 73, zur Ermittlung derartiger Decodierungsdaten herangezogen.
  • Überdies umfasst der Bitdaten-Invertierungs-Korrekturabschnitt 15 zwei Exklusiv-Verknüpfungssummenschaltungen 82, 84, denen das Detektier-Ausgangssignal von dem (k' + 2)-Detektierabschnitt 27 zugeführt wird, wobei die Exklusiv-Verknüpfungssummenschaltungen 82, 84 in den Eingangs-/Aus-gangsstufen von zwölf Verzögerungsschaltungen 83A bis 83L vorgesehen sind, denen die Decodierungsdaten vom Ausgangspunkt der Verzögerungsschaltung 81C zugeführt werden.
  • Dieser Bitdaten-Invertierungs-Korrekturabschnitt 15 arbeitet so, wie dies in dem Zeitdiagramm gemäß 25 veranschaulicht ist, so dass er dann, wenn durch den (k' + 2)-Detektierabschnitt 27 Decodierdaten von 13T ermittelt werden, die Flanken von bzw. auf beiden Seiten durch die Exklusiv-Verknüpfungssummenschaltungen 82, 84 in Bezug auf die Decodierdaten von 13T invertiert. Sodann wird die Kanalbitdatenfolge, in der der 13T-Bereich korrigiert ist, so dass 11T bereitgestellt wird, wie dies oben ausgeführt ist, über eine Latchschaltung 85 zur Zeitsteuerung abgegeben. Anstelle der Invertierung der Flanken auf beiden Seiten in Bezug auf die Decodierungsdaten von 13T können die Abtastpunkte zur Innenseite hin verschoben werden.
  • Wie oben beschrieben, erfolgt in der Datendecodiervorrichtung innerhalb des Datenwiedergabegeräts für den Aufzeichnungsträger, auf dem Aufzeichnungscodes aufgezeichnet sind, bei denen die maximale Lauflänge derselben Symbole nach den Aufzeichnungscodes, bei denen die maximale Lauflänge von "0", die zwischen aufeinanderfolgende "1" innerhalb der Codefolge fallen (zugewiesen sind), gegeben ist mit k, eine NRZI-Modulation, ausgedrückt als k' = k + 1; im übrigen wird eine Korrekturverarbeitung in dem Bitdaten-Invertierungs-Korrekturabschnitt 15 in Bezug auf Kanalbitdaten ausgeführt, bei denen die Lauflänge derselben Symbole gegeben mit (k' + 2), was durch den (k' + 2)-Detektierabschnitt 27 ermittelt wird, der Kanalbitdaten ermittelt, in denen die Lauflänge derselben Symbole gegeben mit (k' + 2), so dass die Lauflänge derselben Symbole gleich zu k' wird. Dadurch wird der Datendecodierfehler in der Nähe des maximalen Invertierungsintervalls Tmax verringert, wodurch es möglich ist, die Bitfehlerrate zu verbessern.
  • Ferner kann in einer Datendecodiervorrichtung innerhalb eines Datenwiedergabegeräts für einen Aufzeichnungsträger, auf dem Aufzeichnungscodes aufgezeichnet sind, bei denen die maximale Lauflänge derselben Symbole nach den Aufzeichnungscodes, bei denen die maximale Lauflänge von "0", die zwischen aufeinanderfolgende "1" innerhalb der Codefolgen fallen (zugewiesen sind), gegeben ist mit k, eine NRZI-Modulation vorgenommen werden, ausgedrückt als k' = k + 1; ferner kann auch eine Korrekturverarbeitung in dem Bitdaten-Invertierungs-Korrekturab schnitt 15 in Bezug auf die Kanalbitdaten ausgeführt werden, in bzw. bei denen die Lauflänge von "0" gegeben ist mit (k + 2), was durch den (k + 2)-Detektierabschnitt ermittelt wird, der die Kanalbitdaten ermittelt, in denen die Lauflänge "0" nach erfolgter inverser NRZI-Modulation gegeben mit (k + 2), so dass die Lauflänge von "0" gleich zu k wird. Dadurch wird der Datendecodierfehler in der Nähe des maximalen Invertierungsintervalls Tmax verringert, wodurch es möglich ist, die Bitfehlerrate zu verbessern.
  • In dem Fall, dass die in 8 dargestellte Datendecodiervorrichtung imstande ist, Kanalbitdaten aus dem Wiedergabe-Hf-Signal durch den oben beschriebenen Komparatorabschnitt 113 zu erzeugen, der über die Vergleichspegel L1, L2 verfügt, kann ein Aufbau verwendet werden, bei dem ein (d – 2)-Detektierabschnitt in Verbindung mit dem (d – 1)-Detektierabschnitt 116 vorgesehen ist, um dadurch den Datendecodierfehler in der Nähe des minimalen Invertierungsintervalls Tmin weiter zu verringern, und ein (k + 2)-Detektierabschnitt ist in Verbindung mit dem (k + 1)-Detektierabschnitt 117 vorgesehen, um dadurch den Datendecodierfehler in der Nähe des maximalen Invertierungsintervalls Tmax weiter zu verringern, wodurch es möglich ist, die Bitfehlerrate zu verbessern.
  • Es ist darauf hinzuweisen, dass die Datendecodiervorrichtung gemäß dieser Erfindung nicht nur für das Wiedergabegerät, welches eine optische Platte als Aufzeichnungsträger verwendet, sondern auch für das Wiedergabegerät für verschiedene Platten verwendet werden kann, wie für eine magnetooptische Platte, etc., auf der Daten unter Heranziehung von (d, k)-Codes aufgezeichnet sind. Darüber hinaus ist die Datendecodiervorrichtung gemäß dieser Erfindung nicht nur zur Sicherstellung eines Schieflage- bzw. Schräglagespielraumes wirksam, sondern auch zur Verringerung eines Lesefehlers des minimalen Invertierungsintervalls Tmin, gefolgt von einer Verbesserung in der linearen Aufzeichnungsdichte.
  • In diesem Falle wurde als Ergebnis der Tatsache, dass ein Aufzeichnungsgerät mit dem optischen System mit einer Wellenlänge von 634 nm und NA 0,52 vorgesehen war und dass eine optische Platte mit einer Dicke von 1,2 mm als Aufzeichnungsträger für die Wiedergabe von EFM-Codes verwendet wird zur Messung von Fehlerraten bei entsprechenden Schräglagewinkeln von 0°, ±0,66° in der tangentialen Richtung und ±0,76° in der radialen Richtung ein Bewertungsergebnis erzielt, wie dies durch die folgende Tabelle 4 veranschaulicht wird.
  • Tabelle 4
    Figure 00670001
  • Wie aus dieser Tabelle 4 klar hervorgeht, sind die 1T- und 13T-Korrekturen wirksam hinsichtlich der Verbesserung der Fehlerrate in dem Fall, dass der Schräglagewinkel in der tangentialen Richtung groß ist.
  • Industrielle Anwendbarkeit
  • Durch Anwendung der Datendecodiervorrichtung gemäß dieser Erfindung kann der Spielraum in Bezug auf die Schräg- bzw. Schieflage und der Spielraum in Bezug auf die Defokussierung gesteigert werden. Darüber hinaus ist die Datendecodiervorrichtung gemäß dieser Erfindung auch hinsichtlich der Verringerung eines Lesefehlers des minimalen Invertierungsintervalls Tmin und des maximalen Invertierungsintervalls Tmax wirksam, gefolgt von einer Verbesserung in der linearen Aufzeichnungsdichte.

Claims (12)

  1. Datendecodiervorrichtung für ein Datenwiedergabegerät, welches für die Wiedergabe eines Aufzeichnungsträgers (4) geeignet ist, auf dem Aufzeichnungscodes derart aufgezeichnet sind, dass die minimale Lauflänge von "0" zwischen aufeinanderfolgenden "1" innerhalb der Codefolge gegeben ist mit d, dass die minimale Lauflänge derselben Symbole nach Aufzeichnungscodes ausgedrückt ist als d' = d + 1 und dass die Aufzeichnungscodes einer NRZI-Modulation unterzogen sind, mit einem [d' – 1]-Detektierabschnitt (16) zur Ermittlung von Kanalbitdaten, in denen die Lauflänge derselben Symbole gegeben ist mit (d' – 1), mit einem Korrekturbitpositions-Detektierabschnitt (18) zur Abgabe eines Korrekturbitpositions-Bezeichnungssignals zur Bezeichnung einer Korrekturbitposition von Kanalbitdaten, in denen die durch den [d' – 1]-Detektierabschnitt (16) ermittelte Lauflänge derselben Symbole gegeben ist mit [d' – 1], auf der Grundlage der Differenz zwischen einem Vergleichspegel und dem Pegel eines Wiedergabe-Hf-Signals, und mit einem Datenkorrekturabschnitt (15) zur Ausführung einer Korrekturverarbeitung der Kanalbitdaten, in denen die durch den [d' – 1]-Detektierabschnitt (16) ermittelte Lauflänge derselben Symbole gegeben ist mit [d' – 1], auf der Grundlage des Korrekturbitpositions-Bezeichnungssignals von dem Korrekturbitpositions-Detektierabschnitt (18), derart, dass die Lauflänge derselben Symbole gleich zu d' wird, gekennzeichnet durch einen Vergleichspegel-Einstellabschnitt (9; 109; 210) für eine Einstellung zumindest eines Vergleichspegels zur Binärbewertung bzw. -darstellung des Wiedergabe-Hf-Signals und zur Korrektur des Vergleichspegels auf der Grundlage eines aus dem Wiedergabe-Hf-Signal abgeleiteten Signals.
  2. Datendecodiervorrichtung nach Anspruch 1, wobei das Wiedergabe-Hf-Signal (7a), welches von dem Aufzeichnungsträger (4) ausgelesen worden ist, durch zumindest einen Vergleichspegel für die Abgabe von Kanalbitdaten decodiert wird.
  3. Datendecodiervorrichtung nach Anspruch 1 oder 2, wobei der Korrekturbitpositions-Detektierabschnitt (18) derart betreibbar ist, dass ein Korrekturbitpositions-Bezeichnungssignal zur Bezeichnung der Korrekturbitposition abgegeben wird, die auf der Grundlage der Größenbeziehung zwischen Kanalbitdaten unmittelbar vor einer [d' – 1]-Periode und Kanalbitdaten unmittelbar nach der [d' – 1]-Periode ausgewählt sind, wenn [d' – 1] ≥ 1 ist.
  4. Datendecodiervorrichtung nach Anspruch 3, wobei der Korrekturbitpositions-Detektierabschnitt (18) derart betreibbar ist, dass ein Korrekturbitpositions-Bezeichnungssignal zur Bezeichnung als Korrekturbitposition die kleinere Seite der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel zur Zeit der Pegelentscheidung von Kanalbitdaten unmittelbar vor der [d' – 1]-Periode und der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel zur Zeit einer Pegelentscheidung der Kanalbitdaten unmittelbar nach der [d' – 1]-Periode bezeichnet.
  5. Datendecodiervorrichtung nach Anspruch 2, wobei der Korrekturbitpositions-Detektierabschnitt (18) derart betreibbar ist, dass ein Korrekturbitpositions-Bezeichnungssignal zur Bezeichnung der Korrekturbitposition abgegeben wird, die auf der Grundlage der Größenbeziehung zwischen dem Wiedergabe-Hf-Signalpegel zur Zeit einer Pegelentscheidung von Kanalbitdaten unmittelbar vor einer [d' – 1]-Periode und dem Wiedergabe-Hf-Signalpegel zur Zeit einer Pegelentscheidung der Kanalbitdaten unmittelbar nach der [d' – 1]-Periode ausgewählt wird, wenn [d' – 1] ≥ 1 ist.
  6. Datendecodiervorrichtung nach Anspruch 2, wobei der Korrekturbitpositions-Detektierabschnitt (18) derart betreibbar ist, dass ein Korrekturbitpositions-Bezeichnungssignal zur Bezeichnung der Korrekturbitposition abgegeben wird, die auf der Grundlage der Größenbeziehung zwischen den führenden Kanalbitdaten innerhalb einer [d' – 1]-Periode und den letzten Kanalbitdaten innerhalb der [d' – 1]-Periode ausgewählt ist, wenn [d' – 1] ≥ 2 ist.
  7. Datendecodiervorrichtung nach Anspruch 6, wobei der Korrekturbitpositions-Detektierabschnitt (18) derart betreibbar ist, dass ein Korrekturbitpositions-Bezeichnungssignal abgegeben wird, welches als Korrekturbitposition die größere Seite der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel zur Zeit einer Pegelentscheidung der führenden Kanalbitdaten innerhalb der [d' – 1]-Periode und der Differenz zwischen dem Wiedergabe-Hf-Signalpegel und dem Vergleichspegel zur Zeit einer Pegelentscheidung der letzten Kanalbitdaten innerhalb der [d' – 1]-Periode bezeichnet.
  8. Datendecodiervorrichtung nach Anspruch 2, wobei der Korrekturbitpositions-Detektierabschnitt (18) derart betreibbar ist, dass ein Korrekturbitpositions-Bezeichnungssignal zur Bezeichnung der Korrekturbitposition abgegeben wird, die auf der Grundlage der Größenbeziehung zwischen dem Wiedergabe-Hf-Signalpegel zur Zeit einer Pegelentscheidung der führenden Kanalbitdaten innerhalb einer [d' – 1]-Periode und dem Wiedergabe-Hf-Signalpegel zur Zeit einer Pegelentscheidung der letzten Kanalbitdaten innerhalb der [d' – 1]-Periode ausgewählt ist, wenn [d' – 1] ≥ 2 ist.
  9. Datendecodiervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Datenkorrekturabschnitt (15) derart betreibbar ist, dass der Logikpegel von Daten an einer Bitposition, die durch das Korrekturbitpositions-Bezeichnungssignal von dem Korrekturbitpositions-Detektierabschnitt (18) bezeich net ist, invertiert wird, um dadurch eine Korrekturverarbeitung auszuführen.
  10. Datendecodiervorrichtung nach einem der vorhergehenden Ansprüche, umfassend einen [d' – 2]-Detektierabschnitt (26) zur Ermittlung von Kanalbitdaten, in denen die Lauflänge derselben Symbole gegeben ist mit [d' – 2], wobei der Korrekturbitpositions-Detektierabschnitt (18) außerdem derart betreibbar ist, dass auf der Grundlage der Differenz zwischen dem Vergleichspegel und dem Wiedergabe-Hf-Signalpegel ein Korrekturbitpositions-Bezeichnungssignal zur Bezeichnung einer Korrekturposition von Kanalbitdaten abgegeben wird, in denen die durch den [d' – 2]-Detektierabschnitt (26) ermittelte Lauflänge derselben Symbole gegeben ist mit [d' – 2], und wobei der Datenkorrekturabschnitt (15) außerdem derart betreibbar ist, dass auf der Grundlage des Korrekturbitpositions-Bezeichnungssignals von dem Korrekturbitpositions-Detektierabschnitt (18) eine Korrekturverarbeitung der Kanalbitdaten ausgeführt wird, in denen die durch den [d' – 2]-Detektierabschnitt (26) ermittelte Lauflänge derselben Symbole gegeben ist mit [d' – 2], derart, dass die Lauflänge derselben Symbole gleich zu d' wird.
  11. Datendecodiervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Aufzeichnungscodes derart aufgezeichnet sind, dass die maximale Lauflänge von "0" zwischen aufeinanderfolgenden "1" innerhalb der Codefolge gegeben ist mit k, wobei die maximale Lauflänge derselben Symbole nach Aufzeichnungscodes ausgedrückt ist als k' = k + 1 und wobei die Aufzeichnungscodes einer NRZI-Modulation unterzogen sind, umfassend einen [k' + 1]-Detektierabschnitt (17) zur Ermittlung von Kanalbitdaten, in denen die Lauflänge derselben Symbole gegeben ist mit [k' + 1], wobei der Korrekturbitpositions-Detektierabschnitt (18) außerdem derart betreibbar ist, dass auf der Grundlage des Schwellwertpegels und des Wiedergabe-Hf-Signalpegels ein Korrektur bitpositions-Bezeichnungssignal zur Bezeichnung einer Korrekturposition der Kanalbitdaten abgegeben wird, in denen die durch den [k' + 1]-Detektierabschnitt (17) ermittelte Lauflänge derselben Symbole gegeben ist mit [k' + 1], und wobei der Datenkorrekturabschnitt (15) außerdem derart betreibbar ist, dass auf der Grundlage des Korrekturbitpositions-Bezeichnungssignals von dem Korrekturbitpositions-Detektierabschnitt (18) eine Korrekturverarbeitung der Kanalbitdaten ausgeführt wird, in denen die durch den [k' + 1]-Detektierabschnitt (17) ermittelte Lauflänge derselben Symbole gegeben ist mit [k' + 1], derart, dass die Lauflänge derselben Symbole gleich zu k' wird.
  12. Datendecodiervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Vergleichspegel-Einstellabschnitt derart betreibbar ist, dass der Vergleichspegel auf der Grundlage zumindest eines Signals korrigiert wird, welches durch Integrieren des Wiedergabe-Hf-Signals erhalten wird.
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